FR3052291A1 - Procede de fabrication d'un reseau de diodes, en particulier pour une memoire non volatile, et dispositif correspondant. - Google Patents

Procede de fabrication d'un reseau de diodes, en particulier pour une memoire non volatile, et dispositif correspondant. Download PDF

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Abstract

Le réseau de diodes comprend un plan matriciel de diodes (20) arrangées selon des colonnes dans une première direction (X) et selon des lignes dans une deuxième direction (Y) orthogonale à la première direction (Y). Lesdites diodes comprennent une région de cathode (21) d'un premier type de conductivité et une région d'anode (22) d'un deuxième type de conductivité, lesdites régions de cathode et d'anode étant superposées et disposées sur une couche isolante (2) située au-dessus d'un substrat semiconducteur.

Description

Procédé de fabrication d'un réseau de diodes, en particulier pour une mémoire non volatile, et dispositif correspondant
Des modes de réalisation et de mise en œuvre de l’invention concernent les diodes à jonction pn, et plus particulièrement les réseaux sélecteurs de diodes utilisés notamment dans les mémoires non volatiles telles que les mémoires résistives (RRAM) ou les mémoires à changement de phase (PCRAM).
Usuellement, les mémoires du type RRAM et PCRAM comportent un plan-mémoire comprenant des points-mémoires capables de stocker une donnée binaire, arrangés matriciellement en rangées et en colonnes. L’accès à une rangée se fait généralement via une piste métallique dite ligne de mots et l’accès à une colonne se fait généralement via une piste métallique dite ligne de bits.
Les commandes des accès aux points-mémoire des mémoires du type RRAM et PCRAM peuvent être réalisées par un réseau sélecteur comportant des diodes, pouvant par exemple être disposé sous le plan-mémoire desdites mémoires.
Sommairement, chaque point-mémoire est relié à une ligne de mots et à une ligne de bits, et les différentes configurations des tensions appliquées sur lesdites lignes de mots et de bits permettent de lire, de programmer ou d’effacer une donnée dans un point-mémoire.
Chaque point-mémoire est connecté en série avec une diode du réseau sélecteur dont l’état passant en direct ou en inverse ou l’état bloqué, en fonction desdites tensions, permet de sélectionner un point mémoire donné.
Les diodes du réseau sélecteur sont classiquement directement formées dans un substrat semiconducteur, ce qui peut introduire des effets bipolaires indésirables.
En effets des problèmes récurrents ont été observés dans l’utilisation de diodes dont les régions dopées sont directement implantées dans le substrat ou dans un caisson. Ces effets bipolaires indésirables sont par exemple dus à des jonctions pn parasites avec le substrat et s’observent généralement au démarrage et lors de l’utilisation du réseau.
Il est souhaitable d’éviter ces effets bipolaires parasites avec le substrat, de manières simple et compatible avec les technologies de mémoires non-volatiles. D’autre part, certaines gravures dans les procédés habituels de fabrications de diodes présentent des contraintes en matière de réduction des tailles, par exemple en raison d’une part de masques nécessitant un alignement rigoureux et d’autre part en raison d’une variation du facteur de forme des structures gravées.
Par conséquent, il est également souhaitable d’améliorer la maîtrise desdites gravures. A cet égard, il est proposé un procédé de fabrication d’un réseau de diodes, comprenant : - la formation d’une structure initiale comportant la formation d’une couche isolante en surface d’un substrat semiconducteur et la formation d’une première couche de silicium d’un premier type de conductivité sur la couche isolante, puis - la formation d’une couche tampon sur la première couche de silicium, - la gravure de la couche tampon en bandes s’étendant dans une première direction, - la formation d’une deuxième couche de silicium d’un deuxième type de conductivité, - la gravure jusqu’à la couche isolante de la deuxième couche de silicium, des bandes de la couche tampon et de la première couche de silicium, en bandes s’étendant dans une deuxième direction orthogonale à la première direction, et - le retrait par gravure dans la deuxième couche de silicium et jusqu’à la couche tampon, de bandes s’étendant dans la première direction situées en regard des bandes de la couche tampon, de façon à former des plots de silicium du deuxième type de conductivité.
En variante, l’étape de formation de la structure initiale est remplacée par l’utilisation d’un substrat du type silicium complètement déserté sur isolant (bien connu de l’homme du métier sous l’acronyme FDSOI issu de l’expression anglosaxonne « Fully Depleted Silicon On Insulator ») dont le film semiconducteur est dopée du premier type de conductivité.
La première et/ou la deuxième couche de silicium peuvent comprendre du silicium polycristallin.
Selon une variante la structure initiale est un substrat de silicium complètement déserté sur isolant dont le film semiconducteur est dopé pour former la première couche de silicium et la deuxième couche de silicium est formée par croissance épitaxiale.
Les première et deuxième couches de silicium peuvent être dopées in-situ ou par implantation.
Selon un mode de mise en œuvre, les bandes retirées par gravure dans la deuxième couche de silicium et jusqu’à la couche tampon sont moins larges que les bandes de la couche tampon.
La couche tampon comprend avantageusement une couche d’un matériau isolant, par exemple la couche tampon peut comprendre une superposition d’oxyde-nitrure-oxyde de silicium ou une couche de nitrure de silicium S13N4.
Selon un mode de mise en œuvre, on relie les bandes de la première couche de silicium s’étendant dans la deuxième direction à des pistes métalliques respectives s’étendant dans la deuxième direction, via des contacts métalliques disposés régulièrement dans la deuxième direction.
Selon un mode de mise en œuvre, on relie chaque plot de silicium du deuxième type de conductivité à des points-mémoire, via des contacts métalliques.
Selon un autre aspect, il est proposé un dispositif comportant un réseau de diodes comprenant un plan matriciel de diodes arrangées selon des colonnes dans une première direction et selon des lignes dans une deuxième direction orthogonale à la première direction, lesdites diodes comprenant une région de cathode d’un premier type de conductivité et une région d’anode d’un deuxième type de conductivité, lesdites régions de cathode et d’anode étant superposées et disposées sur une couche isolante située au-dessus d’un substrat semiconducteur.
Selon un mode de réalisation, les régions de cathode sont communes aux diodes d’une même ligne et ont une forme de bande s’étendant dans la deuxième direction, et les régions d’anode ont une forme de plot et sont en contact avec la région de cathode.
Les régions de cathode sont avantageusement situées directement sur la couche isolante.
Selon un mode de réalisation, les régions d’anode des diodes d’une même ligne sont espacées les unes des autres par des portions des bandes d’une couche tampon et chevauchent la bordure desdites portions de bandes.
Selon un mode de réalisation, les régions d’anodes sont reliées à des points-mémoires respectifs via des contacts métalliques.
Les régions de cathode peuvent également être reliées en parallèle à des pistes métalliques respectives s’étendant dans la deuxième direction, via des contacts métalliques disposés régulièrement par groupe d’au moins une diode.
En d’autres termes les différents modes de réalisation et de mise en œuvre proposés se rapportent à des diodes complètement isolées du substrat. Par conséquent aucun effet bipolaire parasite avec le substrat dû à une jonction pn entre une région dopée de la diode et le substrat ne peut se produire.
Il est également proposé selon un autre aspect une mémoire non-volatile comprenant un plan-mémoire et un dispositif tel que défini ci-avant formant un réseau sélecteur de diodes destiné à sélectionner les points-mémoires du plan-mémoire.
La mémoire non-volatile peut être par exemple du type mémoire résistive ou à changement de phase.
En effet, les différents modes de réalisation et de mise en œuvre proposés sont notamment totalement compatibles avec les contraintes technologiques d’utilisation et de fabrication de mémoire non-volatiles, en particulier les mémoires non-volatiles du type RRAM et PCRAM.
Par exemple, les modes de mise en œuvre proposés permettent de réaliser les diodes sans ajouter d’étape de masquage critique en matière d’alignement pour réaliser la gravure finalisant la formation de plots de silicium.
En outre, les différentes étapes de masquage n’emploient avantageusement que des masques ayant des formes de bandes, permettant notamment d’augmenter la surface de contact desdits masques, par rapport à une gravure classique dans laquelle les masques ont une forme de plots, améliorant notamment la maîtrise du facteur de forme de la gravure, en particulier pour des dimension réduites.
Ainsi, les modes de réalisation et de mise en œuvre proposés sont optimisés pour la filière technologique, notamment en matière de minimisation de la surface occupées par le réseau sélecteur de diodes. D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de modes de réalisation et de mise en œuvre de l’invention, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 7 représentent des étapes d’un mode de mise en œuvre d’un procédé de fabrication d’un réseau sélecteur de diodes, et - les figures 8 et 9 représentent un mode de réalisation d’un réseau sélecteur de diodes.
Les figures 1 à 7 comportent une vue du dessus d’une portion d’un réseau sélecteur de diodes à différentes étapes de la mise en œuvre de son procédé de fabrication, ainsi que, dans un but de clarté, des vues en coupes selon des plans AA, BB et CC respectivement référencées.
La figure 1 représente une étape de départ au cours de laquelle on dépose une couche tampon 5 sur une structure dite initiale SI.
La structure initiale SI peut être obtenue par exemple en formant une couche isolante 2, par exemple d’un matériau diélectrique, sur un substrat semiconducteur 1, et en déposant une première couche de silicium 3, par exemple polycristallin, d’un premier type de conductivité (par exemple de type n).
On utilisera par la suite le terme usuel « polysilicium » pour désigner le silicium polycristallin.
En variante, la structure initiale SI peut être une structure du type substrat FDSOI classique, comportant un film semiconducteur au-dessus d’une couche isolante enterrée (BOX : « Burried Oxyde ») elle-même au-dessus d’un substrat porteur, dont le film semiconducteur initialement intrinsèque est dopé pour former la couche de silicium 3 du premier type de conductivité, pour une application en technologie FDSOI avantageuse dans certaines filières technologiques.
La couche BOX forme la couche isolante 2 et le substrat porteur le substrat 1.
La couche tampon 5 est formée d’un matériau isolant, pouvant être par exemple une superposition de couche d’oxyde de nitrure et d’oxyde de silicium, ou encore un nitrure de silicium S13N4. A cette étape, la vue en coupe selon le plan CC est identique à la vue en coupe selon le plan BB, et par conséquent n’est pas représentée ici.
La figure 2 montre une étape de masquage, au cours de laquelle on a formé un masque de résine 4 sur la couche tampon 5.
Le masque de résine 4 est configuré pour que la partie découverte de la couche tampon 5 forme des bandes 5’ s’étendant dans une première direction X.
La figure 3 représente le résultat la gravure sélective de la couche tampon 5 jusqu’à la première couche de polysilicium 3, et du retrait du masque de résine 4.
La figure 4 représente une étape au cours de laquelle on a formé une deuxième couche de silicium 8 d’un deuxième type de conductivité (par exemple du type p) sur la structure précédemment obtenue en relation avec la figure 3.
La deuxième couche de silicium 8 peut par exemple être formée par dépôt de polysilicium ou être obtenue par croissance épitaxiale.
La figure 5 représente le résultat d’une étape de gravure utilisant un masque similaire à l’étape décrite en relation avec la figure 2, mais laissant des bandes découvertes s’étendant dans une deuxième direction Y, orthogonale à la première direction X.
Au cours de cette étape de gravure, on grave la deuxième couche de silicium 8, les bandes 5’ de la couche tampon 5 et la première couche de silicium 3.
La gravure est arrêtée par la couche isolante 2 et est réalisée afin que les parties restantes des trois couches gravées 3, 5, 8 présentent une forme de bandes 9 s’étendant dans la deuxième direction Y.
Les parties restantes des bandes 5’ de la couche tampon forment des portions de bandes et sont représentées par des pointillées portant la référence 6 dans cette représentation ainsi que dans la suite.
La figure 6 représente une étape de masquage au cours de laquelle un masque 10 laisse découvert des bandes 11 s’étendant dans la première direction X de la structure de bandes 9 précédemment obtenue en relation avec la figure 5.
Les bandes découvertes 11 sont situées en regard des portions de bandes 6 de la couche tampon 5, et sont moins larges que les bandes 5’ de la couche tampon 5 précédemment obtenue.
Ainsi, cette étape de masquage n’est pas critique en matière d’alignement car, comme on le verra plus en détails ci-après, la surface de la zone active des diodes dépend de la disposition des portions de bandes 6 de la couche tampon 5 et non de l’alignement du masque de cette gravure.
La figure 7 représente la structure obtenue après une gravure sélective de la deuxième couche de silicium 8 jusqu’à la couche tampon 5 et le retrait du masque 10.
Les parties restantes de la deuxième couche de silicium 8, gravée en bandes dans deux directions orthogonales, forment des plots 13 de forme carrée ou rectangulaire.
Ainsi, les plots 13 de silicium du deuxième type de conductivité, forment des anodes 22 de diodes 20 réparties matriciellement selon les deux directions X et Y. Les cathodes 21 desdites diodes 20 sont formées par les bandes 9 de la première couche de silicium 3, une bande 9 étant commune à toutes les diodes d’une même rangée du réseau sélecteur de diodes 30 ainsi formé.
La cathode 21 et l’anode 22 d’une diode 20 sont en contact sur une interface 23, formant une jonction pn. La surface de l’interface 23 correspond à la surface comprise entre deux portions de bandes 6 de la couche tampon, délimitées par les bords 6’ desdites portions de bandes 6.
En outre, les diodes 20 formées par ce procédé sont totalement isolées du substrat semiconducteur 1 par la couche isolante 2, qui par conséquent ne subissent pas d’effet bipolaire parasite avec le substrat.
La figure 8 représente une vue en coupe d’un mode de réalisation d’un réseau sélecteur, correspondant à la structure obtenue, en relation avec la figure 7, par le procédé précédemment décrit.
La figure 9 représente le schéma électronique du mode de réalisation illustré par la figure 8.
On a formé des contacts 15 reliant les anodes 22 des diodes 20 à des points-mémoires respectifs 40 situés dans une partie d’interconnexions BEOL, représentés très schématiquement ici.
Les bandes 9 de la première couche de silicium 3 forment des lignes de mots. Cependant, afin de réduire la résistivité des lignes de mots, un « ceinturage » (« strapping », selon le terme anglosaxon usuel) du polysilicium 3 est avantageusement réalisé.
Le ceinturage correspond à la connexion en parallèle de la bande 9 de polysilicium à une piste métallique 18 s’étendant dans la deuxième direction Y.
La connexion entre la bande 9 et la piste 18 est réalisée par des contacts métalliques 17 disposés régulièrement dans la deuxième direction Y, le long de la ligne de mots, par groupe 25 de, ici, quatre diodes 20.
En d’autres termes, sur chaque ligne de mots, un contact 17 relie en parallèle la piste métallique 18 à la bande 9 de polysilicium entre chaque groupe 25 de diodes 20.
Le nombre de diodes 20 par groupe 25 peut varier en fonction de Futilisation prévue du réseau sélecteur 30, notamment en fonction des courants appliqués et de la résistivité de la première couche de silicium 3.
Il est également possible qu’un groupe ne contienne qu’une seule diode 20, auquel cas un contact 17 réalisé entre chacune des diodes 20 seules relie la bande 9 de silicium à une piste métallique 18.
En résumé, on a décrit, selon un mode de mise en œuvre, la formation un réseau sélecteur comprenant un plan matriciel de diodes arrangées selon des colonnes dans une première direction et selon des lignes dans une deuxième direction orthogonale à la première direction. Les diodes comprennent une région de cathode d’un premier type de conductivité et une région d’anode d’un deuxième type de conductivité, lesdites régions de cathode et d’anode étant superposées et en contact sur une interface dont la surface est maîtrisée. Les diodes sont disposées sur une couche isolante formée en surface d’un substrat semiconducteur, permettant d’isoler les diodes du reste du substrat.

Claims (17)

  1. REVENDICATIONS
    1. Procédé de fabrication d’un réseau de diodes, comprenant : - la formation d’une structure initiale (SI) comportant la formation d’une couche isolante (2) en surface d’un substrat semiconducteur (1) et la formation d’une première couche de silicium (3) d’un premier type de conductivité sur la couche isolante (2), puis - la formation d’une couche tampon (5) sur la structure initiale (SI), - la gravure de la couche tampon (5) en bandes (6) s’étendant dans une première direction (X), - la formation d’une deuxième couche de silicium (8) d’un deuxième type de conductivité, - la gravure jusqu’à la couche isolante (2) de la deuxième couche de silicium (8), des bandes de la couche tampon (6) et de la première couche de silicium (3), en bandes (9) s’étendant dans une deuxième direction (Y) orthogonale à la première direction, et - le retrait par gravure dans la deuxième couche de silicium (8) et jusqu’à la couche tampon (6), de bandes (11) s’étendant dans la première direction (X) situées en regard des bandes de la couche tampon (6), de façon à former des plots de silicium (13) du deuxième type de conductivité.
  2. 2. Procédé selon la revendication 1, dans lequel la première et/ou la deuxième couche de silicium (3, 8) comprennent du silicium polycristallin.
  3. 3. Procédé selon la revendication 1, dans lequel la structure initiale (SI) est un substrat de silicium complètement déserté sur isolant dont le film semiconducteur est dopé pour former la première couche de silicium (3) et la deuxième couche de silicium (8) est formée par croissance épitaxiale.
  4. 4. Procédé selon l’une quelconque des revendications précédentes, dans lequel les première et deuxième couches de silicium (3, 8) sont dopées in-situ ou par implantation.
  5. 5. Procédé selon l’une quelconque des revendications précédentes, dans lequel les bandes (11) retirées par gravure dans la deuxième couche de silicium (8) et jusqu’à la couche tampon (5) sont moins larges que les bandes (6) de la couche tampon.
  6. 6. Procédé selon l’une quelconque des revendications précédentes, dans lequel la couche tampon (5) comprend une couche d’un matériau isolant.
  7. 7. Procédé selon la revendication 6 dans lequel la couche tampon (5) comprend une superposition d’oxyde-nitrure-oxyde de silicium ou une couche de nitrure de silicium S13N4.
  8. 8. Procédé selon l’une quelconque des revendications précédentes, dans lequel on relie les bandes (9) de la première couche de silicium (3) s’étendant dans la deuxième direction (Y) à des pistes métalliques respectives (17) s’étendant dans la deuxième direction (X) , via des contacts métalliques (16) disposés régulièrement dans la deuxième direction (Y).
  9. 9. Procédé selon l’une quelconque des revendications précédentes, dans lequel on relie chaque plot (13) de silicium du deuxième type de conductivité à des points-mémoires (40), via des contacts métalliques (15).
  10. 10. Dispositif comportant un réseau de diodes comprenant un plan matriciel de diodes (20) arrangées selon des colonnes dans une première direction (X) et selon des lignes dans une deuxième direction (Y) orthogonale à la première direction (Y), lesdites diodes comprenant une région de cathode (21) d’un premier type de conductivité et une région d’anode (22) d’un deuxième type de conductivité, lesdites régions de cathode et d’anode étant superposées et disposées sur une couche isolante (2) située au-dessus d’un substrat semiconducteur.
  11. 11. Dispositif selon la revendication 10, dans lequel les régions de cathode (21) sont communes aux diodes d’une même ligne et ont une forme de bande (9) s’étendant dans la deuxième direction (Y), et les régions d’anode (22) ont une forme de plot (13) et sont en contact avec la région de cathode (21).
  12. 12. Dispositif selon l’une quelconque des revendications 10 ou 11, dans lequel les régions de cathode (21) sont situées directement sur la couche isolante (3).
  13. 13. Dispositif selon l’une quelconque des revendications 10 à 12, dans lequel les régions d’anode (22) des diodes (20) d’une même ligne sont espacées les unes des autres par des portions des bandes (6) d’une couche tampon (5) et chevauchent la bordure (6’) desdites portions de bandes (6).
  14. 14. Dispositif selon l’une quelconque des revendications 10 à 13, dans lequel les régions d’anodes (22) sont reliées à des points-mémoires respectifs (40) via des contacts métalliques (15).
  15. 15. Dispositif selon l’une quelconque des revendications 11 à 14 dans lequel les régions de cathode (21) sont reliées en parallèle à des pistes métalliques respectives (18) s’étendant dans la deuxième direction (Y), via des contacts métalliques (17) disposés régulièrement par groupe (25) d’au moins une diode (20).
  16. 16. Mémoire non-volatile comprenant un plan-mémoire et un dispositif selon l’une quelconque des revendications 10 à 15 formant un réseau sélecteur de diodes destiné à sélectionner les points-mémoires du plan-mémoire.
  17. 17. Mémoire selon la revendication 16 du type mémoire résistive ou à changement de phase.
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