JP5225549B2 - 半導体素子 - Google Patents

Description

本発明は、電力用途の半導体素子、特に電力用インバータまたはコンバータ回路用素子に関する。

半導体を用いたスイッチング素子（トランジスタ、サイリスタなど）や整流素子（ダイオード）は、電力用インバータまたはコンバータ回路用の素子として広く用いられている。現在、こうした電力用途の半導体素子としては、将来の高い電力需要に応えるため、より小型で低損失なものが望まれているという状況がある。従来、半導体材料としてはシリコンが広く用いられてきたが、このような状況を鑑み、次世代の半導体材料として、絶縁破壊電界の高いワイドバンドギャップ半導体材料の開発が進んでいる。ＳｉＣやIII族窒化物半導体などのいわゆるワイドバンドギャップ半導体材料は、その材料物性から、低いオン抵抗と高い絶縁破壊電圧が見込まれるため、これらを用いて電力用途の半導体素子を形成することによる電力制御装置の大幅な小型化と低損失化とが期待されている。

このような電力用ダイオードに望まれる特性上の要件としては、逆方向阻止時に（１）漏れ電流が少なく、かつ（２）絶縁破壊電圧が高いこと、（３）順方向導通時に出力電流が大きいこと、などのほか、（４）遮断時の逆回復時間が短いこと、（５）せん頭サージ電流値が高いこと、などがある。当然ながら、ワイドバンドギャップ半導体材料にて形成するダイオードも、これらの要件を満たすことが必要とされる。

従来より実用化されている、シリコンを用いたＰ−Ｎ接合型、またはその変形であるＰ−ｉ−Ｎ型のダイオードの場合には、Ｐ−Ｎ双方向からのキャリアの注入が起こるため遮断時の逆回復時間が長いという欠点、つまりは（４）をみたさないという欠点がある。

一方、シリコンを用いたショットキー障壁接合型ダイオードも実用化されているが、係るダイオードの場合には、遮断時の逆電流が原理的に生じないという長所を有する一方、逆方向電圧印加時の漏れ電流が大きく絶縁破壊電圧も低い、さらにせん頭サージ電流が低いという欠点、つまりは（１）、（２）および（５）をみたさないという欠点がある。

このようなシリコンを用いたダイオードの欠点を補うべく、ＳｉＣを用いたショットキー型ダイオードが開発され、公知となっている（例えば、非特許文献１参照）。

"P-Type 4H and 6H-SiC High Voltage Schottky Barrier Diodes" R. Raghunathan and B. J. Baliga, IEEE ELECTRON DEVICE LETTERS, VOL. 19, ｐｐ．71-73 (1998)

非特許文献１に開示されているような、ＳｉＣを用いたショットキー型ダイオードにおいては、シリコンを用いたものと異なり、絶縁破壊電圧が高くなるという効果が得られているが、上記（１）および（５）をみたさないという欠点については、解決がなされていないのが現状である。

なお、ＳｉＣ単結晶には多くの結晶欠陥（具体的には貫通欠陥、いわゆるマイクロパイプ）が内在するため、十分な出力電流を確保できる程度の、比較的大面積の素子を安定的に作製する事が困難で、作製過程における歩留まりが悪いという問題もある。

さらには、ＳｉＣを用いてＰ−Ｎ接合型ダイオードを構成した場合には、係る結晶欠陥に起因したキャリアの再結合が生じるため、出力電流が制限されやすく、上記（３）の要件がみたされないという問題がある。

なお、シリコンやＳｉＣに代えてIII族窒化物半導体を用いたショットキー型ダイオードについても，上記（１）および（５）をみたさないという欠点については、解決するのが困難である。

さらには、シリコンやＳｉＣに代え、III族窒化物半導体を用いてｐ型層およびｎ型層を形成するＰ−Ｎ接合型ダイオードを作製することは、高い正孔濃度を有するＰ型III族窒化物半導体を安定的に作製することが技術的に困難であるために、現実的ではない。

本発明は、上記課題に鑑みてなされたものであり、ダイオードとして機能し、上記（１）ないし（５）の全てをみたす半導体素子、つまりは、逆方向阻止時の漏れ電流が少なくかつ絶縁破壊電圧が高く、順方向導通時のオン抵抗が小さくかつ出力電流が大きく、遮断時の逆回復時間が短く、さらにはせん頭サージ電流値が高い半導体素子を、提供することを目的とする。

上記課題を解決するため、請求項１の発明は、半導体素子であって、それぞれがＡｌ _{１−ｘ−ｙ} Ｇａ _ｘ Ｉｎ _ｙ Ｎ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成のIII族窒化物を用いて構成されてなるｎ型基板とIII族窒化物膜とからなるとともに、前記ｎ型基板の上に前記III族窒化物が形成されており、かつ、ｎ型の導電型を有する第１半導体層と、第１の接合部において前記第１半導体層を構成する前記III族窒化物膜の上に接合形成され、前記III族窒化物よりも禁制帯幅が狭いIV族半導体材料を用いて構成されてなるとともにｐ型の導電型を有する第２半導体層と、前記第１半導体層に接合形成されてなるカソード電極である第１電極と、前記第２半導体層に接合形成されてなるアノード電極である第２電極と、を備え、前記第１の接合部の近傍において、前記第１半導体層の価電子帯上端のエネルギー準位が前記第２半導体層の価電子帯上端のエネルギー準位よりも低い、ことを特徴とする。

請求項２の発明は、請求項１に記載の半導体素子であって、前記第２電極がＡｌからなり、Ｎｉからなり、第２の接合部において前記第１半導体層に対してショットキー接触特性を示すように前記第１半導体層に接合形成されてなる第３電極、をさらに備え、前記第２電極と前記第３電極とを並列接続することによって前記第３電極をアノード電極として機能させる、ことを特徴とする。

請求項３の発明は、請求項２に記載の半導体素子であって、前記第１半導体層の主面の一部領域の上に前記第２半導体層が積層形成されることで前記第１の接合部が設けられ、前記第３電極が前記第１半導体層および前記第２電極の表層部分に形成されることによって、前記第２の接合部が前記第１の接合部に隣接して設けられる、ことを特徴とする。

請求項４の発明は、請求項１ないし請求項３のいずれかに記載の半導体素子であって、前記第１のIII族窒化物が、前記第１半導体層の少なくとも前記第１の接合部の近傍においては、Ａｌ_１−ｘＧａ_ｘＮ（０≦ｘ≦１)である、ことを特徴とする。

請求項５の発明は、請求項１ないし請求項４のいずれかに記載の半導体素子であって、前記第２半導体層の正孔濃度が、少なくとも前記第１接合部の近傍においては１×１０^１９／ｃｍ^３以上である、ことを特徴とする。

請求項６の発明は、請求項１ないし請求項５のいずれかに記載の半導体素子であって、前記第２半導体層のアクセプタ濃度が、少なくとも前記第１接合部の近傍においては１×１０^２０／ｃｍ^３以上である、ことを特徴とする。

請求項７の発明は、請求項６に記載の半導体素子であって、前記IV族半導体材料が、少なくとも前記第１接合部の近傍においてはＳｉ_１−ｚＧｅ_ｚ（０≦ｚ≦１）である、ことを特徴とする。

請求項８の発明は、請求項７に記載の半導体素子であって、前記IV族半導体材料が、少なくとも前記第１接合部の近傍においてはＳｉである、ことを特徴とする。
請求項９の発明は、請求項１ないし請求項８のいずれかに記載の半導体素子であって、前記第２半導体層が円板状または円柱状である、ことを特徴とする。
請求項１０の発明は、請求項９に記載の半導体素子であって、前記第１半導体層の表面に電界制限リングを備える、ことを特徴とする。

また、請求項１ないし請求項１０の発明によれば、ｎ型層をＡｌ_{１−ｘ−ｙ}Ｇａ_ｘＩｎ_ｙＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成のIII族窒化物を用いて構成するとともにｐ型層を該III族窒化物よりも狭い禁制帯幅を持つIV族半導体材料にて構成することで、逆方向阻止時に漏れ電流が少なくかつ絶縁破壊電圧が高く、順方向導通時の出力電流が大きく、遮断時の逆回復時間が短く、さらには、せん頭サージ電流値が高いＰ−Ｎ接合型の半導体素子が実現できる。

請求項２および請求項３の発明によれば、半導体素子をＰ−Ｎ接合とショットキー接合とが複合してなる構造とすることで、Ｐ−Ｎ接合型の半導体素子が有する効果に加えて、ショットキー接合に由来する効果も併せて得ることができる。これにより、さらに特性の優れた半導体素子が実現できる。

請求項４の発明によれば、ｎ型である第１半導体層の価電子帯上端のエネルギー準位がｐ型である第２半導体層の価電子帯上端のエネルギー準位よりも低いという状態が実現されやすくなるので、半導体素子において実質的なキャリアを電子のみとすることを、容易に実現できる。

請求項５ないし請求項８の発明によれば、ｐ型である第２半導体層の比抵抗が低くなることに加えて、第２半導体層とアノード電極との間の接触抵抗を低減することができるとともに、逆方向阻止時における第２半導体層への空乏層の拡がりを抑制できるため、第２半導体層２を薄く形成することが可能となる。これらにより、第２半導体層における順方向導通時の直列抵抗成分を低減することができる。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体素子１０の構成を説明するための図である。図１（ａ）は半導体素子１０の断面構造を模式的に示す図であり、図１（ｂ）は、半導体素子１０を構成する各層のエネルギー準位を表す図である。なお、図１以降の各図における各部の比率は、必ずしも実際のものを反映したものではない。図１（ａ）に示す半導体素子１０の構成は、本発明の効果を得ることができる種々の半導体素子の基本的構成（概念的構成）に相当する。

半導体素子１０においては、ｎ型の半導体層であるｎ型層１とｐ型の半導体層であるｐ型層２とが接合部３で接合されてなるとともに、カソード電極（陰極）４がｎ型層１の側に、アノード電極（陽極）５がｐ型層２の側にそれぞれ設けられてなる。すなわち、半導体素子１０は、いわゆるダイオード構造を有するＰ−Ｎ接合型の半導体素子である。よって、半導体素子１０においては、ショットキー接合型の場合にはその原理上実現が難しい、高いせん頭サージ電流値が、実現される。

本実施の形態においては、図１（ｂ）に示すように、ｎ型層１を構成する物質の禁制帯幅ｇ１が、ｐ型層２を構成する物質の禁制帯幅ｇ２よりも大きくなるように、半導体素子１０を構成する。このような構成を有することで、順方向導通時のキャリアの移動としては、大きい禁制帯幅を有するｎ型層１から狭い禁制帯幅を有するｐ型層２へ電子のみが移動する事になるため、導通を遮断しても原理的に逆電流は流れなくなる。すなわち、半導体素子１０は、逆回復時間が非常に短いという特性を有している。また、ショットキー接合型の場合には、ショットキー金属内に高い密度で自由電子が存在するため、逆方向阻止時においてもショットキー金属側から半導体層側へ空乏領域をトンネルして電子が移動するという事が起こり、逆方向リーク電流の増大につながっているが、図１（ｂ）に示すような構成の半導体素子の場合、ｐ型層２に内在する電子密度が極めて少ないために、前述のような現象に伴う逆方向リーク電流が大幅に減少するという効果が得られる。

禁制帯幅に関する上述の要件をみたすべく、ｎ型層１は、Ａｌ_1-x-yＧａ_xＩｎ_yＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成のIII族窒化物に、所定のｎ型ドーパントをドープすることで構成される。ｎ型ドーパントとしては、例えばＳｉを用いることができる。III族窒化物としては、例えばＧａＮを用いることができる。このようなｎ型層１には、例えば、ＭＯＣＶＤ法やＨＶＰＥ法などの所定の手法によって作製されてなる、数μｍ〜数百μｍ程度の厚みのIII族窒化物単結晶を用いることができる。

Ｐ−Ｎ接合において大きな禁制帯幅を持つ側の層を、Ａｌ_1-x-yＧａ_xＩｎ_yＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成のIII族窒化物を用いて構成することにより、高い絶縁破壊電圧が実現されてなる。

また、係るIII族窒化物は、キャリアの活性化率が高い状態で導電を制御することが可能な物質であるので、逆方向阻止時、順方向導通時に導電を支配する半導体層であるｎ型層１をIII族窒化物にて構成することにより、特性の優れた半導体素子１０が実現される。

ｐ型層２は、ｎ型層１を構成するIII族窒化物よりも狭い禁制帯幅を持つIV族半導体材料に、所定のｐ型ドーパントすなわちアクセプタ元素をドープすることで構成される。アクセプタ元素としては、例えばＢ（ボロン）を用いることができる。

ｐ型層２は、好ましくは、少なくとも接合部３の近傍における正孔濃度が１×１０¹⁹／ｃｍ³以上であるように構成される。係る構成を有する場合、ｐ型層２自体の比抵抗が低くなることに加えて、ｐ型層２とアノード電極５との間の接触抵抗を低減することができる。加えて、逆方向阻止時におけるｐ型層２への空乏層の拡がりを抑制できるため、ｐ型層２を薄く形成することが可能となる。これらにより、ｐ型層２における順方向導通時の直列抵抗成分を低減することができる。

例えば、ｐ型層２がＢのようなアクセプタ元素を１×１０²⁰／ｃｍ³以上の濃度で含むようにすることで、上述の正孔濃度を容易に実現する事ができる。

IV族半導体材料としては、例えば、Ｓｉ_1-zＧｅ_z（０≦ｚ≦１）を用いることができる。これにより、図１（ｂ）に示す接合部３における価電子帯と伝導帯の位置関係と、上述の正孔濃度とを実現することが可能である。なかでも、Ｓｉを用いるのが、その好適な一例である。係る場合、Ｓｉは多結晶であってもよい。このようなｐ型層２は、例えば、ｎ型層１の上にＣＶＤ法、スパッタリング法、蒸着法などの種々の物理蒸着法や化学蒸着法などの公知の方法を用いてサブミクロンオーダーから数μｍ程度以下の厚みに積層形成することで、実現される。

なお、図１（ａ）に示す半導体素子１０においては、ｎ型層１の端面とｐ型層２の端面ととが全面的に接触することで接合部３が設けられているが、これは必須の態様ではない。例えば、ｎ型層１の端面の一部領域のみにｐ型層２が接合されて接合部３が構成される態様であってもよい。なお、図示は省略するが、ｎ型層１の主面が正方形となるように形成され、ｐ型層２およびアノード電極５は、その主面上に円板状あるいは円柱状に、より詳細にいえば、成長方向が該主面に垂直で、中心軸が該正方形の重心を通り、かつ円形断面を有するように、形成される態様であってもよい。係る態様のｐ型層２は、公知のフォトリソグラフィおよびＣＶＤ法を用いて形成可能である。

半導体素子１０においては、半導体層にＳｉＣを用いていないので、マイクロパイプの存在に起因する製造歩留まりの問題が生じることはない。加えて、実質的なキャリアは電子のみであるので、そもそも結晶欠陥に起因するキャリア再結合が生じることはない。従って、半導体素子１０は、出力電流が制限されにくいという特徴を有している。

なお、ｎ型層１の全体においてIII族窒化物が均一組成である必要はなく、傾斜組成を有していたり、組成の異なる複数層から構成される態様であってもよい。好ましくは、少なくとも接合部３の近傍は、ｙ＝０なる組成のIII族窒化物、つまりはＡｌ_1-xＧａ_xＮ（０≦ｘ≦１)なる組成のIII族窒化物を用いて構成される。係る場合には、図１（ｂ）に示す、ｎ型層１の価電子帯上端のエネルギー準位がｐ型層２の価電子帯上端のエネルギー準位よりも低いという状態が実現されやすくなるので、実質的なキャリアを電子のみとすることを、容易に実現できるという利点がある。

カソード電極４は、例えばＴｉ／Ａｌによって形成することができる。アノード電極５は、例えばＡｌによって形成することができる。これらは、真空蒸着法などの公知の手法で形成することができる。

以上、説明したように、本実施の形態によれば、Ｐ−Ｎ接合型の半導体素子を、ｎ型層をＡｌ_1-x-yＧａ_xＩｎ_yＮ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成のIII族窒化物を用いて構成するとともにｐ型層を該III族窒化物よりも狭い禁制帯幅を持つIV族半導体材料にて構成することで、逆方向阻止時に（１）漏れ電流が少なくかつ（２）絶縁破壊電圧が高く、（３）順方向導通時の出力電流が大きく、（４）遮断時の逆回復時間が短く、さらには、（５）せん頭サージ電流値が高い半導体素子を得ることができる。

＜第２の実施の形態＞
次に、第１の実施の形態にて示した概念的構成をベースに、半導体素子のより具体的な構成態様について、第２の実施の形態として説明する。図２は、本実施の形態に係る半導体素子２０の構成を模式的に示す断面図である。図２に示す半導体素子２０の構成要素であって、半導体素子１０の構成要素と同様の作用効果を奏するものについては、図１と同じ符号を付して、その説明は省略する。

図２に示す半導体素子２０は、半導体素子１０にはなかった第３電極６が設けられてなる点において特徴的である。第３電極６は、アノード電極５とｎ型層１の表層部分に渡って設けられてなり、接合部３と隣接する接合部７においてｎ型層１との間でショットキー接合されてなる電極である。換言すれば、第３電極６は、ｎ型層１の上に積層形成されてなるｐ型層２およびアノード電極５を覆うように形成されてなるともいえる。これにより、半導体素子２０においては、第３電極６とアノード電極５とが並列接続されていることになり、第３電極６もアノード電極として作用することになる。このような第３電極６は、例えばＮｉにて形成することができる。その場合には、真空蒸着法などの公知の手法を用いることができる。

このような第３電極６を備えることで、半導体素子２０においては、Ｐ−Ｎ接合とショットキー接合とが複合した構造が実現されていることになる。ゆえに、低電圧導通時にはショットキー接合を経て電流が流れ、高電圧導通時にはＰ−Ｎ接合を経てキャリア注入による電流が流れることになる。前者は、電流立ち上がり時の電圧を小さくすることに寄与しており、後者は、低いオン電圧での動作の確保に寄与している。

また逆方向阻止時に関しては、Ｐ−Ｎ接合の側で電流を阻止することになるので、高い絶縁破壊電圧を確保される。

以上、説明したように、本実施の形態によれば、第１の実施の形態に係るＰ−Ｎ接合型の半導体素子にｎ型層とショットキー接続されるアノード電極をさらに設けることによって、半導体素子をＰ−Ｎ接合とショットキー接合とが複合してなる構造とすることで、第１の実施の形態に係るＰ−Ｎ接合型の半導体素子が有する効果に加えて、ショットキー接合に由来する効果も併せて得ることができる。これにより、さらに特性の優れた半導体素子が実現できる。

＜変形例＞
上述の第２の実施の形態においては、アノード電極５を設けた上で第３電極６を設けていたが、一のアノード電極が両方の役割を兼ね備える態様であってもよい。図３は、係る態様の半導体素子３０を例示する図である。図３に示す半導体素子３０においては、アノード電極８が係る役割を果たすよう設けられてなる。この場合においても、第２の実施の形態と同様の効果を得ることができる。

（実施例１）
本実施例においては、半導体素子１０の具体的態様の一つに相当するＰ−Ｎ接合型の縦型ダイオード素子１１０を作製し、その特性を評価した。図４（ａ）は縦型ダイオード素子の１１０の上面図、図４（ｂ）は断面図である。

まず、厚みが３００μｍで、電子濃度が１×１０¹⁸／ｃｍ³となるｎ型のＧａＮ基板１ａを用意した。その上に、ＭＯＣＶＤ法を用い、電子濃度が１×１０¹⁶／ｃｍ³となるＧａＮ膜１ｂを５μｍの厚みに形成することによって、ｎ型層１を得た。

次に、ＧａＮ膜１ｂの表面の一部にＭｇをイオン注入し、続いて加熱処理によってＭｇ活性化処理を施すことによって、正孔濃度が１×１０¹⁸／ｃｍ³となるｐ型ＧａＮからなる電界制限リング９を形成した。

続いて、フォトリソグラフィと減圧ＣＶＤ法を用いて、ｎ型層１の上に（具体的にはＧａＮ膜１ｂの上に）、ｐ型層２として、正孔濃度が１×１０¹⁹／ｃｍ³以上となるよう約２×１０²⁰／ｃｍ³のアクセプタ元素としてボロンをドープしたＳｉ層を、直径１ｍｍ、膜厚０．５μｍの円板状に形成した。

さらに、ＧａＮ基板１ａの裏面（Ｓｉ層を形成した面と反対の面）には、Ｔｉ／Ａｌからなる金属層を、Ｓｉ層の表面にはＡｌからなる金属層を、それぞれ真空蒸着法により形成した。その後、窒素中で加熱することにより、金属層―半導体層界面にアロイ層を形成した。これにより、カソード電極４およびアノード電極５が得られた。また、ＳｉＮからなる図示しない絶縁保護膜を、金属電極のみが露出するような構成で形成した。

最後に、チップ形状が平面視で１辺２ｍｍの正方形となるように、かつ、平面視でＳｉ層の中心とチップの中心とが一致するように、切断加工を行い、得られたチップを所定のパッケージに実装することによって縦型ダイオード素子１１０を得た。

作製した縦型ダイオード素子１１０について、逆方向阻止時の漏れ電流、逆方向阻止耐圧（絶縁破壊電圧）、順方向出力電流、逆回復時間、せん頭サージ電流、および順電流が２０Ａ時および１Ａ時のオン電圧を測定した。

（実施例２）
本実施例においては、半導体素子２０の変形例である半導体素子３０の具体的態様に相当するＰ−Ｎ接合型の縦型ダイオード素子１２０を作製し、その特性を評価した。図５（ａ）は縦型ダイオード素子の１２０の上面図、図５（ｂ）は断面図である。

本実施例においては、Ｓｉ層の形成までは実施例１と同様に行った。さらには、ＧａＮ基板１ａの裏面へのカソード電極４の形成に関しても、実施例１と同様に行った。

また、アノード電極８としては、真空蒸着法により、Ｎｉからなる金属層をＳｉ層の上面全体を覆う平面視で直径１ｍｍの円形状に形成した。

絶縁保護膜の形成、およびパッケージへの実装については、実施例１と同様に行った。これにより、縦型ダイオード素子１２０を得た。

作製した縦型ダイオード素子１２０について、実施例１と同様の測定を行った。

（比較例）
比較例として、実施例と同じｎ型層１を用いたショットキー接合型の縦型ダイオード素子２００を作製し、その特性を評価した。図６（ａ）は縦型ダイオード素子の２００の上面図、図６（ｂ）は断面図である。

本実施例においては、ｎ型層１、電界制限リング９、およびカソード電極４の形成は、実施例１と同様に行った。

アノード電極１１としては、Ｎｉからなる金属層を、ｎ型層１の上に平面視で直径１ｍｍの円形状となるように、真空蒸着法により形成した。

絶縁保護膜の形成、およびパッケージへの実装については、実施例１と同様に行った。これにより、ショットキー接合型の縦型ダイオード素子２００を得た。

作製した縦型ダイオード素子２００について、実施例１と同様の測定を行った。

（実施例と比較例の比較）
図７は、上述の実施例１、実施例２、および比較例において測定した逆方向阻止時の漏れ電流、逆方向阻止耐圧（絶縁破壊電圧）、順方向出力電流、逆回復時間、せん頭サージ電流、および順電流が２０Ａ時および１Ａ時のオン電圧の値を一覧にして示す図である。

図７から分かるように、実施例１および実施例２のいずれにおいても、逆方向阻止においては漏れ電流が少なくかつ高い絶縁破壊電圧を有しており、順方向導通時における出力電流も大きく、せん頭サージ電流値が高いことに加えて、従来のＰ−Ｎ接合型の素子では実現が困難であった、逆回復時間が０という結果が得られている。

さらには、順電流２０Ａ時のオン電圧は両実施例とも比較例より低い一方で、順電流１Ａ時のオン電圧については、実施例２のみ比較例と同程度の値が得られている。前者は、Ｐ−Ｎ接合を有する縦型ダイオード素子１１０および１２０において、低いオン電圧での動作が確保されていることを意味しており、後者は、実施例２の縦型ダイオード素子１２０が、ショットキー接合を有することの効果の現れである。

第１の実施の形態に係る半導体素子１０の構成を説明するための図である。 第２の実施の形態に係る半導体素子２０の構成を模式的に示す断面図である。 変形例に係る半導体素子３０を例示する図である。 実施例１に係る縦型ダイオード素子１１０の構成を模式的に示す図である。 実施例２に係る縦型ダイオード素子１２０の構成を模式的に示す図である。 変形例に係る縦型ダイオード素子２００の構成を模式的に示す図である。 実施例および比較例における測定結果を一覧にして示す図である。

符号の説明

１ ｎ型層
１ａ ＧａＮ基板
１ｂ ＧａＮ膜
２ ｐ型層
３、７ 接合部
４ カソード電極
５、８、１１ アノード電極
６ 第３電極
９ 電界制限リング
１０、２０、３０ 半導体素子
１１０、１２０、２００ 縦型ダイオード素子
ｇ１、ｇ２ 禁制帯幅

Claims (10)

1. 半導体素子であって、
   それぞれがＡｌ _{１−ｘ−ｙ} Ｇａ _ｘ Ｉｎ _ｙ Ｎ（ｘ≧０、ｙ≧０、０≦ｘ＋ｙ≦１)なる組成のIII族窒化物を用いて構成されてなるｎ型基板とIII族窒化物膜とからなるとともに、前記ｎ型基板の上に前記III族窒化物が形成されており、かつ、ｎ型の導電型を有する第１半導体層と、
   第１の接合部において前記第１半導体層を構成する前記III族窒化物膜の上に接合形成され、前記III族窒化物よりも禁制帯幅が狭いIV族半導体材料を用いて構成されてなるとともにｐ型の導電型を有する第２半導体層と、
   前記第１半導体層に接合形成されてなるカソード電極である第１電極と、
   前記第２半導体層に接合形成されてなるアノード電極である第２電極と、
   を備え、
   前記第１の接合部の近傍において、前記第１半導体層の価電子帯上端のエネルギー準位が前記第２半導体層の価電子帯上端のエネルギー準位よりも低い、
   ことを特徴とする半導体素子。
2. 請求項１に記載の半導体素子であって、
   前記第２電極がＡｌからなり、
   Ｎｉからなり、第２の接合部において前記第１半導体層に対してショットキー接触特性を示すように前記第１半導体層に接合形成されてなる第３電極、
   をさらに備え、
   前記第２電極と前記第３電極とを並列接続することによって前記第３電極をアノード電極として機能させる、
   ことを特徴とする半導体素子。
3. 請求項２に記載の半導体素子であって、
   前記第１半導体層の主面の一部領域の上に前記第２半導体層が積層形成されることで前記第１の接合部が設けられ、
   前記第３電極が前記第１半導体層および前記第２電極の表層部分に形成されることによって、前記第２の接合部が前記第１の接合部に隣接して設けられる、
   ことを特徴とする半導体素子。
4. 請求項１ないし請求項３のいずれかに記載の半導体素子であって、
   前記第１のIII族窒化物が、前記第１半導体層の少なくとも前記第１の接合部の近傍においては、Ａｌ_１−ｘＧａ_ｘＮ（０≦ｘ≦１)である、
   ことを特徴とする半導体素子。
5. 請求項１ないし請求項４のいずれかに記載の半導体素子であって、
   前記第２半導体層の正孔濃度が、少なくとも前記第１接合部の近傍においては１×１０^１９／ｃｍ^３以上である、
   ことを特徴とする半導体素子。
6. 請求項１ないし請求項５のいずれかに記載の半導体素子であって、
   前記第２半導体層のアクセプタ濃度が、少なくとも前記第１接合部の近傍においては１×１０^２０／ｃｍ^３以上である、
   ことを特徴とする半導体素子。
7. 請求項６に記載の半導体素子であって、
   前記IV族半導体材料が、少なくとも前記第１接合部の近傍においてはＳｉ_１−ｚＧｅ_ｚ（０≦ｚ≦１）である、
   ことを特徴とする半導体素子。
8. 請求項７に記載の半導体素子であって、
   前記IV族半導体材料が、少なくとも前記第１接合部の近傍においてはＳｉである、
   ことを特徴とする半導体素子。
9. 請求項１ないし請求項８のいずれかに記載の半導体素子であって、
   前記第２半導体層が円板状または円柱状である、
   ことを特徴とする半導体素子。
10. 請求項９に記載の半導体素子であって、
    前記第１半導体層の表面に電界制限リングを備える、
    ことを特徴とする半導体素子。

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