JP6512025B2 - 半導体素子及び半導体素子の製造方法 - Google Patents

半導体素子及び半導体素子の製造方法 Download PDF

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Description

本発明は半導体素子及び半導体素子の製造方法、特に超接合（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造を有する半導体素子に、温度検出素子を集積化する技術に関する。
複数のｐ型カラム及びｎ型カラムが並列した超接合構造を有する半導体素子の主面の中央に温度検出素子を配置して、半導体素子の温度を検出する場合、温度検出素子が有するダイオード構造の内部の電界分布や電位分布が影響を与えるため、温度検出素子（以下「温度検出ダイオード」と称する。）が、半導体素子のチャージバランスを変化させ、半導体素子の耐圧が低下する場合がある。
こうした半導体素子の温度を検出する際の、温度検出ダイオードによるチャージバランスの崩れを抑制するために、温度検出ダイオードが設けられる温度検出領域の下のカラムの幅を、温度検出領域の周囲の活性領域の下のカラムより短くする技術が知られている（特許文献１参照。）。
しかしながら特許文献１の技術の場合、電流が流れる活性領域と温度検出領域の境界における繋ぎ部分では、ｐ型カラム及びｎ型カラムの構造に起因して電位分布が不均一になるため、この電位分布の不均一を原因とする半導体素子の耐圧低下の問題が生じる場合がある。
国際公開第２０１３／０１５０１４号
本発明は上記した問題に着目して為されたものであって、温度検出ダイオードを設けた超接合構造を有する半導体素子であっても、主素子としての半導体素子の動作に影響を与えることなく、温度の検出と耐圧低下の抑制とを有効に両立できる半導体素子及びこの半導体素子の製造方法を提供することを目的とする。
上記課題を解決するために、本発明に係る半導体素子のある態様は、第１導電型領域の内部に第１導電型領域の主面に平行な方向に複数の第２導電型のカラムが同一間隔で設けられた超接合構造を有するドリフト層と、第１導電型領域の表面層に周期的に設けられた第２導電型の複数のウェル領域と、一部のウェル領域に含まれる部分的な領域を除いて複数のウェル領域内に選択的に設けられた第１導電型のソース領域と、ウェル領域の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に周期的に設けられた複数のゲート電極と、ゲート電極の周期的な構造に調和して、ゲート電極と同一線幅及び同一厚みで設けられた第１の温度検出ダイオードと、を備えることを要旨とする。
また本発明に係る半導体素子の他の態様は、第１導電型領域の内部に第１導電型領域の主面に平行な方向に複数の第２導電型のカラムが同一間隔で設けられた超接合構造を有するドリフト層と、第１導電型領域の表面層に設けられた第２導電型の複数のウェル領域と、ウェル領域内に選択的に設けられた第１導電型のソース領域と、主面上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられ、隣り合うウェル領域内のソース領域にまたがるように設けられたゲート電極と、を備え、ゲート電極の一部に第２の温度検出ダイオードを備えていることを要旨とする。
また本発明に係る半導体素子の更に他の態様は、第１導電型領域の内部に第１導電型領域の主面に平行な方向に複数の第２導電型のカラムが同一間隔で設けられた超接合構造を有するドリフト層と、第１導電型領域の表面層に設けられた第２導電型の複数のウェル領域と、ウェル領域内に選択的に設けられた第１導電型のソース領域と、主面上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられ、隣り合うウェル領域内のソース領域にまたがるように設けられたゲート電極と、ゲート電極の上に設けられた層間絶縁膜と、を備え、層間絶縁膜の上に第３の温度検出ダイオードを備えていることを要旨とする。
また本発明に係る半導体素子の製造方法のある態様は、第１導電型領域の内部に複数の第２導電型のカラムを同一間隔に備えた超接合構造を有するドリフト層を設ける工程と、第１導電型領域の表面層に第２導電型の複数のウェル領域を周期的に設ける工程と、ウェル領域の上にゲート絶縁膜を設ける工程と、ゲート絶縁膜の上に複数のゲート電極を同一線幅で周期的に設ける工程と、ゲート電極の周期的な構造に調和して、ゲート電極と同一線幅及び同一厚みで温度検出ダイオードを設ける工程と、を含むことを要旨とする。
従って本発明に係る半導体素子によれば、温度検出ダイオードを設けた超接合構造を有する半導体素子であっても、温度の検出と耐圧低下の抑制とを有効に両立できる。また本発明に係る半導体素子の製造方法によれば、温度検出ダイオードを設けても、主素子としての半導体素子の動作に影響を与えることなく、温度の検出と耐圧低下の抑制とを有効に両立できる、超接合構造を有する半導体素子を製造することができる。
第１の実施の形態に係る半導体素子の構成の概略を模式的に説明する、図４のＡ−Ａ断面線と同じ方向から見た場合の半導体素子の断面図である。 第１の実施の形態に係る半導体素子の構成の概略を模式的に説明する鳥瞰図（斜視図）である。 第１の実施の形態に係る半導体素子を、ｐｎカラム層と温度検出ダイオードに着目して、両者の位置関係を模式的に説明する上面図である。 第１の実施の形態に係る半導体素子を、ゲート電極と温度検出ダイオードに着目して、両者の位置関係を模式的に説明する上面図である。 比較例に係る半導体素子を、ｐｎカラム層と温度検出ダイオードに着目して、両者の位置関係を模式的に説明する上面図である。 比較例に係る半導体素子を、図５のＢ−Ｂ方向から見た断面図である。 第１変形例に係る半導体素子の構成の概略を、アノード表面配線及びカソード表面配線の上面の高さで水平に断面して模式的に説明する上面図である。 第２変形例に係る半導体素子の構成の概略を模式的に説明する断面図である。 第３変形例に係る半導体素子を、ｐｎカラム層と温度検出ダイオードに着目して、両者の位置関係を模式的に説明する上面図である。 第３変形例に係る半導体素子を、図９のＣ−Ｃ方向から見た断面図である。 第３変形例に係る半導体素子を、図９のＤ−Ｄ方向から見た断面図である。 第４変形例に係る半導体素子を、ｐｎカラム層と温度検出ダイオードに着目して、両者の位置関係を模式的に説明する上面図である。 第４変形例に係る半導体素子を、図１２のＥ−Ｅ方向から見た断面図である。 第４変形例に係る半導体素子を、図１２のＦ−Ｆ方向から見た断面図である。 第１の実施の形態に係る半導体素子の製造方法の概略を説明する模式的な工程断面図である（その１）。 第１の実施の形態に係る半導体素子の製造方法の概略を説明する模式的な工程断面図である（その２）。 第１の実施の形態に係る半導体素子の製造方法の概略を説明する模式的な工程断面図である（その３）。 第１の実施の形態に係る半導体素子の製造方法の概略を説明する模式的な上面図である（その４）。 図１８のＧ−Ｇ方向から見た工程断面図である。 第１の実施の形態に係る半導体素子の製造方法の概略を説明する模式的な工程断面図である（その５）。 図２２のＨ−Ｈ方向から見た工程断面図である。 第１の実施の形態に係る半導体素子の製造方法の概略を説明する模式的な上面図である（その６）。 第１の実施の形態に係る半導体素子の製造方法の概略を説明する模式的な上面図である（その７）。 図２３のＩ−Ｉ方向から見た工程断面図である。 第１の実施の形態に係る半導体素子の製造方法の概略を説明する模式的な上面図である（その８）。 図２５のＪ−Ｊ方向から見た工程断面図である。 第１の実施の形態に係る半導体素子の、温度検出ダイオードのアノード表面配線及びカソード表面配線のそれぞれのワイヤーボンディング用のパッド領域の配置パターンを模式的に説明する上面図である。 第１の実施の形態に係る半導体素子の、温度検出ダイオードのアノード表面配線及びカソード表面配線のそれぞれのワイヤーボンディング用のパッド領域の他の配置パターンを模式的に説明する上面図である。 第１の実施の形態に係る半導体素子の他の製造方法の概略を説明する模式的な工程断面図である（その１）。 第１の実施の形態に係る半導体素子の他の製造方法の概略を説明する模式的な工程断面図である（その２）。 第１の実施の形態に係る半導体素子の他の製造方法の概略を説明する模式的な工程断面図である（その３）。 第１の実施の形態に係る半導体素子の他の製造方法の概略を説明する模式的な工程断面図である（その４）。 第１の実施の形態に係る半導体素子の他の製造方法の概略を説明する模式的な工程断面図である（その５）。 第１の実施の形態に係る半導体素子の他の製造方法の概略を説明する模式的な上面図である（その６）。 図３４のＫ−Ｋ方向から見た工程断面図である。 図３４のＬ−Ｌ方向から見た工程断面図である。 第２の実施の形態に係る半導体素子の構成の概略を模式的に説明する断面図である。 第２の実施の形態に係る半導体素子の製造方法の概略を説明する模式的な工程断面図である（その１）。 第２の実施の形態に係る半導体素子の製造方法の概略を説明する模式的な工程断面図である（その２）。 図３５のＭ−Ｍ方向から見た工程断面図である。 第２の実施の形態に係る半導体素子の製造方法の概略を説明する模式的な上面図である（その３）。
以下に本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層や配線の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また複数の図面間で同一又は類似の符号を付した構造については、その詳細な説明並びに作用及び効果の説明を、適宜省略する。また以下の説明における「左右」や「上下」の方向は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。よって例えば、紙面を９０度回転すれば「左右」と「上下」とは交換して読まれ、紙面を１８０度回転すれば「左」が「右」に、「右」が「左」になることは勿論である。
また以下の本発明の実施の形態の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また本明細書及び添付図面においては、ｎ又はｐを冠した領域や層では、それぞれ電子又は正孔が多数キャリアであることを意味する。またｎやｐに付す＋や−は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。また添付図面においては、見易さのため、一部の層のハッチングの図示を省略している。
＜第１の実施の形態＞
（半導体素子の構造）
第１の実施の形態に係る半導体素子１は、図１の断面図に示すように、第１導電型のドレイン領域２と、このドレイン領域２の上に設けられた第１導電型領域と、この第１導電型領域の内部に第１導電型領域の主面に平行な方向に複数の第２導電型のカラム（ｐ型カラム）３２ａ〜３２ｇを同一間隔に設けた超接合構造を有するドリフト層３と、を備える。第１導電型領域の下面側を除き、第１導電型領域をなしている残余のｎ型領域がｎ型カラム３１ａ〜３１ｈとして定義される。また図１に示したような、複数のｎ型カラム３１ａ〜３１ｈ及びｐ型カラム３２ａ〜３２ｇが並列した周期的配列構造により構成される超接合構造を有する層を「ｐｎカラム層」と呼ぶ。
また半導体素子１は、第１導電型領域の表面層に周期的に設けられた第２導電型の複数のウェル領域４ａ〜４ｇと、複数のウェル領域４ａ〜４ｇのそれぞれの内部に周期的に設けられた第２導電型のコンタクト領域５ａ〜５ｇと、を備える。このとき、ウェル領域４ａ〜４ｇはｐ型カラム３２ａ〜３２ｇの上方に配置されてもよい。また半導体素子１は、図１中の中央に示された３個のウェル領域４ｃ〜４ｅ内の部分的な領域を除いて複数のウェル領域４ａ〜４ｇのそれぞれの内部に選択的に設けられた複数の第１導電型のソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎ（図２３参照）を更に備える。
また半導体素子１は、３個のウェル領域４ｃ〜４ｅ内の部分的な領域以外のウェル領域４ａ〜４ｇの上方の位置に、ゲート絶縁膜７ａ，７ｂ，７ｃ，７ｄｌ，７ｄｒ，７ｅｌ，７ｅｒ，７ｆ，７ｇ，７ｈ…を介して、同一線幅で周期的に設けられた複数のゲート電極８ａ〜８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ〜８ｈを備える。
また半導体素子１は、３個のウェル領域４ｃ〜４ｅの部分的な領域の表面の上方の位置に、第１中央絶縁膜１７ｄ及び第２中央絶縁膜１７ｅを介してそれぞれ設けられた第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を備える。第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２は、ゲート電極８ａ〜８ｃ，８ｆ〜８ｈの周期的な構造に調和して、ゲート電極８ａ〜８ｃ，８ｆ〜８ｈと同一線幅、同一ピッチ及び同一厚みで設けられている。
ゲート絶縁膜７ａ，７ｂ，７ｃ，７ｆ，７ｇ，７ｈ…は、隣り合うウェル領域４ａ〜４ｇ内のソース領域６ａ〜６ｃ，６ｌ〜６ｎにまたがるように第１導電型領域の表面に設けられる。なお、ゲート絶縁膜７ｃ、７ｆにおいて、第１中央絶縁膜１７ｄ及び第２中央絶縁膜１７ｅに隣接するウェル領域４ｂとウェル領域４ｃとの間、及びウェル領域４ｅとウェル領域４ｆとの間にソース領域が設けられていない部分がある。
ゲート絶縁膜７ｃは、ソース領域６ｄｒとソース領域６ｅｒ、及びソース領域６ｄｌとソース領域６ｅｌにまたがるように第１導電型領域の表面に設けられ、ソース領域が設けられていない部分に同一線幅、同一厚みで延伸してつながっている。ゲート絶縁膜７ｆも同様にソース領域６ｊｒとソース領域６ｋｒ、及びソース領域６ｊｌとソース領域６ｋｌにまたがるように第１導電型領域の表面に設けられ、ソース領域が設けられていない部分に同一線幅、同一厚みで延伸してつながっている。
ゲート絶縁膜７ｄｌ，７ｄｒ，７ｅｌ，７ｅｒの直下にはソース領域６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒが設けられており、ゲート絶縁膜７ａ，７ｂ，７ｃ，７ｆ，７ｇ，７ｈ…と同様に隣り合うウェル領域内のソース領域にまたがるように第１導電型領域の表面にゲート絶縁膜７ｄｌ，７ｄｒ，７ｅｌ，７ｅｒが設けられる。また、第１中央絶縁膜１７ｄはゲート絶縁膜７ｄｌとゲート絶縁膜７ｄｒとの間に、第２中央絶縁膜１７ｅはゲート絶縁膜７ｅｌとゲート絶縁膜７ｅｒとの間に設けられており、ゲート絶縁膜７ｄｌ、７ｄｒと第１中央絶縁膜１７ｄ、及びゲート絶縁膜７ｅｌ、７ｅｒと第２中央絶縁膜１７ｅは同一線幅、同一ピッチ及び同一厚みで設けられている。
図２の斜視図に、半導体素子１の主面の中央の領域及びその周囲の領域の構造を部分的に拡大して表すと共に、拡大した領域に含まれる一部の層を部分的に断面して示す。第１中央絶縁膜１７ｄは、図２に示すように、ゲート絶縁膜７ａ，７ｂ，７ｃ，７ｄｌ，７ｄｒ，７ｅｌ，７ｅｒ，７ｆ，７ｇ，７ｈ…と同一線幅及び同一厚みの、同一材料の絶縁膜、例えばシリコン酸化膜（ＳｉＯ２膜）である。第１中央絶縁膜１７ｄは、図２中の左下側から右上側に向かう方向で表される奥行方向の中央に位置する２個のｎ型カラム３１ｄ，３１ｅのうち、手前側（左側）のｎ型カラム３１ｄの上に配置されている。また第２中央絶縁膜１７ｅは、第１中央絶縁膜１７ｄと等価な構成を有し、奥側（右側）のｎ型カラム３１ｅの上に配置されている。
また半導体素子１は、ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…の上に積層された複数の層間絶縁膜９ａ，９ｂ，９ｇ，９ｈ…と、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２の上に設けられた中央層間絶縁膜１９と、を備える。
ゲート電極８ａ〜８ｃ，８ｆ〜８ｈは、ゲート絶縁膜７ａ，７ｂ，７ｃ，７ｆ，７ｇ，７ｈ…上に隣り合うウェル領域４ａ〜４ｇ内のソース領域６ａ〜６ｃ，６ｌ〜６ｎにまたがるように設けられている。また第１温度検出ダイオードＤｔｅｍｐ１はゲート電極８ｄｌとゲート電極８ｄｒの間に、第２温度検出ダイオードＤｔｅｍｐ２は、ゲート電極８ｅｌとゲート電極８ｅｒの間にそれぞれ設けられている。
第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２は、ゲート電極の一部より構成されてもよい。すなわち第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２の製造プロセスは、最初の一部がゲート電極の製造プロセスと同期しており、途中から異ならせて行う。これにより、温度検出領域２１上でゲート電極として使用を前提に作製された構造体の一部が、途中で他の部分から分離独立し、その後、ダイオードとしての特性を有するように所定の処理が施されることにより、最終的に、半導体素子１の中でゲート電極としてではなく温度検出用の素子として用いられることになる。
ゲート電極８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒは、ゲート絶縁膜７ｄｌ，７ｄｒ，７ｅｌ，７ｅｒの上に隣り合うウェル領域４ｃ〜４ｅ内のソース領域６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒにまたがるように設けられている。第１温度検出ダイオードＤｔｅｍｐ１、及び第２温度検出ダイオードＤｔｅｍｐ２は、ゲート電極８ｄｌ、８ｄｒ、及びゲート電極８ｅｌ、８ｅｒと同一線幅、同一ピッチ、及び同一厚みで設けられ、第１温度検出ダイオードＤｔｅｍｐ１、及び第２温度検出ダイオードＤｔｅｍｐ２と、ゲート電極８ｄｌ、８ｄｒ、及びゲート電極８ｅｌ、８ｅｒの間は分離されている。
また半導体素子１は中央層間絶縁膜１９の上に、第１温度検出ダイオードＤｔｅｍｐ１の第１アノード領域１８ｄａ及び第２温度検出ダイオードＤｔｅｍｐ２の第２アノード領域１８ｅａの間を架け渡すように設けられた、アノード表面配線１２ａを備える。また半導体素子１は中央層間絶縁膜１９の上に、第１温度検出ダイオードＤｔｅｍｐ１の第１カソード領域１８ｄｃ及び第２温度検出ダイオードＤｔｅｍｐ２の第２カソード領域１８ｅｃの間を架け渡すように設けられた、カソード表面配線１２ｂを備える。
また半導体素子１は、複数の層間絶縁膜９ａ，９ｂ，９ｇ，９ｈ…の上に、ソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎとコンタクト領域５ａ〜５ｇとを電気的に短絡するように設けられたソース電極１０と、ドリフト層３と反対側となるドレイン領域２の裏面（下面）上に設けられたドレイン電極１１と、を備える。第１の実施の形態に係る半導体素子１は、ＭＯＳＦＥＴを基本構造とする。
半導体素子１は、図３の上面図に示すように、主面を、主面の垂直方向となる上面から見た平面パターン上のレイアウトとして、全体構造の略中央に位置する「温度検出領域２１」、この温度検出領域２１と隙間を開けて温度検出領域２１の周囲に位置する「活性領域２２」、及び活性領域２２の周囲で半導体素子１の周縁に位置し耐圧構造を有する「エッジ領域２３」に分けられる。尚、図３は、半導体素子１を、ｐ型カラム３２ａ〜３２ｇが含まれる深さ位置で、半導体素子１の主面に平行に切った面を示す。
温度検出領域２１は、図３中に示した平面パターンでは、第１温度検出ダイオードＤｔｅｍｐ１の矩形状の輪郭線のうち第２温度検出ダイオードＤｔｅｍｐ２側の１辺を除く３辺と、第２温度検出ダイオードＤｔｅｍｐ２の矩形状の輪郭線のうち第１温度検出ダイオードＤｔｅｍｐ１側の１辺を除く３辺と、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２の長手方向の両端間を結ぶように描かれた２本の点線とで構成された、略矩形状の領域で定義される。
活性領域２２は、温度検出領域２１の矩形の領域の外側に破線で描かれた矩形と、半導体素子１の外周の輪郭をなす正方形の内側に、この正方形より少し小さく描かれ四隅が丸められた略正方形状の輪郭線（エッジ領域２３）との間の領域を示す。活性領域２２は平面パターンでエッジ領域２３に周囲を囲まれ、温度検出領域２１が開口した形状である。活性領域２２のゲート電極８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒと、温度検出領域２１の第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２との間には、隙間が形成され分離されている。
また図３中では図示を省略するが、ｐｎカラム層が構成されているドリフト層３の上には、プレーナ型のＭＯＳゲート構造のユニット（単位）が複数連続して、多チャンネル構造をなしている。ＭＯＳゲート構造のユニットは、ストライプ状のゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…の伸びる方向にそれぞれ設けられると共に、ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…の並列方向に、それぞれ周期的に配列され、全体でマトリクス状のトポロジーが形成されている。尚、図３中には、１７個のｎ型カラム３１ａ〜３１ｈ及び１６個のｐ型カラム３２ａ〜３２ｇが例示されているが、それぞれの個数は、半導体素子１の定格電流等の仕様に応じて、適宜変更可能である。
ドレイン領域２は、図１に示すように、第１導電型で高不純物濃度（ｎ＋）のシリコン（Ｓｉ）基板を母材としており、抵抗の低い半導体層を構成している。母材としてのＳｉ基板は、温度検出領域２１及び活性領域２２の両方に亘り半導体チップとして同一構造で設けられている。
ドリフト層３を構成しているｎ型カラム３１ａ〜３１ｈは、第１導電型で比較的低不純物濃度（ｎ）すなわち比較的比抵抗の高い半導体領域である。またｐ型カラム３２ａ〜３２ｇの不純物濃度（ｐ）は、ｐｎカラム層の空乏化を考慮して決定され、比較的比抵抗の高い半導体領域として選定される。図１に示した半導体素子１の耐圧クラスは、例えば３００Ｖ〜９００Ｖとすることができる。ドリフト層３の表面側から裏面側までの厚みは、１０μｍ〜４０μｍ程度で構成できるが、２０μｍ程度がより好適である。
ｎ型カラム３１ａ〜３１ｈとｐ型カラム３２ａ〜３２ｇはいずれも、図３に図示された平面パターンの左右方向に長手方向が伸び、上下方向の両端の間において連続的な周期パターンとして設けられる。そのためｐｎカラム層の上面は、平面パターンとしては同一線幅のストライプ状となる。尚、ｎ型カラム３１ａ〜３１ｈ及びｐ型カラム３２ａ〜３２ｇの「線幅」としては、ｎ型カラム３１ａ〜３１ｈ及びｐ型カラム３２ａ〜３２ｇの長手方向に直交する方向に測った長さを用いる。ｎ型カラム３１ａ〜３１ｈ及びｐ型カラム３２ａ〜３２ｇの線幅は、１μｍ〜１０μｍ程度で構成できるが、５μｍ程度がより好適である。尚、この実施の形態では、ｎ型カラムの線幅、およびｐ型カラムの線幅は同一としているが、各カラムの不純物濃度によっては、カラムの線幅は同一にしなくてもよい。
またｐｎカラム層は、図１に示したように、ドリフト層３の内部のいずれの深さ位置も、同一深さで切った断面の平面パターンでストライプ状に表現できる。同一深さの断面に表れる平面パターン上も、ｎ型カラム３１ａ〜３１ｈ及びｐ型カラム３２ａ〜３２ｇのそれぞれの線幅は同じである。すなわちｐｎカラム層は三次元的には、並列した板状のパターンの多層構造として設けられている。ｎ型カラム３１ａ〜３１ｈ及びｐ型カラム３２ａ〜３２ｇは、温度検出領域２１及び活性領域２２の両方の領域に亘って、同一構造で、一様かつ周期的に設けられている。
ウェル領域４ａ〜４ｇは第２導電型で、ＭＯＳＦＥＴのゲートしきい値等を考慮した不純物濃度に選定された半導体領域である。ウェル領域４ａ〜４ｇは、ドリフト層３の内部全体に亘るストライプ状のパターンを構成しており、図１に表れた形状が、図１中の紙面に直交する方向となる奥行方向に沿って直線状に延在している。複数のウェル領域４ａ〜４ｇが延在方向に直交する方向（図１中の左右方向）の長さであるストライプの幅はいずれも等しく、且つ、それぞれ等間隔で繰り返し形成されている。ウェル領域４ａ〜４ｇの断面は、側辺が湾曲しているものの、模式的には下辺が上辺より僅かに短い逆台形状に近い形状である。ウェル領域４ａ〜４ｇは、ｐｎカラム層と同様に、温度検出領域２１及び活性領域２２の両方に亘って、同一構造の一様なパターンとなっているので、半導体素子１の耐圧を高めている。ウェル領域４ａ〜４ｇの個数は、ｐ型カラム３２ａ〜３２ｇの個数に応じて適宜設定可能である。
コンタクト領域５ａ〜５ｇは第２導電型で、ｐ型カラム３２ａ〜３２ｇよりも高不純物濃度（ｐ＋）すなわち比較的比抵抗の低い半導体領域と接している。コンタクト領域５ａ〜５ｇは、ウェル領域４ａ〜４ｇと同様に、ドリフト層３の内部全体に亘って、図１中の奥行方向に沿って直線状に延在し、いずれも等しい幅で、且つ、それぞれ等間隔で繰り返し形成されることにより、平面パターンでストライプ状に設けられる。またコンタクト領域５ａ〜５ｇは、温度検出領域２１及び活性領域２２の両方に亘って、同一構造の一様なパターンとなっているので、ウェル領域４ａ〜４ｇと同様に半導体素子１の耐圧を高めるのに寄与することができる。コンタクト領域５ａ〜５ｇの個数は、ウェル領域４ａ〜４ｇの個数に応じて適宜設定可能である。
ソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎは第１導電型で、高不純物濃度（ｎ＋）すなわち比較的比抵抗の低い半導体領域である。ソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎは、活性領域２２にのみ対応して形成され、温度検出領域２１及び温度検出領域２１と活性領域２２との隙間には形成されない。
第１温度検出ダイオードＤｔｅｍｐ１は、図３に示すように、主面が長方形状に表れる帯状体であり、長手方向に沿って全体がｐ型の第１アノード領域１８ｄａとｎ型の第１カソード領域１８ｄｃとで略等分割されたｐｎ接合ダイオードである。第１温度検出ダイオードＤｔｅｍｐ１としては、温度検出用のｐｎ接合を有するダイオードであれば特に限定されないが、例えばツェナーダイオードが好適である。
第１温度検出ダイオードＤｔｅｍｐ１を構成している第１アノード領域１８ｄａ及び第１カソード領域１８ｄｃのｐｎ接合の接合面は、図４の上面図に示すように、ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…の延びる方向に交わるように設けられている。尚、図４は、半導体素子１を、第１温度検出ダイオードＤｔｅｍｐ１の上面の高さで、半導体素子１の主面に平行に切った面を示す。図４中に例示した第１温度検出ダイオードＤｔｅｍｐ１の延在方向に沿って測った長さは、４μｍ〜４０μｍ程度であるが、この長さは所望の温度検出能力に応じて適宜変更できる。また第１温度検出ダイオードＤｔｅｍｐ１の厚みは０．１μｍ〜１．０μｍ程度であるが、０．５μｍ程度がより好適である。
また第１温度検出ダイオードＤｔｅｍｐ１の第１アノード領域１８ｄａの不純物濃度は、例えば１×１０１８〜１×１０１９ｃｍ−３程度であり、図１〜図４中に例示したものの場合、３×１０１８ｃｍ−３程度で構成され、コンタクト領域５ａ〜５ｇと略同じ濃度（ｐ＋）か若干低濃度である。また第１温度検出ダイオードＤｔｅｍｐ１の第１カソード領域１８ｄｃの不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３程度であり、図１〜図４中に例示したものの場合、５×１０１８ｃｍ−３程度で構成され、ソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎ及びゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…と略同じ濃度（ｎ＋）か若干低濃度である。
第２温度検出ダイオードＤｔｅｍｐ２は、第１温度検出ダイオードＤｔｅｍｐ１と等価な構成である。第２温度検出ダイオードＤｔｅｍｐ２の第２アノード領域１８ｅａが、第１温度検出ダイオードＤｔｅｍｐ１の第１アノード領域１８ｄａに対応すると共に、第２カソード領域１８ｅｃが、第１温度検出ダイオードＤｔｅｍｐ１の第１カソード領域１８ｄｃに対応する。第２温度検出ダイオードＤｔｅｍｐ２は、図１〜図４に示すように、ゲート電極１個分の幅を空けて、第１温度検出ダイオードＤｔｅｍｐ１と平行に配置されている。
また第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２は、図３及び図４に示すように、半導体素子１の主面の中央に、図中の主面の中心を水平に通る中心線を挟んで鏡像関係となるように上下対称的に設けられている。また図１に示すように、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２はいずれも、厚み方向でｎ型カラム３１ａ〜３１ｈと重畳するように配置されている。
ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…はすべて第１導電型の不純物が添加された多結晶シリコン（ポリシリコン）が用いられている。ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…の不純物濃度は、１×１０１８〜１×１０２０ｃｍ−３程度の範囲内、例えば５×１０１８ｃｍ−３程度と、ｎ型カラム３１ａ〜３１ｈよりも高濃度（ｎ＋）で、比較的比抵抗が低く形成されている。
ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…は、図１に示すように、ドリフト層３の上方で、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２が設けられている温度検出領域２１を除き、図１中の奥行方向に沿って直線状に延在している。ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…は、延在方向に直交する方向（図１中の左右方向）にいずれも等しい線幅で、且つ、それぞれ同一ピッチで繰り返し形成されている。
図４に示すように、ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…は、図３中に示したｎ型カラム３１ａ〜３１ｈと略同様の平面パターンで設けられる。ここで図４中の左側に示すように、半導体素子１の主面を、温度検出領域２１が含まれる中央の領域Ｍ、この中央の領域Ｍより上側の領域Ｌ及び中央の領域Ｍより下側の領域Ｎの３個に、便宜上区分する。
上側の領域Ｌ及び下側の領域Ｎに含まれるゲート電極８ａ〜８ｃ，８ｆ〜８ｈは、半導体素子１のエッジ領域２３の左右の両端間を延びている。また中央の領域Ｍに含まれる４本のゲート電極８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒは、それぞれが近接する、エッジ領域２３の左右いずれかの端部と、第１温度検出ダイオードＤｔｅｍｐ１又は第２温度検出ダイオードＤｔｅｍｐ２の近傍との間で延びている。
第１温度検出ダイオードＤｔｅｍｐ１を構成している第１アノード領域１８ｄａ及び第１カソード領域１８ｄｃの、図４中の左右両側の２本のゲート電極８ｄｌ，８ｄｒは、図２に示すように、第１温度検出ダイオードＤｔｅｍｐ１が設けられているカラムと同じｎ型カラム３１ｄの上に、第１温度検出ダイオードＤｔｅｍｐ１とそれぞれ隙間を空けて設けられている。そのため２本のゲート電極８ｄｌ，８ｄｒと第１温度検出ダイオードＤｔｅｍｐ１とは、平面パターンで、同一の直線をなすように揃えて配置されている。
また第２温度検出ダイオードＤｔｅｍｐ２を構成している第２アノード領域１８ｅａ及び第２カソード領域１８ｅｃの両側の２本のゲート電極８ｅｌ，８ｅｒも、第１温度検出ダイオードＤｔｅｍｐ１と同様に、第２温度検出ダイオードＤｔｅｍｐ２が設けられているカラムと同じｎ型カラム３１ｅの上に設けられ、第２温度検出ダイオードＤｔｅｍｐ２とそれぞれ隙間を空けて、平面パターンで、第２温度検出ダイオードＤｔｅｍｐ２と同一の直線をなすように揃えて配置されている。
また第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２の周囲には、第１温度検出ダイオードＤｔｅｍｐ１の第２温度検出ダイオードＤｔｅｍｐ２と反対側のゲート電極８ｃと、第１温度検出ダイオードＤｔｅｍｐ１の長手方向の両側の２本のゲート電極８ｄｌ，８ｄｒと、第２温度検出ダイオードＤｔｅｍｐ２の長手方向の両側の２本のゲート電極８ｅｌ，８ｅｒと、第２温度検出ダイオードＤｔｅｍｐ２の第１温度検出ダイオードＤｔｅｍｐ１と反対側のゲート電極８ｆと、からなる６本のストライプ状のゲート電極が、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２に最も近接するように配置されている。すなわち温度検出領域２１の四方は、これらの６本のゲート電極８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆに取り囲まれている。
６本のゲート電極８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆのうち、第１温度検出ダイオードＤｔｅｍｐ１の第２温度検出ダイオードＤｔｅｍｐ２と反対側のゲート電極８ｃと、第２温度検出ダイオードＤｔｅｍｐ２の第１温度検出ダイオードＤｔｅｍｐ１と反対側のゲート電極８ｆには、図２２の上面図に示すように、いずれも長手方向で第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２に対応する中央部分の両側にソース領域が形成されていない。第１アノード領域１８ｄａ及び第１カソード領域１８ｄｃに最も近接するソース領域は、図２２中の下から２段目のゲート電極８ｂの左右方向の中央の上側に設けられたソース領域６ｃである。
尚、図２２中の下から３段目のゲート電極８ｃの左右方向の中央の領域は、トランジスタ動作に関与しない場合についての例示であるが、ソース領域の構造は、図２２に例示したものに限定されない。例えば図２２中の下から３段目のゲート電極８ｃの、第１アノード領域１８ｄａ及び第１カソード領域１８ｄｃに対応する中央の領域において、下から２段目のゲート電極８ｂ側（下側）の部分にソース領域を設けて、トランジスタ動作に寄与できるようにしてもよい。
また第１温度検出ダイオードＤｔｅｍｐ１と、第１温度検出ダイオードＤｔｅｍｐ１の長手方向の両側の２本のゲート電極８ｄｌ，８ｄｒとの隙間の長さは、第１温度検出ダイオードＤｔｅｍｐ１と、第１温度検出ダイオードＤｔｅｍｐ１からの電界強度のエッジ効果等の影響を考慮して、５μｍ程度が好適である。また第２温度検出ダイオードＤｔｅｍｐ１と、第２温度検出ダイオードＤｔｅｍｐ２の長手方向の両側の２本のゲート電極８ｅｌ，８ｅｒとの隙間の長さも、第１温度検出ダイオードＤｔｅｍｐ１の両側の隙間の場合と同様に、設定可能である。
層間絶縁膜９ａ，９ｂ，９ｇ，９ｈ…は、図４に示すように、上側の領域Ｌ及び下側の領域Ｎに含まれるゲート電極８ａ，８ｂ，８ｃ，８ｆ，８ｇ，８ｈ…の上にそれぞれ積層されている。層間絶縁膜９ａ，９ｂ，９ｇ，９ｈ…は、平面パターンで、ゲート電極８ａ，８ｂ，８ｃ，８ｆ，８ｇ，８ｈ…の形状に応じてストライプ状に設けられている。
一方、中央層間絶縁膜１９は、図２３の上面図に示すように、中央の領域Ｍに含まれる４本のゲート電極８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒの上と、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２の上とに跨って、一体的に積層されている。中央層間絶縁膜１９は、平面パターンで縦長の矩形状に表れる、温度検出領域２１に対応する平板状の領域と、この平板状の領域の矩形の２本の長辺上から、短辺に沿って延びるようにそれぞれ３本ずつ突出して設けられた、平面パターンで横長の矩形状に表れる６本の棒状の領域と、を備える。中央層間絶縁膜１９により、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２の周囲の６本のゲート電極８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆとの隙間が埋められている。
アノード表面配線１２ａは、図１に示すように、第１温度検出ダイオードＤｔｅｍｐ１の第１アノード領域１８ｄａの上の中央層間絶縁膜１９に形成されたコンタクトホール１９ａ１と、第２温度検出ダイオードＤｔｅｍｐ２の第２アノード領域１８ｅａの上の中央層間絶縁膜１９に形成されたコンタクトホール１９ａ２とをそれぞれ貫通して、第１アノード領域１８ｄａ及び第２アノード領域１８ｅａに接触して形成されている。アノード表面配線１２ａは、第１アノード領域１８ｄａ及び第２アノード領域１８ｅａ間を連結すると共に正極側の電位を取り出す。
またカソード表面配線１２ｂは、アノード表面配線１２ａの場合と同様に、第１温度検出ダイオードＤｔｅｍｐ１の第１カソード領域１８ｄｃと、第２温度検出ダイオードＤｔｅｍｐ２の第２カソード領域１８ｅｃとの間を連結すると共に、負極側の電位を取り出す。アノード表面配線１２ａ及びカソード表面配線１２ｂにより、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２は並列に接続されているまたソース電極１０及びドレイン電極１１は、いずれも導電性を有する素材であればよく、例えばアルミニウム（Ａｌ）等を含む金属膜で構成できる。
第１の実施の形態に係る半導体素子１の場合、半導体素子１が順バイアスされると共にゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…にゲート電圧が印加されると、ウェル領域４ａ〜４ｇのドリフト層３とソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎとの間にチャネルが形成される。そしてソース電極１０−ドレイン電極１１間に電流が流れ、半導体素子１がターンオンする。半導体素子１が動作し、ドリフト層３に電流が流れることで、半導体素子１の温度は上昇する。第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２は、ドリフト層３の温度に応じてそれぞれの順方向電圧が変動し、変動した電圧の値はアノード表面配線１２ａ及びカソード表面配線１２ｂにより外部に取り出される。そして取り出された値から電位差が算出され、算出された電位差に基づいて半導体素子１の温度が検出される。
このとき、第１温度検出ダイオードＤｔｅｍｐ１を構成する第１アノード領域１８ｄａ及び第１カソード領域１８ｄｃ、並びに第２温度検出ダイオードＤｔｅｍｐ２を構成する第２アノード領域１８ｅａ及び第２カソード領域１８ｅｃは、いずれもｎ型カラム３１ａ〜３１ｈの上に、ｎ型カラム３１ａ〜３１ｈ及びゲート電極８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒと同一デザインルールの同一線幅、同一ピッチで設けられると共に、ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…と同じ厚みで形成されている。そのため、温度検出領域２１からｐｎカラム層に及ぼす電界強度のエッジ効果等の影響が確実に抑制され、半導体素子１のチャージバランスが大きく崩れることがない。
（比較例）
一方、図５の上面図に示した比較例に係る半導体素子１０１の場合、半導体素子１の中央に設けられた温度検出ダイオードＤｔｅｍｐｖのアノード領域１１８ａ及びカソード領域１１８ｃの長さ及び幅は、活性領域１２２のｎ型カラム１３１ａ〜１３１ｈ及びｐ型カラム１３２ａ〜１３２ｇのそれぞれのカラムの幅より長く構成されている。
また比較例に係る半導体素子１０１の温度検出ダイオードＤｔｅｍｐｖの厚みは、図６の断面図に示すように、ゲート電極１０８ａ，１０８ｂ，１０８ｆ，１０８ｇの３倍程度と非常に厚く構成されている。すなわち比較例に係る半導体素子１０１の温度検出ダイオードＤｔｅｍｐｖは、第１の実施の形態に係る半導体素子１の第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２と比較し、主面の面積の点でも、全体の体積の点でも極めて大きく形成されている。
そのため温度検出ダイオードＤｔｅｍｐｖからの電界強度のエッジ効果等が、下側のｐｎカラム層に及ぼす影響が大きくなる。従って、図３で示したような温度検出領域２１及び活性領域２２に亘り、同一構造のｐｎカラム層が一様に設けられたドリフト層３の上に、比較例のようにデザインルールの異なる寸法の温度検出ダイオードをそのまま載せると、半導体素子１０１全体のチャージバランスを良好に保つことができない。
このチャージバランスの崩れの抑制を図るため、比較例に係る半導体素子１０１では、図５に示すように、温度検出領域１２１のｎ型カラム１３４ａ〜１３４ｅ及びｐ型カラム１３５ａ〜１３５ｄのそれぞれのカラムの幅が、活性領域１２２のｎ型カラム１３１ａ〜１３１ｈ及びｐ型カラム１３２ａ〜１３２ｇの幅の９分の５程度に短く設計されている。しかし、ドリフト層１０３の内部で、活性領域１２２と温度検出領域１２１の境界におけるｐｎカラム層の繋ぎ部分（接合部分）の構造が大きく変化するため、耐圧が低下してしまう。
また温度検出領域１２１のｐｎカラム層の延びる方向（図５中の左右方向）の長さは、温度検出ダイオードＤｔｅｍｐｖのアノード領域１１８ａ及びカソード領域１１８ｃの左右方向の長さの３倍程度と非常に長い。これは、温度検出ダイオードＤｔｅｍｐｖの直下の領域のｐｎカラム層を設計変更するだけでは、チャージバランスの崩れを十分に抑制できないため、更に設計変更領域を拡大したためである。そのため温度検出領域１２１の平面パターンでの面積が大きくなり、結果、活性領域１２２のｐｎカラム層とは異なる構造部分が、半導体素子１０１の全体の中で大きくなる。すなわち半導体素子１０１の中で通電に関与しない無効面積が占める割合が大きくなるので、半導体素子１０１のコストアップにつながる。
加えて、温度検出領域１２１を拡大しても尚、チャージバランスの崩れの抑制が十分でない場合があり、図６に示したように、ドリフト層１０３の上面の温度検出領域１２１の位置に設けられる中央絶縁膜１１７は、ウェル領域１０４ａ〜１０４ｇの間に設けられているゲート絶縁膜１０７ａ，１０７ｂ，１０７ｆ，１０７ｇの４倍程度と非常に厚く構成される。このように厚い中央絶縁膜１１７を設ければ、チャージバランスの崩れを一定程度抑制できるものの、反面、ドリフト層１０３と温度検出ダイオードＤｔｅｍｐｖの間の距離が伸びるため、温度検出の精度が低下してしまう。
第１の実施の形態に係る半導体素子１によれば、ドリフト層３の内部に、平面パターンで一定の幅が規則的に繰り返し表れるように、活性領域２２及び温度検出領域２１に跨って、繰り返しピッチや不純物濃度が一様に設けられたｐｎカラム層と、ｎ型カラム３１ａ〜３１ｈの上に、ｎ型カラム３１ａ〜３１ｈと幅を揃えて、且つ、互いに同じ厚みで設けられたゲート電極８ａ〜８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ〜８ｈ及び第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２とを備えることにより、ｐｎカラム層のチャージバランスの崩れを大きく抑制できる。よって、半導体素子１の主面の中央に第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を設けても、主素子としての半導体素子１の動作に影響を与えることなく、正確な温度の検出と耐圧低下の抑制とを、有効に両立させることができる。
また第１の実施の形態に係る半導体素子１によれば、温度検出領域２１のｐｎカラム層の延びる方向の長さを、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２のｐｎ接合の方向に沿った長さ程度に抑えられる。よって温度検出領域２１を、図５で示した温度検出領域１２１のように不必要に大きく形成する必要がなく、半導体素子１の中で無効面積が占める割合を抑制できる。
また第１の実施の形態に係る半導体素子１によれば、第１温度検出ダイオードＤｔｅｍｐ１の下側の第１中央絶縁膜１７ｄ及び第２温度検出ダイオードＤｔｅｍｐ２の下側の第２中央絶縁膜１７ｅの厚みが、ゲート絶縁膜７ａ，７ｂ，７ｃ，７ｄｌ，７ｄｒ，７ｅｌ，７ｅｒ，７ｆ，７ｇ，７ｈと同程度に薄く構成できるので、ドリフト層３と第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２の間の距離が不必要に伸びない。よって半導体素子１の主面の中央に第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を設けても、高い精度で温度を検出できる。
また第１の実施の形態に係る半導体素子１によれば、第１温度検出ダイオードＤｔｅｍｐ１の第２温度検出ダイオードＤｔｅｍｐ２と反対側のゲート電極８ｃと、第２温度検出ダイオードＤｔｅｍｐ２の第１温度検出ダイオードＤｔｅｍｐ１と反対側のゲート電極８ｆとのそれぞれに、トランジスタ動作に関与しない領域を部分的に設けて、温度検出領域２１と活性領域２２の隙間の幅を調整する。よって第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２の並列方向における、チャージバランスの崩れをより効果的に抑制できる。
なお、第１の実施の形態に係る半導体素子１は、ｎ型カラム３１ａ〜３１ｈ及びｐ型カラム３２ａ〜３２ｇの平面パターンと、ウェル領域４ａ〜４ｇの平面パターン、及びゲート電極８ａ〜８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ〜８ｈの平面パターンがストライプ状で、それぞれのストライプの長手方向が平行であるが、ｎ型カラム３１ａ〜３１ｈ及びｐ型カラム３２ａ〜３２ｇの平面パターンと、ウェル領域４ａ〜４ｇ及びゲート電極８ａ〜８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ〜８ｈの平面パターンのストライプは直交してもよい。
（第１の実施の形態に係る半導体素子の第１変形例）
図１〜図４に示した半導体素子１では、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を並列接続した場合を説明した。しかし本発明に係る半導体素子では、図１〜図４に示したのと同様に第１アノード領域１８ｄａと第２アノード領域１８ｅａを正対させると共に、第１カソード領域１８ｄｃと第２カソード領域１８ｅｃとを正対させるように並べて配置した状態で、図７の上面図に示すように、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を直列に接続してもよい。
図７中には、第２温度検出ダイオードＤｔｅｍｐ２の第２アノード領域１８ｅａに、コンタクトホール１９ａ２を介して設けられたアノード表面配線１２ａ１が例示されている。また第１温度検出ダイオードＤｔｅｍｐ１の第１アノード領域１８ｄａと第２温度検出ダイオードＤｔｅｍｐ２の第２カソード領域１８ｅｃの間には、第１アノード領域１８ｄａの上に形成されたコンタクトホール１９ａ１及び第２カソード領域１８ｅｃの上に形成されたコンタクトホール１９ｂ２を介して設けられ、第１アノード領域１８ｄａ及び第２カソード領域１８ｅｃを接続する斜め中間配線４２が例示されている。また第１温度検出ダイオードＤｔｅｍｐ１の第１カソード領域１８ｄｃに、コンタクトホール１９ｂ１を介して設けられたカソード表面配線１２ｂ１が例示されている。
（第１の実施の形態に係る半導体素子の第２変形例）
図７中では、並列配置された第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を直列接続した場合を説明したが、本発明に係る半導体素子では、複数の温度検出ダイオードを、同一直線上に連ねた直列配置の状態で、直列に接続してもよい。図８の断面図中に示した半導体素子１ｘの場合、３個の温度検出ダイオード１８ｅ１，１８ｅ２，１８ｅ３が、１個のｎ型カラム３１ｅの上で同一直線上に直列接続されている。
尚、半導体素子１ｘにおいても、ドリフト層３の内部に、ｐｎカラム層が、平面パターンで一定の幅が規則的に繰り返し表れるように、活性領域及び温度検出領域に跨って一様に設けられている。また図８中には、２個のゲート電極３８ｅｌ，３８ｅｒが、３個の温度検出ダイオード１８ｅ１，１８ｅ２，１８ｅ３が設けられているカラムと同じ
ｎ型カラム３１ｅの上に、いずれも下側のｎ型カラム３１ｅと幅を揃えて、同一厚みで設けられている。２個のゲート電極３８ｅｌ，３８ｅｒは、３個の温度検出ダイオード１８ｅ１，１８ｅ２，１８ｅ３を連結方向の前後から挟むように配置されている。
３個の温度検出ダイオード１８ｅ１，１８ｅ２，１８ｅ３のうち図８中の左側の温度検出ダイオード１８ｅ１のｐ型のアノード領域には、中央層間絶縁膜１９ｘを介してアノード表面配線４２ａが接続されている。また左側の温度検出ダイオード１８ｅ１のｎ型のカソード領域と、３個の温度検出ダイオード１８ｅ１，１８ｅ２，１８ｅ３のうち図８中の中央の温度検出ダイオード１８ｅ２のアノード領域とが、第１中間配線４３ａで接続されている。また中央の温度検出ダイオード１８ｅ２のカソード領域と、３個の温度検出ダイオードのうち図８中の右側の温度検出ダイオード１８ｅ３のアノード領域とが、第２中間配線４３ｂで接続されている。また右側の温度検出ダイオード１８ｅ３のカソード領域には、中央層間絶縁膜１９ｘを介してカソード表面配線４２ｂが接続されている。
第１変形例及び第２変形例に係る半導体素子においても、図１〜図４に示した半導体素子１の場合と同様に、温度検出ダイオードを設けてもｐｎカラム層のチャージバランスの崩れを大きく抑制し、主素子としての半導体素子の動作に影響を与えることなく、正確な温度の検出と耐圧低下の抑制とを、有効に両立させることができる。また１個の温度検出ダイオードが検出する電位差が比較的小さくても、直列接続することで出力電圧を高め、所望の温度検出用の電位差を得ることができる。第１変形例及び第２変形例に係る半導体素子のその他の作用・効果については、図１〜図４に示した半導体素子１の場合と同様である。
（第１の実施の形態に係る半導体素子の第３変形例）
図１〜図４で説明した半導体素子１は、平面パターンでストライプ状のｐｎカラム層の上に温度検出ダイオードを設けたが、ｐｎカラム層がストライプ状でなく他の形状であっても本発明に係る半導体素子を構成できる。例えば図９の上面図に示すように、本発明の実施の形態に係る半導体素子の第３変形例のｐｎカラム層は、活性領域２２の内側にｎを付して示した第１導電型領域の内部に形成された複数のｐ型カラム…，４２ａ〜４２ｇ，…が、平面パターンで点（ドット）状に表れるように構成されている。尚、図９は半導体素子１ｘを、ｐ型カラム…，４２ａ〜４２ｇ，…が含まれる深さ位置で、主面に平行に切った面を示す。
ｐ型カラム…，４２ａ〜４２ｇ，…は、図１０の断面図に示すように、略直方体状であり、いずれも同じ寸法で上下方向に縦長に設けられている。ｐ型カラム…，４２ａ〜４２ｇ，…の上面は、略正方形状に表れ、図９中の上下方向及び左右方向に複数個、互いに隙間を空けて等間隔で配置されている。また図１０に示したように、ｐ型カラム…，４２ａ〜４２ｇ，…の最大幅と、ゲート電極８ａ〜８ｃ，８ｆ〜８ｈの幅は略等しい。
図１０中にはｐ型カラム…，４２ａ〜４２ｇ，…の直方体の上底面側の４隅及び下底面側の４隅は、いずれも丸められた状態で例示されているが、図１に示したように直角に形成されてもよいし、或いは図１０に示した場合よりも更に丸められて形成されてもよい。また直方体の側面に含まれる上底面と下底面を結ぶ一辺が図１０に示したように直線状でなくてもよく、途中で凹部や凸部が形成されていてもよい。
そして第１導電型領域のうちｐ型カラム…，４２ａ〜４２ｇ，…を除く領域であってｐ型カラム…，４２ａ〜４２ｇ，…に挟まれた領域がｎ型カラム…，４１ｅ，…をなし、ドリフト層３ｘを構成している。すなわち第３変形例に係る半導体素子１ｘは、ｎ型カラム…，４１ｅ，…の平面パターンが格子状であり、ｐ型カラム…，４２ａ〜４２ｇ，…の平面パターン（平面形状）が格子窓をなす点が、第１の実施の形態に係る半導体素子１と異なる。
第３変形例に係る第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２も、第１の実施の形態に係る半導体素子１と同様に、ｎ型カラム…，４１ｅ，…の上に、第１中央絶縁膜１７ｄ及び第２中央絶縁膜１７ｅを介して設けられている。また第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２は、ゲート電極８ａ〜８ｃ，８ｆ〜８ｈと同じ高さで、同一線幅、且つ、同一厚みで設けられている。図１１の断面図中には、ドリフト層３ｘに含まれる１個のｎ型カラム４１ｅの上に形成された第２温度検出ダイオードＤｔｅｍｐ２が、隣り合うゲート電極８ｅｌ，８ｅｒとそれぞれ隙間を空けて設けられた状態が例示されている。
またゲート電極８ａ〜８ｃ，８ｅｌ，８ｅｒ，８ｆ〜８ｈ、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２の他の構造は、いずれも第１の実施の形態に係る半導体素子１におけるそれぞれ同名の部材と等価な構造であり、いずれも平面パターンでストライプ状に形成されている。また半導体素子１ｘのウェル領域４ａ〜４ｇやコンタクト領域５ａ〜５ｇ等のその他の構造も、図１〜図４で説明した半導体素子１の構造と実質的に同様であるため、これらについての重複説明を省略する。
第３変形例に係る半導体素子１ｘのように、平面パターンが格子状であるｐｎカラム層の上に、主面の中央に第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を設けた場合でも、主素子としての半導体素子１ｘの動作に影響を与えることなく、正確な温度の検出と耐圧低下の抑制とを有効に両立させることができる。第３変形例に係る半導体素子１ｘの他の作用・効果についても、図１〜図４で説明した半導体素子１の場合と同様である。
（第１の実施の形態に係る半導体素子の第４変形例）
また第４変形例に係る半導体素子１ｙは、第３変形例の場合と同様に、ｎ型カラム…，５１ｅ，…の平面パターンが格子状であり、ｐ型カラム…，５２ｄ，…の平面パターン（平面形状）が格子窓をなす点は同じであるが、１２の上面図に示すように、複数のｐ型カラム…，５２ｄ，…の上面が、いずれも同じ寸法の正円状に表れるように構成されている点が異なる。
図１３の断面図に示すように、ｐ型カラム５２は、ドリフト層３ｙの上面と下面の間で、上下方向に間隔を空けて設けられた４個のｐ型領域５２ｄ１，５２ｄ２，５２ｄ３，５２ｄ４で構成されている。ｐ型カラム５２を構成する４個のｐ型領域５２ｄ１，５２ｄ２，５２ｄ３，５２ｄ４は球状で、いずれも略同寸法であって、それぞれの球の中心は、ドリフト層３ｙの内部で略同一直線上に揃うように配置されている。
すなわち第４変形例に係るｐｎカラム層は、１個のｐ型カラムが主面に垂直な方向に複数のｐ型領域に分かれており、この互いに分離して配置された複数個のｐ型領域が連なって形成されている。尚、１２は、半導体素子１ｙをｐ型カラム…，５２ｄ，…が含まれる深さ位置で、ｐ型領域５２ｄ１，５２ｄ２，５２ｄ３，５２ｄ４の球の中心が含まれるように主面に平行に切った面を示す。尚、ｐ型カラム…，５２ｄ，…は球状に限らず、卵形状やラグビーボールのように扁平した形状であってもよい。
第４変形例に係る第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２も、第１の実施の形態に係る半導体素子１と同様に、ｎ型カラム…，５１ｅ，…の上に、第１中央絶縁膜１７ｄ及び第２中央絶縁膜１７ｅを介して設けられている。また第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２は、ゲート電極８ａ〜８ｃ，８ｆ〜８ｈと同じ高さで、同一線幅、且つ、同一厚みで設けられている。図１４の断面図中には、ドリフト層３ｙに含まれる１個のｎ型カラム５１ｅの上に形成された第２温度検出ダイオードＤｔｅｍｐ２が、隣り合うゲート電極８ｅｌ，８ｅｒとそれぞれ隙間を空けて設けられた状態が例示されている。
またゲート電極８ａ〜８ｃ，８ｅｌ，８ｅｒ，８ｆ〜８ｈ、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２の他の構造は、いずれも第１の実施の形態に係る半導体素子１におけるそれぞれ同名の部材と等価な構造であり、いずれも平面パターンでストライプ状に形成されている。また半導体素子１ｙのウェル領域４ａ〜４ｇやコンタクト領域５ａ〜５ｇ等のその他の構造も、第１の実施の形態に係る半導体素子１の構造と実質的に同様であるため、これらについての重複説明を省略する。
第４変形例に係る半導体素子１ｙのように、互いに分離して配置された複数個のｐ型領域が連なって１個のｐ型カラムが形成されるｐｎカラム層であっても、ｐｎカラム層の上に、主面の中央に第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を設けた場合に、主素子としての半導体素子１ｙの動作に影響を与えることなく、正確な温度の検出と耐圧低下の抑制とを有効に両立させることができる。第４変形例に係る半導体素子１ｙの他の作用・効果についても、図１〜図４で説明した半導体素子１の場合と同様である。
（第１の実施の形態に係る半導体素子の製造方法）
次に、第１の実施の形態に係る半導体素子の製造方法を説明する。
（ａ）まず図１５の断面図に示すように、例えばｎ＋型のＳｉで、サブストレートとして所定の厚さに形成した半導体基板２ｓｕｂを用意し、ドレイン領域２の一方の主面上に、ｎ型の不純物元素を含む第１のエピタキシャル成長層を例えば厚さ２μｍ程度に形成する。次に、形成した第１のエピタキシャル成長層の内部にｐ型の不純物元素をイオン注入した後に、ｎ型の不純物元素を含む第２のエピタキシャル成長層を厚さ２μｍ程度に形成する。続けて、形成した第２のエピタキシャル成長層の内部にｐ型の不純物元素をイオン注入し…のように、イオン注入とエピタキシャル成長を複数回繰り返す多段エピタキシャル法を用いて、半導体基板２ｓｕｂの厚み方向に延びるｎ型カラム３１ａ〜３１ｈ及びｐ型カラム３２ａ〜３２ｇを形成する。このとき最上層のエピタキシャル成長層にはイオン注入をしないことにより、ドリフト層３の上面とｐｎカラム層の上面との間の領域にｎ型層が形成される。上記の多段エピタキシャル法において、ｎ型カラム３１ａ〜３１ｈを形成する領域にｎ型の不純物元素をさらにイオン注入しても良い。
（ｂ）次に、図１６の断面図に示すように、ドリフト層３の上面に、ＡｌやＢ等のｐ型の不純物元素を、レジストをマスクとして、イオン注入法等により注入する。そして注入した不純物元素を熱拡散させ、ドリフト層３の上面とｐ型カラム３２ａ〜３２ｇとの間の領域に、低濃度（ｐ―型）のウェル領域４ａ〜４ｇを形成する。続けて、ウェル領域４ａ〜４ｇの内部に、ＡｌやＢ等のｐ型の不純物元素を、イオン注入法等により注入して、高濃度（ｐ＋型）のコンタクト領域５ａ〜５ｇを形成する。
（ｃ）次に、所定の洗浄工程を行った上で、ドリフト層３の上面を酸化させ、図１６に示すように、ゲート絶縁膜７ａ，７ｂ，７ｃ，７ｄｌ，７ｄｒ，７ｅｌ，７ｅｒ，７ｆ，７ｇ，７ｈ…、第１中央絶縁膜１７ｄ及び第２中央絶縁膜１７ｅとなる絶縁膜２７を、酸化膜で形成する。その後、絶縁膜２７の上に、例えばポリシリコン膜２８を、減圧ＣＶＤ法等により積層する。ポリシリコン膜２８としては、例えば１０１６ｃｍ−３程度の比較的低濃度でｎ型にドープした膜、或いはノンドープの膜等を使用できる。
（ｄ）次に、絶縁膜２７及びポリシリコン膜２８を、フォトリソグラフィ技術及びドライエッチング技術等によりパターニングし、図１７の断面図に示すように、ｐ型カラム３２ａ〜３２ｇの間に、第１温度検出ダイオードＤｔｅｍｐ１、第２温度検出ダイオードＤｔｅｍｐ２及び複数のゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…を、同時に、同じ高さで、同一線幅で周期的に設ける。
（ｅ）次に、図１８の上面図に示すように、ドリフト層３の上面の一部に、レジスト２９ａ，２９ｂ，２９ｘ，２９ｆ，２９ｇ，２９ｙ，２９ｚを選択的に積層してパターニングする。このときソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎを形成する予定位置には、図１９の断面図中に示すように、レジスト２９ａ，２９ｂ，２９ｘ，２９ｆ，２９ｇが、隣り合うゲート電極８ａ〜８ｃ，８ｆ〜８ｈとの間にそれぞれ隙間を開けて設けられる。また第１温度検出ダイオードＤｔｅｍｐ１の上面のうち図１８中の左側の半分の領域をなす第１アノード領域１８ｄａの上面には、レジスト２９ｙが積層される。第２温度検出ダイオードＤｔｅｍｐ２の上面のうち図１８中の左側の半分の領域をなす第２アノード領域１８ｅａの上面にも、レジスト２９ｚが積層される。
（ｆ）次に、パターニングされたレジスト２９ａ，２９ｂ，２９ｘ，２９ｆ，２９ｇ，２９ｙ，２９ｚとゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…のパターンを介して、ドリフト層３の全面にリン（Ｐ）イオン等のｎ型の不純物元素を、イオン注入法等により注入し、図２０の断面図に示すように、高濃度（ｎ＋）のソース領域６ａ〜６ｃ，６ｌ〜６ｎを形成する。イオン注入により、ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…を、高濃度のｎ型（ｎ＋）にドープする。
また第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２のそれぞれのレジストを積層しなかった半分の領域を、イオン注入によりｎ型（ｎ＋）にドープする。一方、第１温度検出ダイオードＤｔｅｍｐ１の第１アノード領域１８ｄａ及び第２温度検出ダイオードＤｔｅｍｐ２の第２アノード領域１８ｅａのそれぞれのレジストを積層した半分の領域の導電型は、比較的低濃度のｎ型（ｎ）に保持される。
（ｇ）次に、ドリフト層３の上側の、第１温度検出ダイオードＤｔｅｍｐ１の第１アノード領域１８ｄａ及び第２温度検出ダイオードＤｔｅｍｐ２の第２アノード領域１８ｅａ以外の領域に、レジストをフォトリソグラフィ技術及びドライエッチング技術等により、選択的にパターニングして積層する。そして積層したレジストをマスクとして、ＡｌやＢ等のｐ型の不純物元素をイオン注入し、図２１の断面図に示すように、第１アノード領域１８ｄａ及び第２アノード領域１８ｅａの導電型を、それぞれｎ型（ｎ）からｐ型（ｐ＋）に反転させる。そして図２２に示すように、第１アノード領域１８ｄａ及び第２アノード領域１８ｅａを、コンタクト領域５ａ〜５ｇと同程度の高濃度（ｐ＋）に形成する。この工程（ｇ）までの処理により、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を、ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…の周期的な構造に調和して設ける。
（ｈ）次に、ドリフト層３の上側の全面に酸化シリコン等の絶縁膜を、ＣＶＤ法等により堆積させると共に、堆積した絶縁膜をパターニングして、図２３及び図２４の断面図に示すように、層間絶縁膜９ａ，９ｂ，９ｇ，９ｈ…及び中央層間絶縁膜１９を形成する。そして層間絶縁膜９ａ，９ｂ，９ｇ，９ｈ…及び中央層間絶縁膜１９に対して所定の平坦化処理を施した上で、中央層間絶縁膜１９に、アノード領域側及びカソード領域側のコンタクトホールを、ドライエッチング等によりそれぞれ形成する。
（ｉ）次に、所定の洗浄工程を行い、ドリフト層３の上側の全面に、Ａｌ等の膜をスパッタリング等により成膜する。そして成膜した膜を、フォトリソグラフィ技術及びドライエッチング技術等によりパターニングして、図２５の上面図に示すように、ソース電極１０を形成する。また図２６の断面図に示すように、アノード表面配線１２ａを、第１アノード領域１８ｄａの上のコンタクトホール１９ａ１及び第２アノード領域１８ｅａの上のコンタクトホール１９ａ２を貫通するように形成する。またカソード表面配線１２ｂを、第１カソード領域１８ｄｃの上のコンタクトホール１９ｂ１及び第２カソード領域１８ｅｃの上のコンタクトホール１９ｂ２を貫通するように形成する。
（ｊ）次に、ドリフト層３の上側の全面に、図示を省略する絶縁膜を成膜した上で、図２７の上面図に示すように、半導体素子１の主面の中央の温度検出領域２１から離れた、主面の周縁側に、Ａｌ等の膜を用いて、アノード用パッド領域３５ａ及びカソード用パッド領域３５ｂを形成する。図２７中には、アノード用パッド領域３５ａ及びカソード用パッド領域３５ｂが、チップ状にダイシングされた後の平面パターンで、略正方形状の半導体素子１の上側の１辺の近傍に、この１辺に沿ってゲート電極用パッド領域３５ｃと共に並んで設けられた状態が例示されている。アノード用パッド領域３５ａはアノード表面配線１２ａに、またカソード用パッド領域３５ｂはカソード表面配線１２ｂにそれぞれ接続されている。
（ｋ）次に、プラズマＣＶＤ等により、半導体素子１の上面に図示を省略するパッシベーション膜を形成する。その後、半導体基板２ｓｕｂを化学的機械的研磨（ＣＭＰ）等の手法により所望の厚さにまで薄くして、ドレイン領域２とする。そしてドレイン領域２の表面上に、Ａｌ、Ａｌ-Ｓｉ、Ｔｉ、Ｎｉ、Ａｕ、Ａｇ等の金属膜のうち複数の金属膜を選択して、例えば蒸着法やスパッタ法によって積層し、ドレイン電極１１を形成する。その後、ドレイン領域２を含む積層体を複数のチップ状にダイシングして、ワイヤーボンディング等の所定の処理により、パッケージに搭載（マウント）する。上記（ａ）〜（ｋ）の工程により、第１の実施の形態に係る半導体素子の製造方法が構成され、温度検出ダイオードを設けても、正確な温度の検出と耐圧低下の抑制とを有効に両立できる、半導体素子１を製造することができる。
尚、図２８の上面図に示すように、アノード用パッド領域４５ａ、カソード用パッド領域４５ｂ及びゲート電極用パッド領域４５ｃを、半導体素子１の正方形の任意の１つのコーナー（隅部）にまとめて設けてもよい。アノード用パッド領域４５ａ及びカソード用パッド領域４５ｂをコーナーに配置することにより、温度検出領域２１とアノード用パッド領域４５ａ及びカソード用パッド領域４５ｂの間のそれぞれの距離を、図２７に示した配置パターンの場合より長く確保し、ワイヤーボンディング時に負荷される衝撃を低減することができる。
第１の実施の形態に係る半導体素子の製造方法によれば、ゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を、同一材料及び同一寸法を用いた同一の製造プロセスで、同時に形成することが可能になる。またゲート絶縁膜７ａ〜７ｃ，７ｆ〜７ｈ、第１中央絶縁膜１７ｄ及び第２中央絶縁膜１７ｅを、同一の製造プロセスで、同時に形成することが可能になる。すなわち、既存設備で用いられるゲート製造プロセスを有効に活用できる。よって製造プロセスの負担増加を抑制して、温度検出可能な半導体素子１を効率よく製造することができる。
また第１の実施の形態に係る半導体素子の製造方法によれば、図５及び図６で示した比較例に係る半導体素子１０１の場合と異なり、ドリフト層３の内部のｐｎカラム層を、温度検出領域２１と活性領域２２との間で設計変更する必要がない。よってｐｎカラム層の製造プロセスにおいても負担が増加せず、製造上のコストアップを抑えることができる。
（第１の実施の形態に係る半導体素子の他の製造方法）
第１の実施の形態に係る半導体素子の製造方法では、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２のそれぞれの全体の領域を、初めにｎ型に形成した後、全体のうち半分の領域をｐ型に反転させてｐｎ接合を形成した。しかし、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２のそれぞれの全体の領域を、初めにｐ型に形成した後、半分の領域をｎ型に反転させてｐｎ接合を形成する場合であっても、本発明に係る半導体素子の製造方法を構成できる。以下、具体的に説明するが、不純物元素の導電型や製造技術等について、第１の実施の形態に係る半導体素子の製造方法の場合と共通する箇所に関しては、繰り返しの説明を省略する。
（ｌ）まず図１５に示したのと同様のｐｎカラム層が形成されたドリフト層３が設けられた半導体基板２ｓｕｂを用意する。そしてドリフト層３の上面を酸化させ、図２９の断面図に示すように、ゲート絶縁膜７ａ，７ｂ，７ｃ，７ｄｌ，７ｄｒ，７ｅｌ，７ｅｒ，７ｆ，７ｇ，７ｈ…、第１中央絶縁膜１７ｄ及び第２中央絶縁膜１７ｅとなる絶縁膜２７を酸化膜で形成する。
（ｍ）次に、図３０の断面図に示すように、絶縁膜２７の上に、例えばノンドープのポリシリコン膜２８を、減圧ＣＶＤ法等により積層する。そして積層したポリシリコン膜２８の全面に、ＡｌやＢ等のｐ型の不純物元素を、イオン注入法等により注入し、ポリシリコン膜２８に不純物元素を、１０１８ｃｍ−３程度の高濃度（ｐ＋型）で添加する。
（ｎ）次に、絶縁膜２７及びｐ＋型のポリシリコン膜２８を、フォトリソグラフィ技術及びドライエッチング技術等によりパターニングし、図３１の断面図に示すように、第１温度検出ダイオードＤｔｅｍｐ１、第２温度検出ダイオードＤｔｅｍｐ２及び複数のゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…を、同じ高さで、同時に形成する。
（ｏ）次に、ドリフト層３の上面に、ＡｌやＢ等のｐ型の不純物元素を、第１温度検出ダイオードＤｔｅｍｐ１、第２温度検出ダイオードＤｔｅｍｐ２及び複数のゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…をマスクとして、イオン注入法等により注入する。そして注入した不純物元素を熱拡散させ、図３２の断面図に示すように、ｐ型カラム３２ａ〜３２ｇとドリフト層３の上面との間の領域に、低濃度（ｐ―型）のウェル領域４ａ〜４ｇを形成する。
このとき図３６の断面図に示すように、互いに同一直線上に位置する、第１温度検出ダイオードＤｔｅｍｐ１と第１温度検出ダイオードＤｔｅｍｐ１の両側のゲート電極８ｄｌ，８ｄｒの隙間に、ｐ型の不純物元素が注入されることとなる。また第２温度検出ダイオードＤｔｅｍｐ２の両側の隙間にも、第１温度検出ダイオードＤｔｅｍｐ２の両側の隙間と同様に、ｐ型の不純物元素が注入される。ｎ型カラム３１ｅの上部で、第２温度検出ダイオードＤｔｅｍｐ２と第２温度検出ダイオードＤｔｅｍｐ２の図３６中の左側のゲート電極８ｅｌとの隙間の下側には、注入された不純物元素により形成された、低濃度（ｐ―型）の第１低濃度領域１４ｅｌが例示されている。またｎ型カラム３１ｅの上部で、第２温度検出ダイオードＤｔｅｍｐ２と第２温度検出ダイオードＤｔｅｍｐ２の図３６中の右側のゲート電極８ｅｒとの隙間の下側には、注入された不純物元素により形成された、低濃度（ｐ―型）の第２低濃度領域１４ｅｒが例示されている。
また図示を省略するが、第１温度検出ダイオードＤｔｅｍｐ１の両側の隙間の下側の領域にも、第２温度検出ダイオードＤｔｅｍｐ２の場合と同様に、低濃度（ｐ―型）の低濃度領域がそれぞれ形成される。第１低濃度領域１４ｅｌ，第２低濃度領域１４ｅｒにより、ドリフト層３の上部の、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２にそれぞれ隣り合う３個のウェル領域４ｃ〜４ｅが連結され、半導体素子１全体の耐圧がより向上する。
（ｐ）次に、ウェル領域４ａ〜４ｇの内部に、ＡｌやＢ等のｐ型の不純物元素を、イオン注入法等により注入し、図３３の断面図に示すように、高濃度（ｐ＋型）のコンタクト領域５ａ〜５ｇを形成する。
（ｑ）次に、図３４の上面図に示すように、ドリフト層３の上面の一部に、レジスト２９ａ，２９ｂ，２９ｘ，２９ｆ，２９ｇ，２９ｙ，２９ｚを選択的に積層してパターニングする。このときソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎを形成する予定位置には、レジスト２９ａ，２９ｂ，２９ｘ，２９ｆ，２９ｇが、隣り合うゲート電極８ａ〜８ｃ，８ｆ〜８ｈとの間にそれぞれ隙間を開けて設けられる。また図３５の断面図中に示すように、第１温度検出ダイオードＤｔｅｍｐ１の上面のうち図３４中の左側の半分の領域をなす第１アノード領域１８ｄａの上面には、レジスト２９ｙが積層されている。また図３６に示すように、第２温度検出ダイオードＤｔｅｍｐ２の上面のうち図３４中の左側の半分の領域をなす第２アノード領域１８ｅａの上面には、レジスト２９ｚが積層されている。
（ｒ）次に、パターニングされたレジストとゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…のパターンを介して、ドリフト層３の全面にＰ等のｎ型の不純物元素を、イオン注入法等により注入する。ｎ型の不純物元素の注入により、図２２に示したように、高濃度（ｎ＋）のソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎ…を形成する。またゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…の導電型を、ｐ型（ｐ＋）からｎ型（ｎ＋）に反転させる。また第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２のそれぞれの上面のレジストを積層しなかった半分の領域の導電型を、ｐ型（ｐ＋）からｎ型（ｎ＋）に反転させる。続けて、上記（ｈ）〜（ｋ）と同様の工程を行うことにより、第１の実施の形態に係る半導体素子の他の製造方法が構成される。
第１の実施の形態に係る半導体素子の他の製造方法においても、図１５〜図２８で説明した半導体素子の製造方法と同様に、温度検出ダイオードを設けても、正確な温度の検出と耐圧低下の抑制とを有効に両立できる、半導体素子１を製造することができる。また、その他の作用・効果についても第１の実施の形態に係る半導体素子の製造方法と同様である。
＜第２の実施の形態＞
（半導体素子の構造）
図１〜図３６で説明した第１の実施の形態に係る半導体素子は、温度検出領域２１におけるｎ型カラム３１ａ〜３１ｈの上に、ゲート電極を設けることなく、ゲート電極と同一デザインルールの同一線幅、同一ピッチ及び同一の厚みで、周囲のゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…と同じ高さ位置に、第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を設けた１階層の構造であった。しかし第２の実施の形態に係る半導体素子は、温度検出領域２１の中で、ゲート電極と同じ高さ位置には、周囲から連続して延びるゲート電極の一部の領域が配置され、このゲート電極よりも更に上側の階層に温度検出ダイオードを設けた、２階層の構造を有することを特徴とする。
第２の実施の形態に係る半導体素子１ｚは、図３７の断面図に示すように、第１導電型のドレイン領域２と、このドレイン領域２の上に設けられた第１導電型領域と、この第１導電型領域の内部に複数の第２導電型のカラム３２ａ〜３２ｇを同一間隔で設けられた超接合構造を有するドリフト層３と、を備える。また半導体素子１ｚは、第１導電型領域の表面層に周期的に設けられた第２導電型の複数のウェル領域４ａ〜４ｇと、複数のウェル領域４ａ〜４ｇのそれぞれの内部に周期的に設けられた第２導電型のコンタクト領域５ａ〜５ｇと、を備える。
また半導体素子１ｚは、３個のウェル領域４ｃ〜４ｅ内の部分的な領域を除いて複数のウェル領域４ａ〜４ｇのそれぞれの内部に選択的に設けられた複数の第１導電型のソース領域６ａ〜６ｃ，６ｄｒ，６ｆｒ，６ｈｒ，６ｌ〜６ｎを更に備える。また半導体素子１ｚは、ウェル領域４ａ〜４ｇの上に、ゲート絶縁膜７ａ〜７ｈ…を備え、ゲート絶縁膜７ａ〜７ｈ…の上に周期的に設けられた複数のゲート電極８ａ〜８ｈ…を備える。
なお、ウェル領域４ａ〜４ｇは、ｐ型カラム３２ａ〜３２ｇの上に備えてもよい。ゲート絶縁膜７ａ〜７ｈ…とゲート電極８ａ〜８ｈ…は、第１の実施の形態と同様に隣り合うウェル領域４ａ〜４ｇ内のソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎにまたがるように第１導電型領域の表面に設けられる。第２の実施の形態に係る半導体素子１ｚの第１の実施の形態と異なる点は、第１の実施の形態の第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を備えた部分の多結晶シリコンにｐｎ接合は設けずにその上面に中央層間絶縁膜１９を備え、中央層間絶縁膜１９の上面に第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２を設けていることである。
また半導体素子１ｚは、ゲート電極８ａ〜８ｈ…の上に積層された複数の層間絶縁膜９ａ，９ｂ，９ｇ，９ｈ…及び中央層間絶縁膜１９を備える。また半導体素子１ｚは、複数の層間絶縁膜９ａ，９ｂ，９ｇ，９ｈ…の上に、ソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎとコンタクト領域５ａ〜５ｇとを電気的に短絡するように設けられたソース電極１０と、ドリフト層３と反対側となるドレイン領域２の裏面（下面）上に設けられたドレイン電極１１と、を備える。また半導体素子１ｚは、中央層間絶縁膜１９の上に、ゲート電極８ａ〜８ｈ…の周期的な構造に調和して、ゲート電極８ａ〜８ｈ…と同一線幅及び同一厚みで設けられた第１温度検出ダイオードＤｔｅｍｐ５１及び第２温度検出ダイオードＤｔｅｍｐ５２を備える。
尚、第２の実施の形態に係る半導体素子１ｚは、ドリフト層３の内部構造、層間絶縁膜９ａ，９ｂ，９ｇ，９ｈ…及び中央層間絶縁膜１９、アノード表面配線１２ａ及びカソード表面配線１２ｂ、並びにソース電極１０については、それぞれが第１の実施の形態に係る半導体素子１において対応する同名の部材と等価な構造を有するため、詳細な説明を省略する。
ゲート絶縁膜７ａ〜７ｈ…及びゲート電極８ａ〜８ｈ…はいずれも、半導体素子１ｚのエッジ領域２３の両端の間で、温度検出領域２１においても連続して延びている。またゲート電極８ａ〜８ｈ…は、第１導電型で、５×１０２０ｃｍ−３程度と、図１に示した半導体素子１のゲート電極８ａ，８ｂ，８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ，８ｇ，８ｈ…より、更に高濃度（ｎ＋＋）の不純物がドープされた多結晶シリコン（ドープドポリシリコン）で構成されている。
第１温度検出ダイオードＤｔｅｍｐ５１及び第２温度検出ダイオードＤｔｅｍｐ５２はいずれも、図３７中の中央の２個のｎ型カラム３１ｄ，３１ｅのそれぞれの上であって、中央層間絶縁膜１９の上に、それぞれ対応する下側のゲート電極８ｄ，８ｅと幅方向の位置を揃えて設けられている。第１温度検出ダイオードＤｔｅｍｐ５１及び第２温度検出ダイオードＤｔｅｍｐ５２の他の構造については、第１の実施の形態に係る半導体素子１の第１温度検出ダイオードＤｔｅｍｐ１及び第２温度検出ダイオードＤｔｅｍｐ２と等価である。
第１温度検出ダイオードＤｔｅｍｐ５１及び第２温度検出ダイオードＤｔｅｍｐ５２の上には、上部層間絶縁膜３９ｚが設けられている。図３７中に例示された上部層間絶縁膜３９ｚは、上面がソース電極１０より更に高くなるように形成されている。また上部層間絶縁膜３９ｚの上には、アノード表面配線１２ａ及びカソード表面配線１２ｂが、第１の実施の形態に係る半導体素子１の場合と同様に、第１温度検出ダイオードＤｔｅｍｐ５１及び第２温度検出ダイオードＤｔｅｍｐ５２の間に設けられている。
第２の実施の形態に係る半導体素子１ｚにおいても、ドリフト層３の内部に、ｐｎカラム層が、平面パターンで一定の幅が規則的に繰り返し表れるように、温度検出領域２１及び活性領域２２に跨って一様に設けられている。またｎ型カラム３１ａ〜３１ｈの上に、ゲート電極８ａ〜８ｈ…、第１温度検出ダイオードＤｔｅｍｐ５１及び第２温度検出ダイオードＤｔｅｍｐ５２が、ｎ型カラム３１ａ〜３１ｈと幅を揃えて、且つ、互いに同じ厚みで、設けられている。よって、第１の実施の形態に係る半導体素子１の場合と同様に、温度検出ダイオードを設けてもｐｎカラム層のチャージバランスの崩れを大きく抑制し、主素子としての半導体素子１ｚの動作に影響を与えることなく、正確な温度の検出と耐圧低下の抑制とを有効に両立できる。
更に、第２の実施の形態に係る半導体素子１ｚによれば、温度検出領域２１に設けられる絶縁膜が２階層になるので、第１の実施の形態に係る半導体素子１の場合より絶縁膜全体の厚みが増大するので、絶縁耐圧を向上できる。
（第２の実施の形態に係る半導体素子の製造方法）
次に、第２の実施の形態に係る半導体素子の製造方法を説明する。尚、不純物元素の導電型や製造技術等について、第１の実施の形態に係る半導体素子の製造方法の場合と共通する箇所に関しては、繰り返しの説明を省略する。
（ｓ）まず図１５に示したのと同様のｐｎカラム層が形成されたドリフト層３が設けられた半導体基板２ｓｕｂを用意する。そしてドリフト層３の上面を酸化させ、図３８の断面図に示すように、ゲート絶縁膜及び中央絶縁膜となる絶縁膜２７を酸化膜で形成する。そして絶縁膜２７の上に、５×１０２０ｃｍ−３程度の高濃度（ｎ＋＋）の不純物がドープされた多結晶シリコン膜であるドープドポリシリコン膜３８を形成する。ドープドポリシリコン膜３８は、例えばノンドープのポリシリコン膜を成膜した後、Ｐを表面から熱拡散させても形成できる。
（ｔ）次に、ｎ＋＋型のドープドポリシリコン膜３８を、フォトリソグラフィ技術及びドライエッチング技術等によりパターニングし、図３９の断面図に示すように、ｐ型カラム３２ａ〜３２ｇの間に、複数のゲート電極８ａ〜８ｈ…を、同一線幅で周期的に設け、温度検出領域２１及び活性領域２２に亘って一様に形成する。
（ｕ）その後、上記工程（ｏ）及び工程（ｐ）の場合と同様に、ゲート電極８ａ〜８ｈ…の間にイオン注入を行い、低濃度（ｐ―型）のウェル領域４ａ〜４ｇ及び高濃度（ｐ＋型）のコンタクト領域５ａ〜５ｇを形成する。上記工程（ｒ）の場合と同様に、高濃度（ｎ＋）のソース領域６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎ…を形成する。
（ｖ）次に、上記工程（ｈ）の場合と同様に、酸化物を堆積させて絶縁膜を形成し、形成した絶縁物膜をパターニングして、図３９に示すように、層間絶縁膜９ａ，９ｂ，９ｇ，９ｈ…及び中央層間絶縁膜１９を形成する。
（ｗ）次に、層間絶縁膜９ａ，９ｂ，９ｇ，９ｈ…及び中央層間絶縁膜１９の上に、図示を省略するノンドープのポリシリコン膜を、減圧ＣＶＤ法等により積層する。そしてノンドープのポリシリコン膜をフォトリソグラフィ技術及びドライエッチング技術等によりパターニングし、第１温度検出ダイオードＤｔｅｍｐ５１及び第２温度検出ダイオードＤｔｅｍｐ５２の領域を形成する。この工程（ｗ）までの処理により、第１温度検出ダイオードＤ ｔｅｍｐ５１ 及び第２温度検出ダイオードＤ ｔｅｍｐ５２ を、ゲート電極８ａ〜８ｈ…の周期的な構造に調和して設ける。
（ｘ）そして形成した第１温度検出ダイオードＤｔｅｍｐ５１及び第２温度検出ダイオードＤｔｅｍｐ５２の領域に対し、ドレイン領域２の上側から、ＡｌやＢ等のｐ型の不純物元素とＰ等のｎ型の不純物元素とを、それぞれイオン注入法等により、長手方向を２等分するように、半分ずつマスクを用いて注入し、図４０の断面図及び図４１の上面図に示すように、第１温度検出ダイオードＤｔｅｍｐ５１及び第２温度検出ダイオードＤｔｅｍｐ５２を形成する。また活性領域２２の上に、Ａｌ等の膜を成膜し、成膜した膜をパターニングしてソース電極１０を形成する。
（ｙ）次に、第１温度検出ダイオードＤｔｅｍｐ５１及び第２温度検出ダイオードＤｔｅｍｐ５２の上に、酸化シリコン等の酸化物を、ＣＶＤ法等により堆積させて絶縁膜を形成し、更に、形成した絶縁物膜をパターニングして、図３７に示したような上部層間絶縁膜３９ｚを形成する。そして上部層間絶縁膜３９ｚに、アノード表面配線１２ａ用及びカソード表面配線１２ｂ用のコンタクトホールを、ドライエッチング等により形成する。その後、上記工程（ｊ）以降の工程の場合と同様の処理を行えば、第１の実施の形態に係る半導体素子の製造方法と同様に、温度検出ダイオードを設けても、主素子としての半導体素子１ｚの動作に影響を与えることなく、正確な温度の検出と耐圧低下の抑制とを有効に両立できる、半導体素子１ｚを製造することができる。
第２の実施の形態に係る半導体素子の製造方法は、半導体素子の品質上の要請により、ゲート電極の不純物元素が極めて高濃度になり、第１の実施の形態に係る半導体素子の製造方法で説明したようなｎ型からｐ型への反転を行うことが困難な場合に、特に有効である。
また第２の実施の形態に係る半導体素子の製造方法においても、第１の実施の形態に係る半導体素子の製造方法と同様に、ドリフト層３の内部のｐｎカラム層を、温度検出領域２１と活性領域２２との間で設計変更する必要がないので、ｐｎカラム層の製造プロセスの負担が増加せず、コストアップを抑えることができる。
＜その他の実施の形態＞
本発明は上記のとおり開示した実施の形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになると考えられるべきである。
例えば、第１の実施の形態に係る半導体素子の製造方法では、ｐｎカラム層を多段エピタキシャル法の繰り返しにより形成した。しかしｐｎカラム層の形成方法はこれに限定されず、例えばドリフト層３の表面に溝（トレンチ）を形成し、形成した溝の中にｐ型又はｎ型の不純物元素を含む半導体領域を形成することで、ｐｎカラム層を形成してもよい。
また上記した「温度検出領域」の範囲の定義は、説明のために便宜的に設定されたものである。「温度検出領域」は、内側に温度検出ダイオードが設けられると共に本発明の要旨を逸脱しない限り、温度検出ダイオードの周囲四方に形成される隙間のうち一定の長さを有する領域が含まれるような定義も可能である。
また第１の実施の形態に係る半導体素子１では、温度検出領域２１にウェル領域４ａ〜４ｇ及びコンタクト領域５ａ〜５ｇを設けて耐圧を高めている。しかし、温度検出領域２１にウェル領域及びコンタクト領域は必須ではなく、温度検出領域２１の下側のｐ型カラム３２ａ〜３２ｇの上面がドリフト層３の上面をなすような状態であってもよい。
また第１及び第２の実施の形態中では、温度検出ダイオードを、ゲート電極と同一線幅で設けたが、本発明においては、温度検出ダイオードの寸法を、ゲート電極の線幅より短く構成することを妨げるものではない。ただし温度検出ダイオードを、ゲート電極と同一デザインルールで設計することにより、効率的に製造できる。また本発明に係る半導体素子では、ドリフト層の上に設ける温度検出ダイオードの個数は２個に限定されず、温度検出に必要な電流及び電圧の大きさに応じて、適宜変化させて、互いに接続して用いることが可能である。
また第１の実施の形態に係る半導体素子１では、温度検出領域２１の周囲四方を取り囲むゲート電極８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆの個数は６本であるが、四方を取り囲むゲート電極の個数は、温度検出領域２１の面積すなわち温度検出ダイオードの個数に応じて変化する。例えば温度検出ダイオードが１個であれば、この温度検出ダイオードの四方を取り囲むゲート電極は４個で済む。また温度検出ダイオードの個数が３個であれば、四方を取り囲むゲート電極の個数は８個になる。
また第１の実施の形態に係る半導体素子の製造方法では、図３６に示したように、ウェル領域４ａ〜４ｇを形成する際のイオン注入により、互いに同一直線上に位置する温度検出ダイオードとゲート電極８ａ〜８ｈ…の隙間に、隙間の下のｎ型カラム３１ａ〜３１ｈの導電型と異なる第２導電型（ｐ型）の低濃度領域を形成した。しかし本発明では、この隙間への低濃度領域の形成は必須ではなく、例えばこの隙間をレジスト等によりマスクした上で、ウェル領域４ａ〜４ｇ形成用のイオンを注入することで、隙間の下の低濃度領域を形成することなく、本発明に係る半導体素子を製造してもよい。
また図１〜図４１で説明した半導体素子はいずれもＭＯＳＦＥＴであるが、本発明は、例えばＩＧＢＴのように、ＭＯＳゲート構造を有する他の半導体素子でも構成可能である。また本発明は、温度検出ダイオードの電界強度のエッジ効果等のｐｎカラム層への影響を抑えられる限り、ＭＯＳゲート構造を有さなくても、超接合構造を有する半導体素子に適用できる。
また本発明に係る半導体素子及び半導体素子の製造方法は、図１〜図４１で示したようなそれぞれの実施の形態又は変形例の技術的思想を互いに組み合わせて構成してもよい。例えば図９〜図１４で示したような、平面パターンが格子状に表れるドリフト層の上に、図３７で示した半導体素子１ｚのように、温度検出領域２１の中でゲート電極と同じ高さ位置には周囲から連続して延びるゲート電極の一部の領域を配置し、このゲート電極よりも更に上側の階層に温度検出ダイオードを設けて、２階層の構造の半導体素子を構成しても本発明を実現することができ、上記の実施の形態で説明した効果と同様の効果を得ることができる。
以上のように本発明は、上記に記載していない様々な実施の形態等を含むとともに、本発明の技術的範囲は、上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１ 半導体素子
１ｘ 半導体素子
１ｙ 半導体素子
１ｚ 半導体素子
３ ドリフト層
４ａ〜４ｇ ウェル領域
６ａ〜６ｃ，６ｄｌ〜６ｋｌ，６ｄｒ〜６ｋｒ，６ｌ〜６ｎ ソース領域
８ａ〜８ｃ，８ｄｌ，８ｄｒ，８ｅｌ，８ｅｒ，８ｆ〜８ｈ ゲート電極
３１ａ〜３１ｈ 第１導電型のカラム（ｎ型カラム）
３２ａ〜３２ｇ 第２導電型のカラム（ｐ型カラム）
Ｄｔｅｍｐ１ 第１温度検出ダイオード
Ｄｔｅｍｐ２ 第２温度検出ダイオード
Ｄｔｅｍｐ５１ 第１温度検出ダイオード
Ｄｔｅｍｐ５２ 第２温度検出ダイオード

Claims (23)

  1. 第１導電型領域の内部に前記第１導電型領域の主面に平行な方向に複数の第２導電型のカラムが同一間隔で設けられた超接合構造を有するドリフト層と、
    前記第１導電型領域の表面層に周期的に設けられた第２導電型の複数のウェル領域と、
    一部の前記ウェル領域に含まれる部分的な領域を除いて前記複数のウェル領域内に選択的に設けられた第１導電型のソース領域と、
    前記ウェル領域の上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に周期的に設けられた複数のゲート電極と、
    前記ゲート電極の周期的な構造に調和して、前記ゲート電極と同一線幅及び同一厚みで設けられた第１の温度検出ダイオードと、
    を備える半導体素子。
  2. 平面パターン上のレイアウトとして、前記第１の温度検出ダイオードは、前記ドリフト層を構成している前記第１導電型領域の中央に設けられていることを特徴とする請求項１に記載の半導体素子。
  3. 前記第１の温度検出ダイオードは、複数個のｐｎ接合ダイオードの直列構造であることを特徴とする請求項１又は２に記載の半導体素子。
  4. 前記第１の温度検出ダイオードは、前記ゲート電極と同じ高さに設けられていることを特徴とする請求項１〜３のいずれか一項に記載の半導体素子。
  5. 前記第１の温度検出ダイオードは、前記ゲート電極より高い位置に設けられていることを特徴とする請求項１〜３のいずれか一項に記載の半導体素子。
  6. 第１導電型領域の内部に前記第１導電型領域の主面に平行な方向に複数の第２導電型のカラムが同一間隔で設けられた超接合構造を有するドリフト層と、
    前記第１導電型領域の表面層に設けられた第２導電型の複数のウェル領域と、
    前記ウェル領域内に選択的に設けられた第１導電型のソース領域と、
    前記主面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられ、隣り合う前記ウェル領域内の前記ソース領域にまたがるように設けられたゲート電極と、を備え、
    前記ゲート電極の一部に第２の温度検出ダイオードを備えていることを特徴とする半導体素子。
  7. 前記第２の温度検出ダイオードと前記ゲート電極は分離されていることを特徴とする請求項６に記載の半導体素子。
  8. 前記第２の温度検出ダイオードの直下には前記ソース領域を備えていないことを特徴とする請求項６に記載の半導体素子。
  9. 第１導電型領域の内部に前記第１導電型領域の主面に平行な方向に複数の第２導電型のカラムが同一間隔で設けられた超接合構造を有するドリフト層と、
    前記第１導電型領域の表面層に設けられた第２導電型の複数のウェル領域と、
    前記ウェル領域内に選択的に設けられた第１導電型のソース領域と、
    前記主面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられ、隣り合う前記ウェル領域内の前記ソース領域にまたがるように設けられたゲート電極と、
    前記ゲート電極の上に設けられた層間絶縁膜と、を備え、
    前記層間絶縁膜の上に第３の温度検出ダイオードを備えていることを特徴とする半導体素子。
  10. 前記第３の温度検出ダイオードは、前記ゲート電極と同一幅及び同一厚さで設けられていることを特徴とする請求項９の半導体素子。
  11. 前記第３の温度検出ダイオードの直下には前記ソース領域を備えていないことを特徴とする請求項９に記載の半導体素子。
  12. 前記ウェル領域の平面パターンは、前記主面に平行な方向に伸びるストライプ状であることを特徴とする請求項１または６に記載の半導体素子。
  13. 前記ゲート電極の平面パターンは、前記主面に平行な方向に伸びるストライプ状であることを特徴とする請求項１、６、９のいずれか一項に記載の半導体素子。
  14. 前記ドリフト層の平面パターンは、前記第２導電型のカラムがストライプ状であることを特徴とする請求項１、６、９のいずれか一項に記載の半導体素子。
  15. 前記ドリフト層の平面パターンは、前記第２導電型のカラムが格子窓をなす格子状であることを特徴とする請求項１、６、９のいずれか一項に記載の半導体素子。
  16. 前記第２導電型のカラムは、前記主面に垂直な方向に複数に分かれていることを特徴とする請求項１５に記載の半導体素子。
  17. 前記第２導電型のカラムの幅は同一であることを特徴とする請求項１、６、９のいずれか一項に記載の半導体素子。
  18. 前記ウェル領域は、前記第２導電型のカラムの上面に配置されていることを特徴とする請求項１４に記載の半導体素子。
  19. 第１導電型領域の内部に複数の第２導電型のカラムを同一間隔に備えた超接合構造を有するドリフト層を設ける工程と、
    前記第１導電型領域の表面層に第２導電型の複数のウェル領域を周期的に設ける工程と、
    前記ウェル領域の上にゲート絶縁膜を設ける工程と、
    前記ゲート絶縁膜の上に複数のゲート電極を同一線幅で周期的に設ける工程と、
    前記ゲート電極の周期的な構造に調和して、前記ゲート電極と同一線幅及び同一厚みで温度検出ダイオードを設ける工程と、
    を含むことを特徴とする半導体素子の製造方法。
  20. 前記温度検出ダイオードを設ける工程は、前記温度検出ダイオードを、平面パターン上のレイアウトとして、前記ドリフト層を構成している前記第１導電型領域の中央に設けて行うことを特徴とする請求項１９に記載の半導体素子の製造方法。
  21. 前記温度検出ダイオードを設ける工程は、複数個のｐｎ接合ダイオードを直列接続して行うことを特徴とする請求項１９又は２０に記載の半導体素子の製造方法。
  22. 前記ゲート電極を設ける工程と前記温度検出ダイオードを設ける工程とを同時に行い、前記ゲート電極と前記温度検出ダイオードとを同じ高さに設けることを特徴とする請求項１９〜２１のいずれか一項に記載の半導体素子の製造方法。
  23. 前記ゲート電極を設ける工程の後、ゲート電極上に層間絶縁膜を形成する工程を行った後に前記温度検出ダイオードを設ける工程を行い、前記温度検出ダイオードを前記ゲート電極より高い位置に設けることを特徴とする請求項１９〜２１のいずれか一項に記載の半導体素子の製造方法。
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