WO2023219013A1 - 半導体装置 - Google Patents

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Definitions

  • the present disclosure relates to a semiconductor device.
  • a semiconductor device in which a temperature sensor that detects the temperature of a transistor including a MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor) or the like is provided on the same chip (for example, see Patent Document 1).
  • MOSFET Metal-Oxide-Semiconductor Field-Effect-Transistor
  • the semiconductor device becomes larger.
  • a semiconductor device includes: a semiconductor layer of a first conductivity type having a surface; a body region of a first conductivity type formed on the surface of the semiconductor layer; a second conductivity type source region formed inwardly from an outer edge of the body region; and a second conductivity type source region formed on the surface of the semiconductor layer and extending from the body region in a first direction perpendicular to the thickness direction of the semiconductor layer.
  • a second conductivity type drain region formed apart from each other; and a field insulating film formed on a portion of the surface of the semiconductor layer between the source region and the drain region in the first direction.
  • a gate insulating film formed on a portion of the surface of the semiconductor layer between the field insulating film and the drain region in the first direction; and a gate electrode formed on the gate insulating film. , and a temperature sensor formed on the field insulating film.
  • a semiconductor device includes: a semiconductor layer having a surface; an n-channel type first MOS region and a p-channel type second MOS region formed on the surface of the semiconductor layer;
  • the device includes an element isolation region including an insulating film formed on the insulating film and separating the first MOS region and the second MOS region, and a temperature sensor formed on the insulating film.
  • FIG. 1 is a schematic plan view of a semiconductor device according to a first embodiment.
  • 2 is a schematic plan view of a semiconductor layer of the semiconductor device of FIG. 1.
  • FIG. 3 is a schematic cross-sectional view of the semiconductor device taken along line F3-F3 in FIG.
  • FIG. 4 is an enlarged view of portion F4 in FIG. 3.
  • FIG. 5 is a schematic cross-sectional view of the semiconductor device taken along line F5-F5 in FIG.
  • FIG. 6 is an enlarged view of portion F6 in FIG.
  • FIG. 7 is a schematic plan view of the semiconductor device of the second embodiment.
  • FIG. 8 is a schematic cross-sectional view of the semiconductor device taken along line F8-F8 in FIG.
  • FIG. 9 is a schematic cross-sectional view of the semiconductor device taken along line F9-F9 in FIG.
  • FIG. 10 is a schematic cross-sectional view of the semiconductor device taken along line F10-F10 in FIG.
  • FIG. 11 is a schematic plan view of a semiconductor device according to a modification.
  • FIG. 12 is an enlarged schematic cross-sectional view of a portion of a semiconductor device according to a modification.
  • FIG. 1 shows a schematic planar structure of a semiconductor device 10. As shown in FIG. 1, the configuration of the semiconductor device 10 is shown in a simplified manner for convenience to facilitate understanding of the drawing. Further, in FIG. 1, a field insulating film 24, an interlayer insulating layer 40, a source wiring 42, and a drain wiring 44, which will be described later, are omitted.
  • FIG. 2 shows a schematic planar structure of a semiconductor layer 22, which will be described later, of the semiconductor device 10. 3 to 5 show schematic cross-sectional structures of the semiconductor device 10.
  • planar view refers to viewing the semiconductor device 10 in the Z-axis direction of the mutually orthogonal XYZ axes shown in FIGS. 3 to 5.
  • the +Z direction is defined as top, the -Z direction as bottom, the +X direction as right, and the -X direction as left.
  • “planar view” refers to viewing the semiconductor device 10 from above along the Z-axis.
  • the X-axis direction corresponds to the "first direction”
  • the Y-axis direction corresponds to the "second direction.”
  • the semiconductor device 10 is formed into a rectangular shape when viewed from above.
  • the semiconductor device 10 is formed in a rectangular shape with the X-axis direction being the short direction and the Y-axis direction being the long direction. Note that the shape of the semiconductor device 10 in plan view can be arbitrarily changed.
  • the semiconductor device 10 includes device side surfaces 12A to 12D.
  • the device side surface 12A and the device side surface 12B are opposed to each other in the X-axis direction, and the device side surface 12C and the device side surface 12D are opposed to each other in the Y-axis direction.
  • the device side surfaces 12A and 12B extend along the Y-axis direction when viewed from above, and the device side surfaces 12C and 12D extend along the X-axis direction when viewed from above.
  • the semiconductor device 10 includes a cell region 16 surrounded by an element isolation section 14.
  • the cell region 16 is divided by the element isolation section 14.
  • a plurality of transistors are formed in the cell region 16.
  • the element separation section 14 is formed into a rectangular frame shape in which the X-axis direction is the short direction and the Y-axis direction is the longitudinal direction in plan view. Therefore, the cell region 16 is formed in a rectangular shape in which the X-axis direction is the short direction and the Y-axis direction is the long direction when viewed from above.
  • the element isolation section 14 is configured to include device side surfaces 12A to 12D. Note that the shape of the cell region 16 in plan view can be arbitrarily changed.
  • the semiconductor device 10 includes a p-type semiconductor substrate 20 and an n-type semiconductor layer 22 formed on the semiconductor substrate 20.
  • the semiconductor substrate 20 is made of a material containing silicon (Si), for example.
  • semiconductor substrate 20 is a Si substrate.
  • the semiconductor substrate 20 can be arbitrarily changed, and may be a silicon carbide (SiC) substrate, for example.
  • the thickness of the semiconductor substrate 20 is, for example, 100 ⁇ m or more and 500 ⁇ m or less.
  • the p-type impurity concentration of the semiconductor substrate 20 is, for example, 1 ⁇ 10 13 cm ⁇ 3 or more and 1 ⁇ 10 15 cm ⁇ 3 or less.
  • the semiconductor substrate 20 includes a substrate front surface 20s and a substrate back surface 20r.
  • the substrate back surface 20r constitutes the device back surface of the semiconductor device 10.
  • Semiconductor substrate 20 includes four substrate sides. The four substrate sides constitute a part of each of the device sides 12A to 12D.
  • the semiconductor layer 22 is formed on the substrate surface 20s. In this embodiment, the semiconductor layer 22 is in contact with the substrate surface 20s.
  • the semiconductor layer 22 is formed, for example, over the entire surface of the substrate surface 20s.
  • the semiconductor layer 22 is formed of an n-type epitaxial layer whose thickness is in the Z-axis direction. Therefore, it can be said that the Z-axis direction is the thickness direction of the semiconductor layer 22.
  • the thickness of the semiconductor layer 22 is thinner than the thickness of the semiconductor substrate 20, for example, 3 ⁇ m or more and 20 ⁇ m or less.
  • the n-type impurity concentration of the semiconductor layer 22 is, for example, 1 ⁇ 10 14 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less.
  • the element isolation section 14 is provided at the outer periphery of the semiconductor layer 22. As shown in FIG. 3, the element isolation section 14 includes a first isolation region 14A and a second isolation region 14B as p-type well regions, and a p-type buried layer 14C.
  • the buried layer 14C is formed so as to straddle the boundary between the semiconductor substrate 20 and the semiconductor layer 22.
  • the thickness of the buried layer 14C is, for example, 2 ⁇ m or more and 3 ⁇ m or less.
  • the p-type impurity concentration of the buried layer 14C is higher than the n-type impurity concentration of the semiconductor layer 22.
  • the first isolation region 14A is formed on the buried layer 14C.
  • the second isolation region 14B is formed on the first isolation region 14A.
  • the second isolation region 14B is exposed on the surface 22s of the semiconductor layer 22. In this way, the element isolation section 14 penetrates the semiconductor layer 22 in the Z-axis direction.
  • the p-type impurity concentration of the second isolation region 14B is higher than the p-type impurity concentration of the first isolation region 14A.
  • a p-type element isolation side contact region 14D is formed in the surface layer portion of the second isolation region 14B.
  • the p-type impurity concentration of the element isolation side contact region 14D is higher than the p-type impurity concentration of the second isolation region 14B.
  • the semiconductor device 10 includes an n + type buried layer 18 formed in a cell region 16 partitioned by an element isolation section 14.
  • the buried layer 18 is formed into a rectangular shape that is one size smaller than the element isolation section 14 in plan view.
  • the buried layer 18 is formed so as to straddle the boundary between the semiconductor substrate 20 and the semiconductor layer 22.
  • the thickness of the buried layer 18 is, for example, 2 ⁇ m or more and 3 ⁇ m or less.
  • the n-type impurity concentration of the buried layer 18 is higher than the n-type impurity concentration of the semiconductor layer 22.
  • the n-type corresponds to the first conductivity type
  • the p-type corresponds to the second conductivity type.
  • the n-type impurity may be, for example, phosphorus (P), arsenic (As), or the like.
  • the p-type impurity may be, for example, boron (B), aluminum (Al), or the like.
  • the semiconductor device 10 includes a field insulating film 24 formed on the surface 22s of the semiconductor layer 22.
  • the field insulating film 24, like the element isolation section 14, is formed in a rectangular frame shape surrounding the cell region 16 in plan view. Further, the field insulating film 24 is also selectively formed in the cell region 16.
  • the field insulating film 24 is, for example, a LOCOS (Local Oxidation of Silicon) film formed by selectively oxidizing the surface 22s of the semiconductor layer 22.
  • the field insulating film 24 is made of silicon oxide (SiO 2 ), for example. Note that the field insulating film 24 may be formed of other insulating materials such as silicon nitride oxide (SiON).
  • the transistors in the cell region 16 include at least one of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), a BJT (Bipolar Junction Transistor), an IGBT (Insulated Gate Bipolar Transistor), and a JFET (Junction Field Effect Transistor).
  • the transistor includes a MOSFET.
  • This embodiment includes an LD (Laterally Diffused) MOSFET.
  • the semiconductor device 10 includes an n-type first body region 26 and a p-type second body region 28 formed on the surface 22s of the semiconductor layer 22 in the cell region 16; A p + type source region 30 and an n + type body contact region 32 (see FIG. 2) formed on the surface of the second body region 28, and a p + type drain region 34 formed on the surface of the second body region 28. Be prepared.
  • a plurality of first body regions 26 and a plurality of second body regions 28 are each formed.
  • Each body region 26, 28 extends in the Y-axis direction in plan view.
  • the plurality of first body regions 26 and the plurality of second body regions 28 are alternately arranged one by one in the X-axis direction.
  • the first body region 26 and the second body region 28 are spaced apart from each other in the X-axis direction.
  • the thickness of each of the first body region 26 and the second body region 28 is, for example, 0.5 ⁇ m or more and 4 ⁇ m or less.
  • the thickness of the first body region 26 can be defined by the distance between the surface 22s of the semiconductor layer 22 and the bottom surface of the first body region 26 in the Z-axis direction.
  • the thickness of the second body region 28 can be defined by the distance between the surface 22s of the semiconductor layer 22 and the bottom surface of the second body region 28 in the Z-axis direction.
  • each of the first body region 26 and the second body region 28 is located closer to the semiconductor substrate 20 than the bottom surface of the field insulating film 24 .
  • the bottom surfaces of each of the first body region 26 and the second body region 28 are located closer to the surface 22s of the semiconductor layer 22 than the buried layer 18 is.
  • Each of the n-type impurity concentration of the first body region 26 and the p-type impurity concentration of the second body region 28 is, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the source region 30 and the body contact region 32 are formed in the inner region of the first body region 26 in plan view. Each of the source region 30 and the body contact region 32 is spaced inwardly from the outer edge 26A of the first body region 26. Each of the source region 30 and the body contact region 32 has an outer peripheral edge shaped along the outer edge 26A of the first body region 26. The outer circumferential edge of each of the source region 30 and the body contact region 32 is, for example, one size smaller than the outer edge 26A of the first body region 26.
  • a plurality of source regions 30 and body contact regions 32 are each formed. The plurality of source regions 30 and the plurality of body contact regions 32 are alternately arranged one by one in the Y-axis direction.
  • Source region 30 and body contact region 32 that are adjacent in the Y-axis direction are in contact with each other.
  • the body contact regions 32 are arranged at both ends of the first body region 26 in the Y-axis direction. Note that the arrangement of the source region 30 and the body contact region 32 is not limited to the arrangement shown in FIG. 2, and can be arbitrarily changed.
  • the p-type impurity concentration of the source region 30 is higher than the n-type impurity concentration of the first body region 26.
  • the p-type impurity concentration of the source region 30 is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the thickness of the source region 30 is thinner than the thickness of the first body region 26, for example, 0.2 ⁇ m or more and 1 ⁇ m or less.
  • the n-type impurity concentration of body contact region 32 is higher than the n-type impurity concentration of first body region 26 .
  • the n-type impurity concentration of the body contact region 32 is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the thickness of the body contact region 32 is thinner than the thickness of the first body region 26, and is, for example, 0.2 ⁇ m or more and 1 ⁇ m or less.
  • the drain region 34 is formed in the inner region of the second body region 28 in plan view.
  • the drain region 34 is spaced inwardly from the outer edge 28A of the second body region 28.
  • the drain region 34 extends along the Y-axis direction in plan view.
  • the p-type impurity concentration of the drain region 34 is higher than the p-type impurity concentration of the second body region 28.
  • the p-type impurity concentration of the drain region 34 is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the thickness of the drain region 34 is thinner than the thickness of the second body region 28, for example, 0.2 ⁇ m or more and 2 ⁇ m or less.
  • the semiconductor device 10 includes a gate insulating film 36 formed on the surface 22s of the semiconductor layer 22, a gate electrode 38 formed on the gate insulating film 36, and an interlayer insulating layer covering the gate electrode 38. 40. Further, as shown in FIG. 3, the semiconductor device 10 includes a source wiring 42 and a drain wiring 44 formed on the interlayer insulating layer 40.
  • the gate insulating film 36 is formed to cover a region outside the first body region 26 and the second body region 28 on the surface 22s of the semiconductor layer 22.
  • the outer region of the first body region 26 is a region of the first body region 26 that surrounds the source region 30 and the body contact region 32 in plan view. That is, the gate insulating film 36 exposes both the source region 30 and the body contact region 32.
  • the gate insulating film 36 is integrated with the field insulating film 24.
  • the gate insulating film 36 is made of, for example, SiO 2 . Note that the gate insulating film 36 may be formed of other insulating materials such as SiON.
  • the gate insulating film 36 is made of the same material as the field insulating film 24, for example.
  • the thickness of the gate insulating film 36 is thinner than the thickness of the field insulating film 24, and is, for example, 2 nm or more and 55 nm or less.
  • the gate electrode 38 is formed in a rectangular band shape extending in the Y-axis direction. Both ends of the gate electrode 38 in the Y-axis direction are located outward from the first body region 26. Gate electrode 38 has a gate opening 39 (not shown in FIG. 2) that exposes both source region 30 and body contact region 32. Gate electrode 38 is made of conductive polysilicon, for example. Gate electrode 38 is formed of polysilicon containing p-type impurities, for example. The p-type impurity concentration of the gate electrode 38 is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the gate electrode 38 is formed of a material containing at least one of cobalt (Co), hafnium (Hf), zirconium (Zr), Al, titanium (Ti), tantalum (Ta), and molybdenum (Mo), for example. Good too.
  • the gate electrode 38 extends continuously from above the gate insulating film 36 to above the field insulating film 24. That is, the gate electrode 38 includes a main electrode part 38A provided on the gate insulating film 36 and a field plate part 38B that covers a part of the field insulating film 24.
  • the gate opening 39 is formed in the main electrode portion 38A. That is, in plan view, the main electrode portion 38A is formed so as to surround both the source region 30 and the body contact region 32.
  • a gate silicide 47 is formed on the gate electrode 38.
  • the gate silicide 47 is configured as a Si compound containing at least one of nickel (Ni), Co, and Ti.
  • the interlayer insulating layer 40 is formed on the surface 22s of the semiconductor layer 22 so as to cover the gate insulating film 36, the gate electrode 38, and the field insulating film 24. Interlayer insulating layer 40 covers at least the entire cell region 16 . In the example shown in FIG. 3, the interlayer insulating layer 40 also covers the element isolation part 14.
  • the thickness of the interlayer insulating layer 40 is greater than or equal to the thickness of the field insulating film 24, and is, for example, 0.3 ⁇ m or more and 2 ⁇ m or less.
  • the interlayer insulating layer 40 is made of, for example, SiO 2 .
  • the interlayer insulating layer 40 may be formed of other insulating materials such as silicon nitride (SiN). Further, the interlayer insulating layer 40 may have a laminated structure of SiO 2 and SiN.
  • a source wiring 42 formed on the interlayer insulating layer 40 is electrically connected to the source region 30. More specifically, the source wiring 42 includes a source contact portion 42A that penetrates the interlayer insulating layer 40 in the Z-axis direction. The source contact portion 42A is disposed at a position overlapping with the source region 30 in a plan view, and is in contact with the source region 30. Thereby, the source wiring 42 is electrically connected to the source region 30.
  • the source wiring 42 is made of a conductive material containing at least one of Al, Cu, and Ti, for example. In one example, the source wiring 42 is made of Al.
  • a drain wiring 44 formed on the interlayer insulating layer 40 is electrically connected to the drain region 34. More specifically, the drain wiring 44 includes a drain contact portion 44A that penetrates the interlayer insulating layer 40 in the Z-axis direction. The drain contact portion 44A is disposed at a position overlapping with the drain region 34 in a plan view, and is in contact with the drain region 34. Thereby, the drain wiring 44 is electrically connected to the drain region 34.
  • the drain wiring 44 is made of, for example, a conductive material containing at least one of Al, Cu, and Ti. In one example, the drain wiring 44 is made of Al.
  • a gate wiring 46 is formed on the interlayer insulating layer 40.
  • the gate wiring 46 like the source wiring 42 and the drain wiring 44 (see FIG. 3), is electrically connected to the gate electrode 38 by a gate contact portion 46A.
  • the gate contact portion 46A is arranged at a position overlapping both ends of the gate electrode 38 in the Y-axis direction in a plan view.
  • the gate contact portion 46A is in contact with the gate silicide 47. Therefore, the gate contact portion 46A is electrically connected to the gate electrode 38 via the gate silicide 47.
  • the gate wiring 46 is formed of a conductive material containing at least one of Al, Cu, and Ti, for example. In one example, the gate wiring 46 is made of Al. That is, the source wiring 42, the drain wiring 44, and the gate wiring 46 may be formed of the same material.
  • each of the source contact portion 42A, the drain contact portion 44A, and the gate contact portion 46A may be formed of a different conductive material from that of the source wiring 42, the drain wiring 44, and the gate wiring 46.
  • each of the source contact section 42A, the drain contact section 44A, and the gate contact section 46A is formed of a material containing tungsten (W).
  • the semiconductor device 10 includes an n-type guard ring 48 that surrounds both the first body region 26 and the second body region 28. It can also be said that the guard ring 48 surrounds the source region 30, the body contact region 32, and the drain region 34 in a plan view. Further, the guard ring 48 surrounds the gate electrode 38 in plan view. The guard ring 48 is provided at a position overlapping the outer peripheral portion of the buried layer 18 in a plan view. Therefore, in plan view, the guard ring 48 is formed in a rectangular frame shape with the X-axis direction being the short direction and the Y-axis direction being the longitudinal direction.
  • the guard ring 48 includes a first ring region 50 formed on the buried layer 18 and a second ring region 52 formed on the first ring region 50. As shown in FIG. 3, the second ring region 52 is exposed on the surface 22s of the semiconductor layer 22. In this way, the transistor in the cell region 16 is surrounded by the guard ring 48 and the buried layer 18 in the X-axis direction, the Y-axis direction, and the Z-axis direction. The n-type impurity concentration of the second ring region 52 is higher than the n-type impurity concentration of the first ring region 50. Further, both the guard ring 48 and the buried layer 18 are in an electrically floating state.
  • n-type ring-side contact region 54 is formed in the surface layer portion of the second ring region 52.
  • the n-type impurity concentration of the ring-side contact region 54 is higher than the n-type impurity concentration of the second ring region 52. Note that the ring-side contact region 54 may be omitted.
  • the semiconductor device 10 includes a temperature sensor 60 formed on the field insulating film 24.
  • the temperature sensor 60 is formed within a region surrounded by the element isolation section 14.
  • the temperature sensor 60 is formed within the cell region 16 in plan view.
  • the temperature sensor 60 is formed within a region surrounded by the guard ring 48.
  • the temperature sensor 60 is formed within a region where a transistor is formed.
  • the temperature sensor 60 includes a diode 61.
  • the diode 61 is formed on the field insulating film 24. More specifically, the diode 61 is formed on a portion of the field insulating film 24 that covers the second body region 28 .
  • the diode 61 is in contact with the field insulating film 24, for example. Note that an insulating film other than the field insulating film 24 may be interposed between the diode 61 and the field insulating film 24.
  • the diode 61 is made of conductive polysilicon, for example. That is, the diode 61 is made of the same material as the gate electrode 38. Note that the diode 61 may be formed of a material different from that of the gate electrode 38.
  • the temperature sensor 60 (diode 61) is covered with the interlayer insulating layer 40 along with the gate electrode 38.
  • the thickness TS of the interlayer insulating layer 40 is thicker than the thickness TD of the diode 61. As shown in FIG. 5, the thickness TD of the diode 61 is equal to the thickness TG of the gate electrode 38. More specifically, the thickness TD of the diode 61 is equal to the thickness TF of the field plate portion 38B.
  • the thickness TD of the diode 61 is equal to the thickness TG of the gate electrode 38.
  • the thickness TD of the diode 61 is equal to the thickness of the field plate portion 38B. It can be said that it is equal to TF.
  • the diode 61 includes an anode region 62A, a cathode region 62C formed apart from the anode region 62A, and an intermediate region 62U provided between the anode region 62A and the cathode region 62C.
  • the anode region 62A, cathode region 62C, and intermediate region 62U are arranged in the Y-axis direction. It can also be said that the anode region 62A and the cathode region 62C are arranged in the Y-axis direction.
  • the anode region 62A is arranged closer to the device side surface 12C with respect to the intermediate region 62U.
  • the cathode region 62C is arranged closer to the device side surface 12D with respect to the intermediate region 62U.
  • the anode region 62A contains p-type impurities. In other words, the anode region 62A is of the second conductivity type. In other words, the anode region 62A has the same conductivity type as the gate electrode 38.
  • the p-type impurity concentration of the anode region 62A may be equal to the p-type impurity concentration of the gate electrode 38.
  • Cathode region 62C contains n-type impurities.
  • the cathode region 62C is of the first conductivity type. In other words, the cathode region 62C has a different conductivity type from the gate electrode 38.
  • the n-type impurity concentration of the cathode region 62C may be equal to the p-type impurity concentration of the anode region 62A, for example.
  • each of the p-type impurity concentration of the anode region 62A and the n-type impurity concentration of the cathode region 62C can be changed arbitrarily.
  • the p-type impurity concentration of the anode region 62A may be higher than the p-type impurity concentration of the gate electrode 38, or may be lower than the p-type impurity concentration of the gate electrode 38.
  • the n-type impurity concentration of the cathode region 62C may be higher than the p-type impurity concentration of the anode region 62A, or may be lower than the p-type impurity concentration of the anode region 62A.
  • the impurity concentration of the intermediate region 62U is lower than that of the anode region 62A and the cathode region 62C. More specifically, the impurity concentration at the center of the intermediate region 62U in the Y-axis direction is lower than the impurity concentration at both ends of the intermediate region 62U in the Y-axis direction. Of both ends of the intermediate region 62U in the Y-axis direction, the end closer to the anode region 62A contains p-type impurities. Of both ends of the intermediate region 62U in the Y-axis direction, the end closer to the cathode region 62C contains an n-type impurity.
  • the center of the intermediate region 62U in the Y-axis direction may be a region that does not contain impurities.
  • the p-type impurity concentration gradually increases from the center in the Y-axis direction toward the anode region 62A
  • the n-type impurity concentration gradually increases from the center in the Y-axis direction toward the cathode region 62C. It is configured to be high.
  • the temperature sensor 60 (diode 61) further includes an anode silicide 64A formed on an anode region 62A and a cathode silicide 64C formed on a cathode region 62C.
  • the anode silicide 64A and the cathode silicide 64C are arranged apart from each other in the Y-axis direction.
  • the anode silicide 64A and the cathode silicide 64C are configured as Si compounds containing at least one of Ni, Co, and Ti.
  • the semiconductor device 10 further includes a plurality of anode contacts 66A electrically connected to the anode region 62A and a plurality of cathode contacts 66C electrically connected to the cathode region 62C.
  • the plurality of anode contacts 66A are provided at positions overlapping with the anode region 62A in plan view. Each anode contact 66A extends to penetrate the interlayer insulating layer 40 in the Z-axis direction. Each anode contact 66A is in contact with the anode silicide 64A. In this way, each anode contact 66A is electrically connected to the anode region 62A via the anode silicide 64A. In plan view, the plurality of anode contacts 66A are arranged apart from each other in the Y-axis direction. The plurality of anode contacts 66A are aligned with each other in the X-axis direction.
  • the plurality of cathode contacts 66C are provided at positions overlapping with the cathode region 62C in plan view. Each cathode contact 66C extends to penetrate the interlayer insulating layer 40 in the Z-axis direction. Each cathode contact 66C is in contact with cathode silicide 64C. In this way, each cathode contact 66C is electrically connected to the cathode region 62C via the cathode silicide 64C. In plan view, the plurality of cathode contacts 66C are arranged apart from each other in the Y-axis direction. The plurality of cathode contacts 66C are aligned with each other in the X-axis direction.
  • the semiconductor device 10 further includes an intermediate insulating film 68 provided between the anode silicide 64A and the cathode silicide 64C in the Y-axis direction.
  • the intermediate insulating film 68 is made of, for example, a material containing SiO 2 .
  • the intermediate insulating film 68 may be formed of a material containing SiN or SiON.
  • the intermediate insulating film 68 is covered with the interlayer insulating layer 40.
  • the intermediate insulating film 68 is in contact with both the anode silicide 64A and the cathode silicide 64C.
  • the intermediate insulating film 68 covers the intermediate region 62U.
  • the intermediate insulating film 68 covers each of the end portion of the anode region 62A closer to the intermediate region 62U and the end portion of the cathode region 62C closer to the intermediate region 62U. That is, the length of the intermediate insulating film 68 in the Y-axis direction is longer than the length of the intermediate region 62U in the Y-axis direction.
  • the thickness of the intermediate insulating film 68 is thicker than both the thickness of the anode silicide 64A and the cathode silicide 64C.
  • the thickness of the intermediate insulating film 68 is thinner than both the thickness of the anode region 62A and the thickness of the cathode region 62C. Note that the thickness of the intermediate insulating film 68 can be changed arbitrarily.
  • the semiconductor device 10 includes an anode wiring 70 and a cathode wiring 72 formed on the interlayer insulating layer 40.
  • the anode wiring 70 is connected to each anode contact 66A. That is, the anode wiring 70 is electrically connected to the anode region 62A via each anode contact 66A.
  • the cathode wiring 72 is connected to each cathode contact 66C. That is, the cathode wiring 72 is electrically connected to the cathode region 62C via each cathode contact 66C.
  • the anode wiring 70 and the cathode wiring 72 are formed of the same material as the source wiring 42, the drain wiring 44, and the gate wiring 46, for example.
  • FIG. 6 shows an enlarged structure of the central portion of the semiconductor device 10 in FIG. 1 in the X-axis direction and the Y-axis direction. Note that in FIG. 6, for convenience, the anode silicide 64A, the cathode silicide 64C, and the intermediate insulating film 68 are omitted.
  • the temperature sensor 60 is formed at the center of the semiconductor device 10 in the X-axis direction and the Y-axis direction. It can be said that the temperature sensor 60 (diode 61) is formed at the center of the cell region 16 in the X-axis direction and the Y-axis direction when viewed from above. In plan view, the temperature sensor 60 (diode 61) is formed within the second body region 28. In plan view, it can be said that the temperature sensor 60 (diode 61) is formed at a position overlapping with the second body region 28. In this embodiment, the temperature sensor 60 (diode 61) is formed on the field insulating film 24 provided at a position overlapping the second body region 28 in plan view. Therefore, in plan view, the temperature sensor 60 (diode 61) is arranged closer to the drain region 34 than the source region 30.
  • the diode 61 extends in the Y-axis direction in plan view. That is, the diode 61 extends in the arrangement direction of the anode region 62A and cathode region 62C.
  • the length LDY of the diode 61 in the Y-axis direction is longer than the length LDX of the diode 61 in the X-axis direction.
  • the length LDY of the diode 61 in the Y-axis direction is shorter than the length LY of the drain region 34 in the Y-axis direction.
  • the length LDY of the diode 61 in the Y-axis direction is longer than the length LX of the drain region 34 in the X-axis direction.
  • the length LDY of the diode 61 in the Y-axis direction is longer than the length LBY of the body contact region 32 in the Y-axis direction.
  • the length LDY of the diode 61 in the Y-axis direction is longer than the length LBX of the body contact region 32 in the X-axis direction.
  • the length LDY of the diode 61 in the Y-axis direction is longer than the length LSY of the source region 30 in the Y-axis direction.
  • the length LDY of the diode 61 in the Y-axis direction is longer than the length LSX of the source region 30 in the X-axis direction.
  • the length LDX of the diode 61 in the X-axis direction is shorter than the length LX of the drain region 34 in the X-axis direction.
  • the length LDX of the diode 61 in the X-axis direction is shorter than the length LBY of the body contact region 32 in the Y-axis direction.
  • the length LDX of the diode 61 in the X-axis direction is shorter than the length LBX of the body contact region 32 in the X-axis direction.
  • the length LDX of the diode 61 in the X-axis direction is shorter than the length LSY of the source region 30 in the Y-axis direction.
  • the length LDX of the diode 61 in the X-axis direction is shorter than the length LSX of the source region 30 in the X-axis direction.
  • the length of the anode region 62A in the Y-axis direction and the length of the cathode region 62C in the Y-axis direction are each longer than the length of the intermediate region 62U in the Y-axis direction.
  • the length of the anode region 62A in the Y-axis direction is equal to the length of the cathode region 62C in the Y-axis direction.
  • the length in the axial direction is equal to the length in the Y-axis direction of the cathode region 62C.
  • the gate electrode 38 includes an opening recess 38C formed by cutting out a portion of the field plate portion 38B in the Y-axis direction.
  • the opening recess 38C is formed at the center of the cell region 16 in the X-axis direction and the Y-axis direction. That is, in the example of FIG. 6, the opening recess 38C is formed in the central gate electrode 38 in the X-axis direction among the three gate electrodes 38 arranged in the X-axis direction.
  • the opening recess 38C is open toward the X-axis direction in plan view.
  • the opening recess 38C is directed toward the drain region 34 adjacent to the central gate electrode 38 in the X-axis direction of the three gate electrodes 38 on the device side surface 12A (see FIG. 1). It is open.
  • the length of the opening recess 38C in the Y-axis direction is longer than the length of the opening recess 38C in the X-axis direction.
  • the temperature sensor 60 is disposed within the opening recess 38C.
  • the entire temperature sensor 60 is disposed within the opening recess 38C in plan view.
  • the edge closer to the device side surface 12A is aligned with the edge of the gate electrode 38 in the X-axis direction closer to the device side surface 12A in the X-axis direction.
  • Temperature sensor 60 is placed apart from gate electrode 38 . Both temperature sensor 60 and gate electrode 38 are covered by interlayer insulating layer 40. For this reason, an interlayer insulating layer 40 is provided between the temperature sensor 60 and the gate electrode 38.
  • the interlayer insulating layer 40 corresponds to an "insulating layer".
  • the temperature sensor 60 is formed on the field insulating film 24 formed between the source region 30 and the drain region 34 in the X-axis direction on the surface 22s of the semiconductor layer 22. That is, the temperature sensor 60 is formed within the cell region 16. This eliminates the need for both the region where the temperature sensor is formed and the region where the element isolation section is formed, in addition to the cell region 16, so that the area of the surface 22s of the semiconductor layer 22 in plan view increases. can be suppressed.
  • the semiconductor device 10 includes an n-type semiconductor layer 22 having a surface 22s, an n-type first body region 26 formed on the surface 22s of the semiconductor layer 22, and a first body region 26 formed in the first body region 26. , and a p-type source region 30 formed spaced inwardly from the outer edge 26A of the first body region 26, and a p-type source region 30 formed on the surface 22s of the semiconductor layer 22 and extending in the thickness direction (Z-axis direction) of the semiconductor layer 22.
  • the temperature sensor 60 since the temperature sensor 60 is formed on the field insulating film 24, the temperature sensor 60 can be formed within the cell region 16, which is a region where a transistor is formed, without providing element isolation. . Compared to the case where the temperature sensor 60 is arranged in a region different from the cell region 16, it is possible to suppress the area of the surface 22s of the semiconductor layer 22 from increasing in plan view. Therefore, it is possible to suppress the semiconductor device 10 from increasing in size.
  • the temperature sensor 60 is arranged between the source region 30 and the drain region 34 in plan view, the temperature of the cell region 16 can be directly detected. Therefore, the temperature of the transistor can be detected accurately. Furthermore, since the temperature sensor 60 can be placed near the transistor, temperature changes in the transistor can be detected quickly.
  • the temperature sensor 60 includes a diode 61.
  • Diode 61 is made of conductive polysilicon.
  • Gate electrode 38 is made of conductive polysilicon.
  • the gate electrode 38 and the diode 61 are formed of the same material, the diode 61 can be formed in the process of forming the gate electrode 38. Therefore, since the manufacturing process of the semiconductor device 10 can be simplified, the manufacturing cost of the semiconductor device 10 can be reduced.
  • the length LDY of the diode 61 in the Y-axis direction is longer than the length LDX of the diode 61 in the X-axis direction. According to this configuration, a region for forming the diode 61 can be more easily secured in the Y-axis direction perpendicular to the X-axis direction in plan view than in the X-axis direction, which is the arrangement direction of the source region 30 and the drain region 34. Therefore, the diode 61 can be easily formed on the field insulating film 24.
  • Diode 61 includes an anode region 62A and a cathode region 62C.
  • the anode region 62A and the cathode region 62C are arranged in the Y-axis direction. According to this configuration, since the anode region 62A and the cathode region 62C are arranged in the Y-axis direction, the anode region 62A and the cathode region 62C can be easily formed in the diode 61 formed to extend in the Y-axis direction. .
  • the semiconductor device 10 further includes a plurality of anode contacts 66A electrically connected to the anode region 62A and a plurality of cathode contacts 66C electrically connected to the cathode region 62C.
  • the plurality of anode contacts 66A are arranged apart from each other in the Y-axis direction, and the plurality of cathode contacts 66C are arranged apart from each other in the Y-axis direction.
  • both the anode region 62A and the cathode region 62C can be formed long in the Y-axis direction. Therefore, each anode contact 66A can be easily arranged at a position overlapping the anode region 62A, which is long in the Y-axis direction, in a plan view. Each cathode contact 66C can be easily arranged at a position overlapping the cathode region 62C, which is long in the Y-axis direction, in a plan view.
  • (1-6) For example, at least one of the channel region between the source region 30 and the drain region 34 and the region in the second body region 28 where the field insulating film 24 for disposing the temperature sensor 60 is formed. Unless it is made large, the temperature sensor 60 will not be arranged closer to the source region 30 than the drain region 34. Therefore, if the temperature sensor 60 is arranged closer to the source region 30 than the drain region 34, the semiconductor device 10 will become larger.
  • the temperature sensor 60 is arranged closer to the drain region 34 than the source region 30 in plan view.
  • at least one of the channel region between the source region 30 and the drain region 34 and the region where the field insulating film 24 is formed where the temperature sensor 60 is disposed in the second body region 28 needs to be made large. Since there are no holes, it is possible to suppress the increase in size of the semiconductor device 10.
  • the gate electrode 38 includes a field plate portion 38B formed on the field insulating film 24.
  • the field plate portion 38B includes an opening recess 38C that opens toward the drain region 34.
  • at least a portion of the temperature sensor 60 is disposed within the opening recess 38C.
  • the temperature sensor 60 is arranged so as to overlap the gate electrode 38 in both the X-axis direction and the Y-axis direction in a plan view. Therefore, compared to a configuration in which the temperature sensor 60 is spaced apart from the gate electrode 38 in the X-axis direction, the temperature sensor 60 is arranged at a position that does not overlap with the gate electrode 38 when viewed from the Y-axis direction.
  • the semiconductor layer 22 can be made smaller in the X-axis direction. Therefore, the semiconductor device 10 can be made smaller.
  • An interlayer insulating layer 40 is provided between the temperature sensor 60 and the gate electrode 38. According to this configuration, the temperature sensor 60 and the gate electrode 38 can be insulated by the interlayer insulating layer 40.
  • the thickness TD of the diode 61 is equal to the thickness TG of the gate electrode 38. According to this configuration, when forming the diode 61 in the process of forming the gate electrode 38, there is no need to change the thickness TD of the diode 61 with respect to the thickness TG of the gate electrode 38. can be formed into
  • the anode wiring 70 and the cathode wiring 72 are formed of the same material as the source wiring 42, the drain wiring 44, and the gate wiring 46. According to this configuration, the anode wiring 70, cathode wiring 72, source wiring 42, drain wiring 44, and gate wiring 46 formed on the interlayer insulating layer 40 can be formed, for example, by etching a common metal layer. Therefore, the anode wiring 70, the cathode wiring 72, the source wiring 42, the drain wiring 44, and the gate wiring 46 can be easily formed.
  • FIGS. 7 to 10 show portions of the semiconductor device 100 that constitute the temperature sensor 170.
  • Semiconductor device 100 includes a plurality of first MOS regions 120 and a plurality of second MOS regions 130. Each first MOS region 120 and each second MOS region 130 are formed in a region of the semiconductor device 100 where a transistor is formed.
  • FIG. 7 shows one first MOS region 120 and one second MOS region 130 as parts constituting the temperature sensor 170.
  • the first MOS region 120 and the first gate electrode 152 constitute an n-channel MOSFET.
  • the second MOS region 130 and the second gate electrode 154 constitute a p-channel MOSFET.
  • the temperature sensor 170 can be configured using the first MOS region 120 and the second MOS region 130 and the first gate electrode 152 and the second gate electrode 154 formed in the semiconductor device 100. Below, details of the area forming the temperature sensor 170 will be explained.
  • the semiconductor device 100 of the second embodiment includes a p-type semiconductor substrate 110 and an n-type semiconductor layer 112 formed on the semiconductor substrate 110.
  • the semiconductor substrate 110 and the semiconductor layer 112 have the same configuration as the semiconductor substrate 20 and the semiconductor layer 22 (see FIG. 3) of the first embodiment.
  • Semiconductor layer 112 includes a surface 112s.
  • the semiconductor device 100 includes a CMOS (Complementary Metal Oxide Semiconductor) structure including an n-channel type first MOS region 120 and a p-channel type second MOS region 130.
  • the semiconductor device 100 further includes an element isolation section 140 that isolates the first MOS region 120 and the second MOS region 130.
  • CMOS Complementary Metal Oxide Semiconductor
  • Each of the first MOS region 120 and the second MOS region 130 is a region where a MOSFET is formed, and is formed on the surface 112s of the semiconductor layer 112 (both shown in FIG. 8).
  • the first MOS region 120 and the second MOS region 130 are spaced apart from each other in the X-axis direction.
  • At least a portion of the element isolation section 140 is formed between the first MOS region 120 and the second MOS region 130 in the X-axis direction.
  • the first MOS region 120 includes an n-type first well region 122, a p-type first source region 124 and a p-type first drain region formed on the surface of the first well region 122. 126.
  • the first source region 124 and the first drain region 126 are spaced apart from each other in the Y-axis direction. That is, the first source region 124 and the first drain region 126 are arranged in a direction perpendicular to the arrangement direction of the first MOS region 120 and the second MOS region 130 in plan view.
  • the n-type impurity concentration of the first well region 122 is higher than the n-type impurity concentration of the semiconductor layer 112.
  • the p-type impurity concentration of both the first source region 124 and the first drain region 126 is higher than the n-type impurity concentration of the first well region 122.
  • the n-type impurity concentration of the first well region 122 is, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the first source region 124 and the first drain region 126 is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the second MOS region 130 includes a p-type second well region 132, an n-type second source region 134 and an n-type second drain region formed on the surface of the second well region 132. 136.
  • the second source region 134 and the second drain region 136 are spaced apart from each other in the Y-axis direction. That is, the second source region 134 and the second drain region 136 are arranged in a direction perpendicular to the arrangement direction of the first MOS region 120 and the second MOS region 130 in plan view.
  • the p-type impurity concentration of the second well region 132 is higher than the n-type impurity concentration of the semiconductor layer 112.
  • the n-type impurity concentration of both the second source region 134 and the second drain region 136 is higher than the p-type impurity concentration of the second well region 132.
  • the p-type impurity concentration of the second well region 132 is, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the n-type impurity concentration of the second source region 134 and the second drain region 136 is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 5 ⁇ 10 21 cm ⁇ 3 or less.
  • the element isolation section 140 is formed to surround each of the first MOS region 120 and the second MOS region 130.
  • the element isolation section 140 includes a field insulating film 142.
  • the field insulating film 142 is formed of, for example, a LOCOS film.
  • the field insulating film 142 is also formed on the outer periphery of the first MOS region 120 and the second MOS region 130 .
  • the field insulating film 142 includes an intermediate insulating film 144 formed between the first MOS region 120 and the second MOS region 130 in the X-axis direction.
  • the intermediate insulating film 144 extends along the Y-axis direction.
  • a gate electrode 150 extending in the X-axis direction so as to straddle both the first MOS region 120 and the second MOS region 130. It is formed.
  • the gate electrode 150 extends in the X-axis direction so as to straddle the intermediate insulating film 144.
  • the gate electrode 150 includes a first gate electrode 152 formed on the first MOS region 120, a second gate electrode 154 formed on the second MOS region 130, and a second gate electrode 154 formed on the element isolation section 140.
  • a third gate electrode 156 is formed.
  • Gate electrode 150 is made of conductive polysilicon, for example.
  • a gate insulating film 158 is interposed both between the first MOS region 120 and the first gate electrode 152 in the Z-axis direction and between the second MOS region 130 and the second gate electrode 154 in the Z-axis direction.
  • the gate insulating film 158 is made of a material containing, for example, SiO 2 . In other words, it can be said that both the first gate electrode 152 and the second gate electrode 154 are formed on the gate insulating film 158.
  • the first gate electrode 152 contains p-type impurities
  • the second gate electrode 154 contains n-type impurities.
  • the third gate electrode 156 is formed on the intermediate insulating film 144.
  • the impurity concentration of the third gate electrode 156 is lower than the p-type impurity concentration of the first gate electrode 152 and the n-type impurity concentration of the second gate electrode 154. More specifically, the impurity concentration at the center of the third gate electrode 156 in the X-axis direction is lower than the impurity concentration at both ends of the third gate electrode 156 in the X-axis direction. Of both ends of the third gate electrode 156 in the X-axis direction, the end closer to the first gate electrode 152 contains p-type impurities.
  • the end closer to the second gate electrode 154 contains an n-type impurity.
  • the center of the third gate electrode 156 in the X-axis direction may be a region that does not contain impurities.
  • the p-type impurity concentration of the third gate electrode 156 gradually increases from the center in the X-axis direction toward the first gate electrode 152, and as it moves from the center in the X-axis direction toward the second gate electrode 154.
  • the structure is such that the n-type impurity concentration gradually increases.
  • the gate electrode 150 is formed on the gate insulating film 158 and the field insulating film 142 (intermediate insulating film 144). In other words, it can be said that the gate electrode 150 is formed on the insulating film formed on the surface 112s of the semiconductor layer 112.
  • both the gate insulating film 158 and the field insulating film 142 correspond to "insulating films”.
  • a first silicide 152A is formed on the first gate electrode 152.
  • a second silicide 154A is formed on the second gate electrode 154.
  • An insulating film 160 is formed on the third gate electrode 156. The insulating film 160 is in contact with both the first silicide 152A and the second silicide 154A. The first silicide 152A and the second silicide 154A are insulated from each other by the insulating film 160.
  • the semiconductor device 100 further includes an interlayer insulating layer 162, a first source contact 164A, a second source contact 164B, a first drain contact 166A, a second drain contact 166B, an anode contact 168A, and a cathode contact 168C.
  • the interlayer insulating layer 162 is formed on the surface 112s of the semiconductor layer 112 so as to cover the field insulating film 142 and the gate electrode 150.
  • the interlayer insulating layer 162 also covers the first silicide 152A, the second silicide 154A, and the insulating film 160.
  • the interlayer insulating layer 162 has the same configuration as the interlayer insulating layer 40 of the first embodiment.
  • both the first source contact 164A and the first drain contact 166A are provided so as to penetrate the interlayer insulating layer 162 in the Z-axis direction. Both the first source contact 164A and the first drain contact 166A extend in the Z-axis direction.
  • a plurality of first source contacts 164A are provided. The plurality of first source contacts 164A are provided at positions overlapping with the first source region 124 in plan view. The plurality of first source contacts 164A are spaced apart from each other in the X-axis direction.
  • a plurality of first drain contacts 166A are provided. The plurality of first drain contacts 166A are provided at positions overlapping with the first drain region 126 in plan view. The plurality of first drain contacts 166A are spaced apart from each other in the X-axis direction.
  • both the second source contact 164B and the second drain contact 166B are provided so as to penetrate the interlayer insulating layer 162 in the Z-axis direction. Both the second source contact 164B and the second drain contact 166B extend in the Z-axis direction.
  • a plurality of second source contacts 164B are provided. The plurality of second source contacts 164B are provided at positions overlapping with the second source region 134 in plan view. The plurality of second source contacts 164B are spaced apart from each other in the X-axis direction.
  • a plurality of second drain contacts 166B are provided. The plurality of second drain contacts 166B are provided at positions overlapping with the second drain region 136 in plan view. The plurality of second drain contacts 166B are spaced apart from each other in the X-axis direction.
  • both the anode contact 168A and the cathode contact 168C are provided so as to penetrate the interlayer insulating layer 162 in the Z-axis direction. Both the anode contact 168A and the cathode contact 168C extend in the Z-axis direction.
  • the anode contact 168A is arranged at a position that overlaps with the end closer to the first MOS region 120 of both ends of the gate electrode 150 in the X-axis direction in plan view.
  • the anode contact 168A is in contact with the first silicide 152A. Thereby, the anode contact 168A is electrically connected to the first gate electrode 152 via the first silicide 152A.
  • the cathode contact 168C is arranged at a position overlapping the end of the gate electrode 150 in the X-axis direction that is closer to the second MOS region 130 in plan view.
  • the cathode contact 168C is in contact with the second silicide 154A. Thereby, the cathode contact 168C is electrically connected to the second gate electrode 154 via the second silicide 154A.
  • each source contact 164A, 164B, each drain contact 166A, 166B, anode contact 168A, and cathode contact 168C are formed of, for example, tungsten (W).
  • W tungsten
  • the source contacts 164A, 164B, the drain contacts 166A, 166B, the anode contact 168A, and the cathode contact 168C are not limited to tungsten (W), and can be arbitrarily changed.
  • the gate electrode 150 includes a p-type first gate electrode 152, an n-type second gate electrode 154, and a third gate electrode 156. In this way, the diode 171 is configured.
  • An anode contact 168A and a cathode contact 168C are provided at both ends of the gate electrode 150 in the X-axis direction. This gate electrode 150 constitutes a temperature sensor 170.
  • the semiconductor device 100 includes a semiconductor layer 112 having a surface 112s, an n-channel type first MOS region 120 and a p-channel type second MOS region 130 formed on the surface 112s of the semiconductor layer 112, and a semiconductor layer 112 having a surface 112s.
  • An element isolation part 140 that includes a field insulating film 142 formed on the surface 112s of 112 and separates the first MOS region 120 and the second MOS region 130, and the field insulating film 142 (intermediate insulating film 144) and gate insulating film 158.
  • a temperature sensor 170 formed in.
  • the temperature sensor 170 since the gate electrode 150 constitutes the temperature sensor 170, the temperature sensor 170 can be placed in a region of the semiconductor device 100 where a transistor is formed without separately providing element isolation. Therefore, the area of the surface 112s of the semiconductor layer 112 in plan view can be suppressed from increasing, compared to the case where the temperature sensor is provided in a region different from the region where the transistor is formed. Therefore, it is possible to suppress the semiconductor device 100 from increasing in size.
  • the semiconductor device 100 includes a gate electrode 150 extending across the first MOS region 120 and the second MOS region 130. Gate electrode 150 constitutes temperature sensor 170.
  • the gate electrode 150 constitutes the temperature sensor 170, the first MOS region 120, the second MOS region 130, and the gate electrode 150 in the region where the transistor is formed in the semiconductor device 100 have a common configuration. can be converted into The configuration of the semiconductor device 100 can be simplified compared to the case where the temperature sensor 170 is configured with a configuration different from that of the gate electrode 150.
  • the number of temperature sensors 60 can be changed arbitrarily.
  • a plurality of temperature sensors 60 may be provided.
  • the semiconductor device 10 may include six temperature sensors 60.
  • the six temperature sensors 60 are arranged with respect to the central gate electrode 38 in the X-axis direction among the three gate electrodes 38. More specifically, three temperature sensors 60 are arranged at both ends in the X-axis direction of the gate electrode 38 at the center in the X-axis direction.
  • the three temperature sensors 60 are aligned in the X-axis direction and spaced apart from each other in the Y-axis direction. According to this configuration, the temperature at the center of the cell region 16 in the X-axis direction can be accurately detected.
  • the plurality of temperature sensors 60 may be arranged for all three gate electrodes 38. In this case, a plurality of temperature sensors 60 may be arranged apart from each gate electrode 38 in the Y-axis direction. According to this configuration, temperatures at various locations in the cell region 16 can be detected.
  • each anode contact 66A and each cathode contact 66C electrically connected to the temperature sensor 60 corresponding to a temperature detecting location in the cell region 16 can be selectively connected by wiring formed on the interlayer insulating layer 40. may be connected to. According to this configuration, the location where the temperature is detected in the cell region 16 can be easily set.
  • the thickness TD of the diode 61 may be different from the thickness TG of the gate electrode 38.
  • the length LDX of the diode 61 in the X-axis direction may be greater than or equal to the length LDY of the diode 61 in the Y-axis direction.
  • the anode region 62A and the cathode region 62C may be arranged apart from each other in the X-axis direction.
  • the intermediate insulating film 68 may be omitted.
  • an interlayer insulating layer 40 is interposed between the anode silicide 64A and the cathode silicide 64C.
  • the intermediate region 62U may be omitted from the diode 61.
  • the arrangement position of the temperature sensor 60 can be changed arbitrarily.
  • the temperature sensor 60 may be disposed at a position that does not overlap the drain region 34 when viewed from the X-axis direction, for example, at a position closer to the device side surface 12C or closer to the device side surface 12D than the drain region 34.
  • the temperature sensor 60 is located at a position that does not overlap with the second body region 28 when viewed from the X-axis direction, for example, at a position closer to the device side surface 12C or closer to the device side surface 12D than the second body region 28. may be placed.
  • the temperature sensor 60 is located at a position that does not overlap with the first body region 26 when viewed from the X-axis direction, for example, at a position closer to the device side surface 12C or closer to the device side surface 12D than the first body region 26. may be placed.
  • the temperature sensor 60 may be disposed at a location other than between the drain region 34 and the source region 30.
  • the temperature sensor 60 may be placed on the field insulating film 24 provided between the second body region 28 adjacent to the guard ring 48 in the X-axis direction and the guard ring 48 .
  • the second body region 28 may be omitted.
  • the length of the second body region 28 in the X-axis direction may be the same as the length of the first body region 26 in the X-axis direction. Accordingly, the length of the field insulating film 24 formed between the source region 30 and the drain region 34 in the X-axis direction becomes shorter. Therefore, in the region where the temperature sensor 60 is formed, the gate electrode 38 does not need to have the field plate portion 38B formed therein.
  • the semiconductor device 100 may include a temperature sensor 170 separately from the gate electrode 150. That is, temperature sensor 170 may be placed apart from gate electrode 150.
  • temperature sensor 170 includes a diode 171, for example.
  • the diode 171 is placed on the intermediate insulating film 144.
  • the diode 171 extends, for example, in the Y-axis direction.
  • Diode 171, like gate electrode 150, is made of conductive polysilicon. Also in this configuration, it is possible to suppress the semiconductor device 100 from increasing in size. Further, since the diode 171 and the gate electrode 150 are formed of the same material, the diode 171 can be formed together in the process of forming the gate electrode 150. Therefore, since the manufacturing process of the semiconductor device 100 can be simplified, the manufacturing cost of the semiconductor device 100 can be reduced.
  • the term “on” includes the meanings of “on” and “above” unless the context clearly dictates otherwise.
  • the phrase “the first layer is formed on the second layer” refers to the fact that in some embodiments the first layer may be directly disposed on the second layer in contact with the second layer, but in other embodiments. It is contemplated that the first layer may be placed above the second layer without contacting the second layer. That is, the term “on” does not exclude structures in which other layers are formed between the first layer and the second layer.
  • a second conductivity type drain region (34) formed apart from each other; Field insulation formed on a portion of the surface (22s) of the semiconductor layer (22) between the source region (30) and the drain region (34) in the first direction (X-axis direction).
  • a membrane (24) a gate formed on a portion of the surface (22s) of the semiconductor layer (22) between the field insulating film (24) and the drain region (34) in the first direction (X-axis direction); an insulating film (36); a gate electrode (38) formed on the gate insulating film (36);
  • a semiconductor device (10) comprising: a temperature sensor (60) formed on the field insulating film (24).
  • thermosensor (60) includes a diode (61).
  • a second direction (Y-axis direction) is a direction perpendicular to both the thickness direction (Z-axis direction) of the semiconductor layer and the first direction (X-axis direction),
  • the length (LDY) of the diode (61) in the second direction (Y-axis direction) is longer than the length (LDX) of the diode (61) in the first direction (X-axis direction), or 3.
  • a second direction (Y-axis direction) is a direction perpendicular to both the thickness direction (Z-axis direction) of the semiconductor layer and the first direction (X-axis direction),
  • the diode (61) includes an anode region (62A) and a cathode region (62C),
  • the semiconductor device according to any one of appendices 2 to 4, wherein the anode region (62A) and the cathode region (62C) are arranged in the second direction (Y-axis direction).
  • the plurality of anode contacts (66A) are arranged spaced apart in the second direction (Y-axis direction),
  • the temperature sensor (60) When viewed from the thickness direction (Z-axis direction) of the semiconductor layer (22), the temperature sensor (60) is arranged closer to the drain region (34) than the source region (30). 6.
  • the semiconductor device according to any one of 6.
  • the gate electrode (38) includes a field plate portion (38B) formed on the field insulating film (24), When viewed from the thickness direction (Z-axis direction) of the semiconductor layer (22), the field plate portion (38B) includes an opening recess (38C) that opens toward the drain region (34), Any one of Supplementary Notes 1 to 7, wherein at least a portion of the temperature sensor (60) is disposed within the opening recess (38C) when viewed from the thickness direction (Z-axis direction) of the semiconductor layer (22). 1.
  • the semiconductor device according to item 1.
  • the diode (61) is an anode region (62A); a cathode region (62C) formed apart from the anode region (62A); an intermediate region (62U) provided between the anode region (62A) and the cathode region (62C),
  • the diode (61) is a second conductivity type anode region (62A);
  • Appendix 17 The semiconductor device according to appendix 16, wherein the diode (171) is formed of conductive polysilicon.
  • Interlayer insulating layer 42 Source wiring 42A... Source contact part 44... Drain wiring 44A... Drain Contact part 46... Gate wiring 46A... Gate contact part 47... Silicide for gate 48... Guard ring 50... First ring region 52... Second ring region 54... Ring side contact region 60... Temperature sensor 61... Diode 62A... Anode region 62C ... Cathode region 62U... Intermediate region 64A... Silicide for anode 64C... Silicide for cathode 66A... Contact for anode 66C... Contact for cathode 68... Intermediate insulating film 70... Anode wiring 72... Cathode wiring 100... Semiconductor device 110... Semiconductor substrate 112... Semiconductor layer 112s... Surface 120...
  • Temperature sensor 171 Device TD...Thickness of diode TG...Thickness of gate electrode TF...Thickness of field plate portion TS...Thickness of interlayer insulating layer LX...Length of drain region LY...Length of drain region LDX...Thickness of diode Length LDY...Length of diode LBX...Length of body contact region LBY...Length of body contact region LSX...Length of source region LSY...Length of source region

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Abstract

半導体装置は、ｎ型の半導体層と、半導体層の表面に形成されたｎ型の第１ボディ領域と、第１ボディ領域に形成され、かつ第１ボディ領域の外縁から内側に離隔して形成されたｐ型のソース領域と、半導体層の表面に形成され、Ｘ軸方向において第１ボディ領域から離隔して形成されたｐ型のドレイン領域と、半導体層の表面のうちソース領域とドレイン領域とのＸ軸方向の間の部分の上に形成されたフィールド絶縁膜と、半導体層の表面のうちフィールド絶縁膜とドレイン領域とのＸ軸方向の間の部分の上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、フィールド絶縁膜上に形成された温度センサと、を備える。

Description

半導体装置
　本開示は、半導体装置に関する。
　一般に、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）等を含むトランジスタの温度を検出する温度センサが同一チップに設けられた構成の半導体装置が知られている（たとえば特許文献１参照）。
特開２０１５－１６６７１４号公報
　ところで、トランジスタが形成される領域と温度センサが形成される領域とが個別の領域として設けられた場合、半導体装置が大型化してしまう。
　本開示の一態様による半導体装置は、表面を有する第１導電型の半導体層と、前記半導体層の前記表面に形成された第１導電型のボディ領域と、前記ボディ領域に形成され、かつ前記ボディ領域の外縁から内側に離隔して形成された第２導電型のソース領域と、前記半導体層の前記表面に形成され、前記半導体層の厚さ方向と直交する第１方向において前記ボディ領域から離隔して形成された第２導電型のドレイン領域と、前記半導体層の前記表面のうち前記ソース領域と前記ドレイン領域との前記第１方向の間の部分の上に形成されたフィールド絶縁膜と、前記半導体層の前記表面のうち前記フィールド絶縁膜と前記ドレイン領域との前記第１方向の間の部分の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記フィールド絶縁膜上に形成された温度センサと、を備える。
　本開示の一態様による半導体装置は、表面を有する半導体層と、前記半導体層の前記表面に形成されたｎチャネル型の第１ＭＯＳ領域およびｐチャネル型の第２ＭＯＳ領域と、前記半導体層の前記表面に形成された絶縁膜を含み、前記第１ＭＯＳ領域と前記第２ＭＯＳ領域とを分離する素子分離領域と、前記絶縁膜上に形成された温度センサと、を備える。
　本開示の半導体装置によれば、大型化を抑制できる。
図１は、第１実施形態の半導体装置の概略平面図である。 図２は、図１の半導体装置の半導体層の概略平面図である。 図３は、図１のＦ３－Ｆ３線で切断した半導体装置の概略断面図である。 図４は、図３のＦ４部分の拡大図である。 図５は、図１のＦ５－Ｆ５線で切断した半導体装置の概略断面図である。 図６は、図１のＦ６部分の拡大図である。 図７は、第２実施形態の半導体装置の概略平面図である。 図８は、図７のＦ８－Ｆ８線で切断した半導体装置の概略断面図である。 図９は、図７のＦ９－Ｆ９線で切断した半導体装置の概略断面図である。 図１０は、図７のＦ１０－Ｆ１０線で切断した半導体装置の概略断面図である。 図１１は、変更例の半導体装置の概略平面図である。 図１２は、変更例の半導体装置の一部を拡大した概略断面図である。
　以下、添付図面を参照して本開示における半導体装置のいくつかの実施形態を説明する。なお、説明を簡単かつ明確にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチング線が省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
　以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図していない。
　＜第１実施形態＞
　図１は、半導体装置１０の概略平面構造を示している。図１では、図面の理解を容易にするため、便宜上、半導体装置１０の構成を簡略化して示している。また、図１では、後述するフィールド絶縁膜２４、層間絶縁層４０、ソース配線４２、およびドレイン配線４４を省略している。図２は、半導体装置１０の後述する半導体層２２の概略平面構造を示している。図３～図５は、半導体装置１０の概略断面構造を示している。
　また、本開示において使用される「平面視」という用語は、図３～図５に示される互いに直交するＸＹＺ軸のＺ軸方向に半導体装置１０を視ることをいう。また、図３～図５に示される半導体装置１０において、便宜上、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。明示的に別段の記載がない限り、「平面視」とは、半導体装置１０をＺ軸に沿って上方から視ることを指す。本実施形態では、Ｘ軸方向は「第１方向」に対応し、Ｙ軸方向は「第２方向」に対応している。
　図１に示すように、半導体装置１０は、平面視で矩形状に形成されている。図１の例においては、半導体装置１０は、Ｘ軸方向が短手方向となり、Ｙ軸方向が長手方向となる矩形状に形成されている。なお、平面視における半導体装置１０の形状は任意に変更可能である。
　半導体装置１０は、装置側面１２Ａ～１２Ｄを含む。装置側面１２Ａおよび装置側面１２ＢはＸ軸方向に互いに対向しており、装置側面１２Ｃおよび装置側面１２ＤはＹ軸方向に互いに対向している。装置側面１２Ａ，１２Ｂは、平面視でＹ軸方向に沿って延びており、装置側面１２Ｃ，１２Ｄは、平面視でＸ軸方向に沿って延びている。
　半導体装置１０は、素子分離部１４によって囲まれたセル領域１６を含む。換言すると、セル領域１６は、素子分離部１４によって区画されている。セル領域１６には、複数のトランジスタが形成されている。図１に示す例では、素子分離部１４は、平面視でＸ軸方向が短手方向となり、Ｙ軸方向が長手方向となる矩形枠状に形成されている。このため、セル領域１６は、平面視でＸ軸方向が短手方向となり、Ｙ軸方向が長手方向となる矩形状に形成されている。また、図１に示す例では、素子分離部１４は、装置側面１２Ａ～１２Ｄを含んで構成されている。なお、平面視におけるセル領域１６の形状は任意に変更可能である。
　図３に示すように、半導体装置１０は、ｐ型の半導体基板２０と、半導体基板２０上に形成されたｎ型の半導体層２２と、を備える。
　半導体基板２０は、たとえばシリコン（Ｓｉ）を含む材料によって形成されている。一例では、半導体基板２０は、Ｓｉ基板である。なお、半導体基板２０は、任意に変更可能であり、たとえばシリコンカーバイド（ＳｉＣ）基板であってもよい。半導体基板２０の厚さは、たとえば１００μｍ以上５００μｍ以下である。半導体基板２０のｐ型不純物濃度は、たとえば１×１０１３ｃｍ－３以上１×１０１５ｃｍ－３以下である。半導体基板２０は、基板表面２０ｓおよび基板裏面２０ｒを含む。基板裏面２０ｒは、半導体装置１０の装置裏面を構成している。半導体基板２０は、４つの基板側面を含む。４つの基板側面は装置側面１２Ａ～１２Ｄのそれぞれの一部を構成している。
　半導体層２２は、基板表面２０ｓ上に形成されている。本実施形態では、半導体層２２は、基板表面２０ｓに接している。半導体層２２は、たとえば基板表面２０ｓの全面にわたり形成されている。半導体層２２は、Ｚ軸方向が厚さとなるｎ型のエピタキシャル層によって形成されている。このため、Ｚ軸方向は、半導体層２２の厚さ方向であるといえる。半導体層２２の厚さは、半導体基板２０の厚さよりも薄く、たとえば３μｍ以上２０μｍ以下である。半導体層２２のｎ型不純物濃度は、たとえば１×１０１４ｃｍ－３以上１×１０１６ｃｍ－３以下である。
　図１に示すように、素子分離部１４は、半導体層２２の外周縁に設けられている。図３に示すように、素子分離部１４は、ｐ型のウェル領域として第１分離領域１４Ａおよび第２分離領域１４Ｂと、ｐ型の埋め込み層１４Ｃと、を含む。
　埋め込み層１４Ｃは、半導体基板２０と半導体層２２との境界を跨ぐように形成されている。埋め込み層１４Ｃの厚さは、たとえば２μｍ以上３μｍ以下である。埋め込み層１４Ｃのｐ型不純物濃度は、半導体層２２のｎ型不純物濃度よりも高い。
　第１分離領域１４Ａは、埋め込み層１４Ｃ上に形成されている。第２分離領域１４Ｂは、第１分離領域１４Ａ上に形成されている。第２分離領域１４Ｂは、半導体層２２の表面２２ｓに露出している。このように、素子分離部１４は、半導体層２２をＺ軸方向に貫通している。第２分離領域１４Ｂのｐ型不純物濃度は、第１分離領域１４Ａのｐ型不純物濃度よりも高い。
　第２分離領域１４Ｂの表層部には、ｐ型の素子分離側コンタクト領域１４Ｄが形成されている。素子分離側コンタクト領域１４Ｄのｐ型不純物濃度は、第２分離領域１４Ｂのｐ型不純物濃度よりも高い。
　図３および図５に示すように、半導体装置１０は、素子分離部１４によって区画されたセル領域１６に形成されたｎ＋型の埋め込み層１８を備える。埋め込み層１８は、平面視で素子分離部１４よりも一回り小さい矩形状に形成されている。図３および図５に示すように、埋め込み層１８は、半導体基板２０と半導体層２２との境界を跨ぐように形成されている。埋め込み層１８の厚さは、たとえば２μｍ以上３μｍ以下である。埋め込み層１８のｎ型不純物濃度は、半導体層２２のｎ型不純物濃度よりも高い。
　本実施形態では、ｎ型が第１導電型に対応し、ｐ型が第２導電型に対応している。ｎ型不純物は、たとえば、リン（Ｐ）、ヒ素（Ａｓ）などであってよい。また、ｐ型不純物は、たとえば、ホウ素（Ｂ）、アルミニウム（Ａｌ）などであってよい。
　半導体装置１０は、半導体層２２の表面２２ｓに形成されたフィールド絶縁膜２４を備える。フィールド絶縁膜２４は、素子分離部１４と同様に、平面視でセル領域１６を囲む矩形枠状に形成されている。また、フィールド絶縁膜２４は、セル領域１６にも選択的に形成されている。フィールド絶縁膜２４は、たとえば半導体層２２の表面２２ｓを選択的に酸化させることによって形成されたＬＯＣＯＳ（Local Oxidation of Silicon）膜である。フィールド絶縁膜２４は、たとえば酸化シリコン（ＳｉＯ２）によって形成されている。なお、フィールド絶縁膜２４は、窒酸化シリコン（ＳｉＯＮ）等の他の絶縁材料によって形成されていてもよい。
　（トランジスタの構成）
　次に、セル領域１６におけるトランジスタの構成について説明する。
　セル領域１６におけるトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、およびＪＦＥＴ（Junction Field Effect Transistor）のうち少なくとも１つを含む。一例では、トランジスタは、ＭＯＳＦＥＴを含む。本実施形態では、ＬＤ（Laterally Diffused）ＭＯＳＦＥＴを含む。
　図３に示すように、半導体装置１０は、セル領域１６において半導体層２２の表面２２ｓに形成されたｎ型の第１ボディ領域２６およびｐ型の第２ボディ領域２８と、第１ボディ領域２６の表面に形成されたｐ＋型のソース領域３０およびｎ＋型のボディコンタクト領域３２（図２参照）と、第２ボディ領域２８の表面に形成されたｐ＋型のドレイン領域３４と、を備える。
　図１に示すように、第１ボディ領域２６および第２ボディ領域２８はそれぞれ複数形成されている。各ボディ領域２６，２８は、平面視でＹ軸方向に延びている。複数の第１ボディ領域２６および複数の第２ボディ領域２８は、Ｘ軸方向において１つずつ交互に配列されている。第１ボディ領域２６および第２ボディ領域２８は、Ｘ軸方向において互いに離隔して配列されている。
　図３に示すように、第１ボディ領域２６および第２ボディ領域２８の各々の厚さは、たとえば０．５μｍ以上４μｍ以下である。ここで、第１ボディ領域２６の厚さは、半導体層２２の表面２２ｓと第１ボディ領域２６の底面とのＺ軸方向の間の距離によって定義できる。第２ボディ領域２８の厚さは、半導体層２２の表面２２ｓと第２ボディ領域２８の底面とのＺ軸方向の間の距離によって定義できる。
　第１ボディ領域２６および第２ボディ領域２８の各々の底面は、フィールド絶縁膜２４の底面よりも半導体基板２０寄りに位置している。一方、第１ボディ領域２６および第２ボディ領域２８の各々の底面は、埋め込み層１８よりも半導体層２２の表面２２ｓ寄りに位置している。第１ボディ領域２６のｎ型不純物濃度および第２ボディ領域２８のｐ型不純物濃度の各々は、たとえば１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下である。
　図２に示すように、ソース領域３０およびボディコンタクト領域３２は、平面視で第１ボディ領域２６の内方領域に形成されている。ソース領域３０およびボディコンタクト領域３２の各々は、第１ボディ領域２６の外縁２６Ａから内方に離隔して配置されている。ソース領域３０およびボディコンタクト領域３２の各々は、第１ボディ領域２６の外縁２６Ａに沿う形状の外周縁を有する。ソース領域３０およびボディコンタクト領域３２の各々の外周縁は、たとえば第１ボディ領域２６の外縁２６Ａよりも一回り小さい。ソース領域３０およびボディコンタクト領域３２はそれぞれ複数形成されている。複数のソース領域３０および複数のボディコンタクト領域３２は、Ｙ軸方向に１つずつ交互に配置されている。Ｙ軸方向において隣り合うソース領域３０およびボディコンタクト領域３２は、互いに接している。ボディコンタクト領域３２は、第１ボディ領域２６のＹ軸方向の両端部に配置されている。なお、ソース領域３０およびボディコンタクト領域３２の配置態様は、図２に示す配置態様に限られず、任意に変更可能である。
　ソース領域３０のｐ型不純物濃度は、第１ボディ領域２６のｎ型不純物濃度よりも高い。ソース領域３０のｐ型不純物濃度は、たとえば１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。図３に示すように、ソース領域３０の厚さは、第１ボディ領域２６の厚さよりも薄く、たとえば０．２μｍ以上１μｍ以下である。
　ボディコンタクト領域３２のｎ型不純物濃度は、第１ボディ領域２６のｎ型不純物濃度よりも高い。ボディコンタクト領域３２のｎ型不純物濃度は、たとえば１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。ボディコンタクト領域３２の厚さは、第１ボディ領域２６の厚さよりも薄く、たとえば０．２μｍ以上１μｍ以下である。
　図２および図５に示すように、ドレイン領域３４は、平面視で第２ボディ領域２８の内方領域に形成されている。ドレイン領域３４は、第２ボディ領域２８の外縁２８Ａから内方に離隔して配置されている。ドレイン領域３４は、平面視でＹ軸方向に沿って延びている。ドレイン領域３４のｐ型不純物濃度は、第２ボディ領域２８のｐ型不純物濃度よりも高い。ドレイン領域３４のｐ型不純物濃度は、たとえば１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。図５に示すように、ドレイン領域３４の厚さは、第２ボディ領域２８の厚さよりも薄く、たとえば０．２μｍ以上２μｍ以下である。
　図４に示すように、半導体装置１０は、半導体層２２の表面２２ｓに形成されたゲート絶縁膜３６と、ゲート絶縁膜３６上に形成されたゲート電極３８と、ゲート電極３８を覆う層間絶縁層４０と、を備える。また、図３に示すように、半導体装置１０は、層間絶縁層４０上に形成されたソース配線４２およびドレイン配線４４を備える。
　図４に示すように、ゲート絶縁膜３６は、半導体層２２の表面２２ｓのうち第１ボディ領域２６および第２ボディ領域２８の外方領域を覆うように形成されている。第１ボディ領域２６の外方領域は、第１ボディ領域２６のうち平面視でソース領域３０およびボディコンタクト領域３２を囲む部分の領域である。つまり、ゲート絶縁膜３６は、ソース領域３０およびボディコンタクト領域３２の双方を露出している。ゲート絶縁膜３６は、フィールド絶縁膜２４と一体化されている。ゲート絶縁膜３６は、たとえばＳｉＯ２によって形成されている。なお、ゲート絶縁膜３６は、ＳｉＯＮ等の他の絶縁材料によって形成されていてもよい。ゲート絶縁膜３６は、たとえばフィールド絶縁膜２４と同じ材料によって形成されている。ゲート絶縁膜３６の厚さは、フィールド絶縁膜２４の厚さよりも薄く、たとえば２ｎｍ以上５５ｎｍ以下である。
　図１に示すように、ゲート電極３８は、Ｙ軸方向に延びる矩形帯状に形成されている。ゲート電極３８のＹ軸方向の両端部は、第１ボディ領域２６よりも外方に位置している。ゲート電極３８は、ソース領域３０およびボディコンタクト領域３２の双方を露出するゲート開口部３９（図２では図示略）を有する。ゲート電極３８は、たとえば導電性のポリシリコンによって形成されている。ゲート電極３８は、たとえばｐ型の不純物を含むポリシリコンによって形成されている。ゲート電極３８のｐ型不純物濃度は、たとえば１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。ゲート電極３８は、たとえばコバルト（Ｃｏ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、Ａｌ、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）のうち少なくとも１つを含む材料によって形成されていてもよい。
　図４に示すように、ゲート電極３８は、ゲート絶縁膜３６上からフィールド絶縁膜２４上に連続して延びている。つまり、ゲート電極３８は、ゲート絶縁膜３６上に設けられた主電極部３８Ａと、フィールド絶縁膜２４の一部を覆うフィールドプレート部３８Ｂと、を含む。ゲート開口部３９は、主電極部３８Ａに形成されている。つまり、平面視において、主電極部３８Ａは、ソース領域３０およびボディコンタクト領域３２の双方を囲むように形成されている。
　図４および図５に示すように、ゲート電極３８上には、ゲート用シリサイド４７が形成されている。ゲート用シリサイド４７は、ニッケル（Ｎｉ）、Ｃｏ、およびＴｉのうち少なくとも１つを含むＳｉ化合物として構成されている。
　図４に示すように、層間絶縁層４０は、半導体層２２の表面２２ｓ上においてゲート絶縁膜３６、ゲート電極３８、およびフィールド絶縁膜２４ごと覆うように形成されている。層間絶縁層４０は、少なくともセル領域１６の全体を覆っている。図３に示す例では、層間絶縁層４０は、素子分離部１４上も覆っている。層間絶縁層４０の厚さは、フィールド絶縁膜２４の厚さ以上であり、たとえば０．３μｍ以上２μｍ以下である。層間絶縁層４０は、たとえばＳｉＯ２によって形成されている。なお、層間絶縁層４０は、窒化シリコン（ＳｉＮ）等の他の絶縁材料によって形成されていてもよい。また、層間絶縁層４０は、ＳｉＯ２とＳｉＮとの積層構造で構成されていてもよい。
　層間絶縁層４０上に形成されたソース配線４２は、ソース領域３０と電気的に接続されている。より詳細には、ソース配線４２は、層間絶縁層４０をＺ軸方向に貫通するソースコンタクト部４２Ａを含む。ソースコンタクト部４２Ａは、平面視でソース領域３０と重なる位置に配置されており、ソース領域３０と接している。これにより、ソース配線４２がソース領域３０と電気的に接続される。ソース配線４２は、たとえばＡｌ、Ｃｕ、Ｔｉのうち少なくとも１つを含む導電材料によって形成されている。一例では、ソース配線４２は、Ａｌによって形成されている。
　層間絶縁層４０上に形成されたドレイン配線４４は、ドレイン領域３４と電気的に接続されている。より詳細には、ドレイン配線４４は、層間絶縁層４０をＺ軸方向に貫通するドレインコンタクト部４４Ａを含む。ドレインコンタクト部４４Ａは、平面視でドレイン領域３４と重なる位置に配置されており、ドレイン領域３４と接している。これにより、ドレイン配線４４がドレイン領域３４と電気的に接続される。ドレイン配線４４は、たとえばＡｌ、Ｃｕ、Ｔｉのうち少なくとも１つを含む導電材料によって形成されている。一例では、ドレイン配線４４は、Ａｌによって形成されている。
　図５に示すように、層間絶縁層４０上にはゲート配線４６が形成されている。ゲート配線４６は、ソース配線４２およびドレイン配線４４（ともに図３参照）と同様にゲートコンタクト部４６Ａによってゲート電極３８と電気的に接続されている。図１に示すように、ゲートコンタクト部４６Ａは、平面視でゲート電極３８のＹ軸方向の両端部と重なる位置に配置されている。ゲートコンタクト部４６Ａは、ゲート用シリサイド４７に接している。このため、ゲートコンタクト部４６Ａは、ゲート用シリサイド４７を介してゲート電極３８と電気的に接続されている。ゲート配線４６は、たとえばＡｌ、Ｃｕ、Ｔｉのうち少なくとも１つを含む導電材料によって形成されている。一例では、ゲート配線４６は、Ａｌによって形成されている。つまり、ソース配線４２、ドレイン配線４４、およびゲート配線４６は、同じ材料によって形成されていてもよい。
　なお、ソースコンタクト部４２Ａ、ドレインコンタクト部４４Ａ、およびゲートコンタクト部４６Ａの各々は、ソース配線４２、ドレイン配線４４、およびゲート配線４６とは異なる導電材料によって形成されていてもよい。一例では、ソースコンタクト部４２Ａ、ドレインコンタクト部４４Ａ、およびゲートコンタクト部４６Ａの各々は、タングステン（Ｗ）を含む材料によって形成されている。
　図１および図２に示すように、半導体装置１０は、第１ボディ領域２６および第２ボディ領域２８の双方を囲むｎ型のガードリング４８を備える。ガードリング４８は、平面視でソース領域３０、ボディコンタクト領域３２、およびドレイン領域３４を囲んでいるともいえる。また、ガードリング４８は、平面視でゲート電極３８を囲んでいる。ガードリング４８は、平面視で埋め込み層１８の外周部と重なる位置に設けられている。このため、平面視において、ガードリング４８は、Ｘ軸方向が短手方向となり、Ｙ軸方向が長手方向となる矩形枠状に形成されている。
　図１～図３に示すように、ガードリング４８は、埋め込み層１８上に形成された第１リング領域５０と、第１リング領域５０上に形成された第２リング領域５２と、を含む。図３に示すように、第２リング領域５２は、半導体層２２の表面２２ｓに露出している。このように、セル領域１６のトランジスタは、ガードリング４８および埋め込み層１８によってＸ軸方向、Ｙ軸方向、およびＺ軸方向から囲まれている。第２リング領域５２のｎ型不純物濃度は、第１リング領域５０のｎ型不純物濃度よりも高い。また、ガードリング４８および埋め込み層１８の双方は、電気的にフローティング状態である。
　第２リング領域５２の表層部には、ｎ型のリング側コンタクト領域５４が形成されている。リング側コンタクト領域５４のｎ型不純物濃度は、第２リング領域５２のｎ型不純物濃度よりも高い。なお、リング側コンタクト領域５４は省略されていてもよい。
　（温度センサの構成）
　図１に示すように、半導体装置１０は、フィールド絶縁膜２４上に形成された温度センサ６０を備える。平面視において、温度センサ６０は、素子分離部１４によって囲まれた領域内に形成されているともいえる。本実施形態では、平面視において、温度センサ６０は、セル領域１６内に形成されている。平面視において、温度センサ６０は、ガードリング４８によって囲まれた領域内に形成されているともいえる。平面視において、温度センサ６０は、トランジスタが形成された領域内に形成されているともいえる。
　図４および図５に示すように、温度センサ６０は、ダイオード６１を含む。ダイオード６１は、フィールド絶縁膜２４上に形成されている。より詳細には、ダイオード６１は、フィールド絶縁膜２４のうち第２ボディ領域２８を覆う部分の上に形成されている。ダイオード６１は、たとえばフィールド絶縁膜２４と接している。なお、ダイオード６１とフィールド絶縁膜２４との間には、フィールド絶縁膜２４とは別の絶縁膜が介在していてもよい。
　本実施形態では、ダイオード６１は、たとえば導電性のポリシリコンによって形成されている。つまり、ダイオード６１は、ゲート電極３８と同じ材料によって形成されている。なお、ダイオード６１は、ゲート電極３８とは異なる材料によって形成されていてもよい。
　温度センサ６０（ダイオード６１）は、ゲート電極３８ごと層間絶縁層４０によって覆われている。層間絶縁層４０の厚さＴＳは、ダイオード６１の厚さＴＤよりも厚い。
　図５に示すように、ダイオード６１の厚さＴＤは、ゲート電極３８の厚さＴＧと等しい。より詳細には、ダイオード６１の厚さＴＤは、フィールドプレート部３８Ｂの厚さＴＦと等しい。ここで、ダイオード６１の厚さＴＤとゲート電極３８の厚さＴＧとの差がたとえばダイオード６１の厚さＴＤの１０％以内であれば、ダイオード６１の厚さＴＤがゲート電極３８の厚さＴＧと等しいといえる。また、ダイオード６１の厚さＴＤとフィールドプレート部３８Ｂの厚さＴＦとの差がたとえばダイオード６１の厚さＴＤの１０％以内であれば、ダイオード６１の厚さＴＤがフィールドプレート部３８Ｂの厚さＴＦと等しいといえる。
　ダイオード６１は、アノード領域６２Ａと、アノード領域６２Ａから離隔して形成されたカソード領域６２Ｃと、アノード領域６２Ａとカソード領域６２Ｃとの間に設けられた中間領域６２Ｕと、を含む。アノード領域６２Ａ、カソード領域６２Ｃ、および中間領域６２Ｕは、Ｙ軸方向に配列されている。アノード領域６２Ａおよびカソード領域６２Ｃは、Ｙ軸方向に配列されているともいえる。図５の例では、アノード領域６２Ａは、中間領域６２Ｕに対して装置側面１２Ｃ寄りに配置されている。カソード領域６２Ｃは、中間領域６２Ｕに対して装置側面１２Ｄ寄りに配置されている。
　アノード領域６２Ａは、ｐ型不純物を含む。つまり、アノード領域６２Ａは第２導電型である。換言すると、アノード領域６２Ａは、ゲート電極３８と同じ導電型である。アノード領域６２Ａのｐ型不純物濃度は、ゲート電極３８のｐ型不純物濃度と等しくてもよい。カソード領域６２Ｃは、ｎ型不純物を含む。つまり、カソード領域６２Ｃは第１導電型である。換言すると、カソード領域６２Ｃは、ゲート電極３８とは異なる導電型である。カソード領域６２Ｃのｎ型不純物濃度は、たとえばアノード領域６２Ａのｐ型不純物濃度と等しくてもよい。
　なお、アノード領域６２Ａのｐ型不純物濃度およびカソード領域６２Ｃのｎ型不純物濃度の各々は、任意に変更可能である。一例では、アノード領域６２Ａのｐ型不純物濃度は、ゲート電極３８のｐ型不純物濃度よりも高くてもよいし、ゲート電極３８のｐ型不純物濃度よりも低くてもよい。カソード領域６２Ｃのｎ型不純物濃度は、アノード領域６２Ａのｐ型不純物濃度よりも高くてもよいし、アノード領域６２Ａのｐ型不純物濃度よりも低くてもよい。
　中間領域６２Ｕの不純物濃度は、アノード領域６２Ａおよびカソード領域６２Ｃの不純物濃度よりも低い。より詳細には、中間領域６２ＵのＹ軸方向の中央の不純物濃度は、中間領域６２ＵのＹ軸方向の両端部の不純物濃度よりも低い。中間領域６２ＵのＹ軸方向の両端部のうちアノード領域６２Ａに近い方の端部は、ｐ型不純物を含む。中間領域６２ＵのＹ軸方向の両端部のうちカソード領域６２Ｃに近い方の端部は、ｎ型不純物を含む。中間領域６２ＵのＹ軸方向の中央は、不純物が含まれない領域であってよい。このように、中間領域６２Ｕは、そのＹ軸方向の中央からアノード領域６２Ａに向かうにつれてｐ型不純物濃度が徐々に高くなり、Ｙ軸方向の中央からカソード領域６２Ｃに向かうにつれてｎ型不純物濃度が徐々に高くなるように構成されている。
　温度センサ６０（ダイオード６１）は、アノード領域６２Ａ上に形成されたアノード用シリサイド６４Ａと、カソード領域６２Ｃ上に形成されたカソード用シリサイド６４Ｃと、をさらに備える。
　アノード用シリサイド６４Ａおよびカソード用シリサイド６４Ｃは、Ｙ軸方向において互いに離隔して配列されている。アノード用シリサイド６４Ａおよびカソード用シリサイド６４Ｃは、Ｎｉ、Ｃｏ、およびＴｉのうち少なくとも１つを含むＳｉ化合物として構成されている。
　半導体装置１０は、アノード領域６２Ａに電気的に接続された複数のアノード用コンタクト６６Ａと、カソード領域６２Ｃに電気的に接続された複数のカソード用コンタクト６６Ｃと、をさらに備える。
　複数のアノード用コンタクト６６Ａは、平面視においてアノード領域６２Ａと重なる位置に設けられている。各アノード用コンタクト６６Ａは、層間絶縁層４０をＺ軸方向に貫通するように延びている。各アノード用コンタクト６６Ａは、アノード用シリサイド６４Ａに接している。このように、各アノード用コンタクト６６Ａは、アノード用シリサイド６４Ａを介してアノード領域６２Ａと電気的に接続されている。平面視において、複数のアノード用コンタクト６６Ａは、Ｙ軸方向において互いに離隔して配列されている。複数のアノード用コンタクト６６Ａは、Ｘ軸方向において互いに揃っている。
　複数のカソード用コンタクト６６Ｃは、平面視においてカソード領域６２Ｃと重なる位置に設けられている。各カソード用コンタクト６６Ｃは、層間絶縁層４０をＺ軸方向に貫通するように延びている。各カソード用コンタクト６６Ｃは、カソード用シリサイド６４Ｃに接している。このように、各カソード用コンタクト６６Ｃは、カソード用シリサイド６４Ｃを介してカソード領域６２Ｃと電気的に接続されている。平面視において、複数のカソード用コンタクト６６Ｃは、Ｙ軸方向において互いに離隔して配列されている。複数のカソード用コンタクト６６Ｃは、Ｘ軸方向において互いに揃っている。
　半導体装置１０は、アノード用シリサイド６４Ａとカソード用シリサイド６４ＣとのＹ軸方向の間に設けられた中間絶縁膜６８をさらに備える。中間絶縁膜６８は、たとえばＳｉＯ２を含む材料によって形成されている。なお、中間絶縁膜６８は、ＳｉＮまたはＳｉＯＮを含む材料によって形成されていてもよい。
　中間絶縁膜６８は、層間絶縁層４０によって覆われている。中間絶縁膜６８は、アノード用シリサイド６４Ａおよびカソード用シリサイド６４Ｃの双方と接している。平面視において、中間絶縁膜６８は、中間領域６２Ｕを覆っている。加えて、図５の例では、中間絶縁膜６８は、アノード領域６２Ａのうち中間領域６２Ｕ寄りの端部と、カソード領域６２Ｃのうち中間領域６２Ｕ寄りの端部との各々を覆っている。つまり、中間絶縁膜６８のＹ軸方向の長さは、中間領域６２ＵのＹ軸方向の長さよりも長い。図５の例では、中間絶縁膜６８の厚さは、アノード用シリサイド６４Ａの厚さおよびカソード用シリサイド６４Ｃの厚さの双方よりも厚い。一方、中間絶縁膜６８の厚さは、アノード領域６２Ａの厚さおよびカソード領域６２Ｃの厚さの双方よりも薄い。なお、中間絶縁膜６８の厚さは、任意に変更可能である。
　半導体装置１０は、層間絶縁層４０上に形成されたアノード配線７０およびカソード配線７２を備える。アノード配線７０は、各アノード用コンタクト６６Ａと接続されている。つまり、アノード配線７０は、各アノード用コンタクト６６Ａを介してアノード領域６２Ａと電気的に接続されている。カソード配線７２は、各カソード用コンタクト６６Ｃと接続されている。つまり、カソード配線７２は、各カソード用コンタクト６６Ｃを介してカソード領域６２Ｃと電気的に接続されている。アノード配線７０およびカソード配線７２は、たとえばソース配線４２、ドレイン配線４４、およびゲート配線４６と同じ材料によって形成されている。
　図６は、図１の半導体装置１０におけるＸ軸方向およびＹ軸方向の中央部を拡大した構造を示している。なお、図６では、便宜上、アノード用シリサイド６４Ａ、カソード用シリサイド６４Ｃ、および中間絶縁膜６８を省略して示している。
　平面視において、温度センサ６０は、半導体装置１０におけるＸ軸方向およびＹ軸方向の中央部に形成されている。温度センサ６０（ダイオード６１）は、平面視において、セル領域１６におけるＸ軸方向およびＹ軸方向の中央部に形成されているともいえる。平面視において、温度センサ６０（ダイオード６１）は、第２ボディ領域２８内に形成されている。平面視において、温度センサ６０（ダイオード６１）は、第２ボディ領域２８と重なる位置に形成されているともいえる。本実施形態では、温度センサ６０（ダイオード６１）は、平面視において第２ボディ領域２８と重なる位置に設けられたフィールド絶縁膜２４上に形成されている。このため、平面視において、温度センサ６０（ダイオード６１）は、ソース領域３０よりもドレイン領域３４寄りに配置されている。
　ダイオード６１は、平面視においてＹ軸方向に延びている。つまり、ダイオード６１は、アノード領域６２Ａおよびカソード領域６２Ｃの配列方向に延びている。ダイオード６１のＹ軸方向の長さＬＤＹは、ダイオード６１のＸ軸方向の長さＬＤＸよりも長い。
　ダイオード６１のＹ軸方向の長さＬＤＹは、ドレイン領域３４のＹ軸方向の長さＬＹよりも短い。ダイオード６１のＹ軸方向の長さＬＤＹは、ドレイン領域３４のＸ軸方向の長さＬＸよりも長い。ダイオード６１のＹ軸方向の長さＬＤＹは、ボディコンタクト領域３２のＹ軸方向の長さＬＢＹよりも長い。ダイオード６１のＹ軸方向の長さＬＤＹは、ボディコンタクト領域３２のＸ軸方向の長さＬＢＸよりも長い。ダイオード６１のＹ軸方向の長さＬＤＹは、ソース領域３０のＹ軸方向の長さＬＳＹよりも長い。ダイオード６１のＹ軸方向の長さＬＤＹは、ソース領域３０のＸ軸方向の長さＬＳＸよりも長い。
　ダイオード６１のＸ軸方向の長さＬＤＸは、ドレイン領域３４のＸ軸方向の長さＬＸよりも短い。ダイオード６１のＸ軸方向の長さＬＤＸは、ボディコンタクト領域３２のＹ軸方向の長さＬＢＹよりも短い。ダイオード６１のＸ軸方向の長さＬＤＸは、ボディコンタクト領域３２のＸ軸方向の長さＬＢＸよりも短い。ダイオード６１のＸ軸方向の長さＬＤＸは、ソース領域３０のＹ軸方向の長さＬＳＹよりも短い。ダイオード６１のＸ軸方向の長さＬＤＸは、ソース領域３０のＸ軸方向の長さＬＳＸよりも短い。
　図５および図６に示すように、アノード領域６２ＡのＹ軸方向の長さおよびカソード領域６２ＣのＹ軸方向の長さの各々は、中間領域６２ＵのＹ軸方向の長さよりも長い。図５および図６の例では、アノード領域６２ＡのＹ軸方向の長さは、カソード領域６２ＣのＹ軸方向の長さと等しい。ここで、アノード領域６２ＡのＹ軸方向の長さとカソード領域６２ＣのＹ軸方向の長さとの差がたとえばアノード領域６２ＡのＹ軸方向の長さの１０％以内であれば、アノード領域６２ＡのＹ軸方向の長さがカソード領域６２ＣのＹ軸方向の長さと等しいといえる。
　ゲート電極３８は、フィールドプレート部３８ＢのＹ軸方向の一部を切り欠くことによって形成された開口凹部３８Ｃを含む。平面視において、開口凹部３８Ｃは、セル領域１６におけるＸ軸方向およびＹ軸方向の中央部に形成されている。つまり、図６の例では、開口凹部３８Ｃは、Ｘ軸方向に配列された３つのゲート電極３８のうちＸ軸方向の中央のゲート電極３８に形成されている。開口凹部３８Ｃは、平面視において、Ｘ軸方向に向けて開口している。より詳細には、平面視において、開口凹部３８Ｃは、３つのゲート電極３８のうちＸ軸方向の中央のゲート電極３８に対して装置側面１２Ａ（図１参照）寄りに隣接するドレイン領域３４に向けて開口している。開口凹部３８ＣのＹ軸方向の長さは、開口凹部３８ＣのＸ軸方向の長さよりも長い。
　平面視において、温度センサ６０の少なくとも一部は、開口凹部３８Ｃ内に配置されている。図６の例では、平面視において、温度センサ６０の全体が開口凹部３８Ｃ内に配置されている。温度センサ６０のＸ軸方向の両端縁のうち装置側面１２Ａ寄りの端縁は、Ｘ軸方向において、ゲート電極３８のＸ軸方向の両端縁のうち装置側面１２Ａ寄りの端縁と揃っている。温度センサ６０は、ゲート電極３８と離隔して配置されている。温度センサ６０およびゲート電極３８の双方は、層間絶縁層４０によって覆われている。このため、温度センサ６０とゲート電極３８との間には、層間絶縁層４０が設けられている。ここで、層間絶縁層４０は「絶縁層」に対応している。
　（作用）
　たとえば、半導体層２２において、温度センサがセル領域１６とは異なる領域に形成された場合、温度センサが形成される領域とセル領域１６との間には素子分離部が設けられる。このため、温度センサが形成される領域および素子分離部が形成される領域の分だけ、平面視における半導体層２２の表面２２ｓの面積を大きくする必要がある。
　この点、本実施形態では、温度センサ６０は、半導体層２２の表面２２ｓのうちソース領域３０とドレイン領域３４とのＸ軸方向の間に形成されたフィールド絶縁膜２４上に形成されている。つまり、温度センサ６０は、セル領域１６内に形成されている。これにより、セル領域１６とは別に、温度センサが形成される領域および上記素子分離部が形成される領域との双方が不要となるため、平面視における半導体層２２の表面２２ｓの面積が大きくなることを抑制できる。
　（効果）
　本実施形態の半導体装置１０によれば、以下の効果が得られる。
　（１－１）半導体装置１０は、表面２２ｓを有するｎ型の半導体層２２と、半導体層２２の表面２２ｓに形成されたｎ型の第１ボディ領域２６と、第１ボディ領域２６に形成され、かつ第１ボディ領域２６の外縁２６Ａから内側に離隔して形成されたｐ型のソース領域３０と、半導体層２２の表面２２ｓに形成され、半導体層２２の厚さ方向（Ｚ軸方向）と直交する第１方向（Ｘ軸方向）において第１ボディ領域２６から離隔して形成されたｐ型のドレイン領域３４と、半導体層２２の表面２２ｓのうちソース領域３０とドレイン領域３４とのＸ軸方向の間の部分の上に形成されたフィールド絶縁膜２４と、半導体層２２の表面２２ｓのうちフィールド絶縁膜２４とドレイン領域３４とのＸ軸方向の間の部分の上に形成されたゲート絶縁膜３６と、ゲート絶縁膜３６上に形成されたゲート電極３８と、フィールド絶縁膜２４上に形成された温度センサ６０と、を備える。
　この構成によれば、温度センサ６０がフィールド絶縁膜２４上に形成されたので、素子分離を設けることなく、トランジスタが形成される領域であるセル領域１６内に温度センサ６０を形成することができる。セル領域１６とは別の領域に温度センサ６０が配置される場合と比較して、平面視における半導体層２２の表面２２ｓの面積が大きくなることを抑制できる。したがって、半導体装置１０の大型化を抑制できる。
　温度センサ６０が平面視でソース領域３０とドレイン領域３４との間に配置されているため、セル領域１６の温度を直接的に検出することができる。したがって、トランジスタの温度を正確に検出することができる。また、トランジスタの近傍に温度センサ６０を配置することができるため、トランジスタの温度変化を速やかに検出することができる。
　（１－２）温度センサ６０は、ダイオード６１を含む。ダイオード６１は、導電性のポリシリコンによって形成されている。ゲート電極３８は、導電性のポリシリコンによって形成されている。
　この構成によれば、ゲート電極３８およびダイオード６１が同じ材料によって形成されているため、ゲート電極３８を形成する工程において、ダイオード６１を形成することができる。したがって、半導体装置１０の製造工程を簡素化できるので、半導体装置１０の製造コストの低下を図ることができる。
　（１－３）ダイオード６１のＹ軸方向の長さＬＤＹは、ダイオード６１のＸ軸方向の長さＬＤＸよりも長い。
　この構成によれば、ソース領域３０およびドレイン領域３４の配列方向であるＸ軸方向よりも、平面視でＸ軸方向に直交するＹ軸方向のほうがダイオード６１を形成する領域を容易に確保できる。したがって、フィールド絶縁膜２４上にダイオード６１を容易に形成することができる。
　（１－４）ダイオード６１は、アノード領域６２Ａおよびカソード領域６２Ｃを含む。アノード領域６２Ａおよびカソード領域６２Ｃは、Ｙ軸方向に配列されている。
　この構成によれば、アノード領域６２Ａおよびカソード領域６２ＣがＹ軸方向に配列されているため、Ｙ軸方向に延びるように形成されたダイオード６１に、アノード領域６２Ａおよびカソード領域６２Ｃを容易に形成できる。
　（１－５）半導体装置１０は、アノード領域６２Ａに電気的に接続された複数のアノード用コンタクト６６Ａと、カソード領域６２Ｃに電気的に接続された複数のカソード用コンタクト６６Ｃと、をさらに備える。複数のアノード用コンタクト６６ＡはＹ軸方向に離隔して配列されており、複数のカソード用コンタクト６６ＣはＹ軸方向に離隔して配列されている。
　この構成によれば、Ｙ軸方向に延びるように形成されたダイオード６１では、アノード領域６２Ａおよびカソード領域６２Ｃの双方がＹ軸方向に長く形成することができる。このため、Ｙ軸方向に長いアノード領域６２Ａと平面視に重なる位置に各アノード用コンタクト６６Ａを容易に配置できる。Ｙ軸方向に長いカソード領域６２Ｃと平面視で重なる位置に各カソード用コンタクト６６Ｃを容易に配置できる。
　（１－６）たとえばソース領域３０とドレイン領域３４との間のチャネル領域と、第２ボディ領域２８における温度センサ６０が配置されるためのフィールド絶縁膜２４が形成される領域との少なくとも一方を大きくとらなければ、温度センサ６０がドレイン領域３４よりもソース領域３０寄りに配置される構成にならない。このため、温度センサ６０がドレイン領域３４よりもソース領域３０寄りに配置される構成にしようとすると、半導体装置１０が大型化してしまう。
　この点、本実施形態では、平面視において、温度センサ６０は、ソース領域３０よりもドレイン領域３４寄りに配置されている。これにより、ソース領域３０とドレイン領域３４との間のチャネル領域と、第２ボディ領域２８における温度センサ６０が配置されるためのフィールド絶縁膜２４が形成される領域との少なくとも一方を大きくとる必要がないため、半導体装置１０の大型化を抑制できる。
　（１－７）ゲート電極３８は、フィールド絶縁膜２４上に形成されたフィールドプレート部３８Ｂを含む。平面視において、フィールドプレート部３８Ｂは、ドレイン領域３４に向けて開口する開口凹部３８Ｃを含む。平面視において、温度センサ６０の少なくとも一部は、開口凹部３８Ｃ内に配置されている。
　この構成によれば、温度センサ６０が平面視においてゲート電極３８に対してＸ軸方向およびＹ軸方向の双方に重なるように配置される。このため、温度センサ６０がゲート電極３８に対してＸ軸方向に離隔することによって、Ｙ軸方向から視て、温度センサ６０がゲート電極３８と重ならない位置に配置される構成と比較して、Ｘ軸方向において半導体層２２を小型化できる。したがって、半導体装置１０の小型化を図ることができる。
　（１－８）温度センサ６０とゲート電極３８との間には、層間絶縁層４０が設けられている。
　この構成によれば、層間絶縁層４０によって温度センサ６０とゲート電極３８とを絶縁することができる。
　（１－９）ダイオード６１の厚さＴＤは、ゲート電極３８の厚さＴＧと等しい。
　この構成によれば、ゲート電極３８を形成する工程においてダイオード６１を形成する場合にダイオード６１の厚さＴＤをゲート電極３８の厚さＴＧに対して変更しなくてもよいため、ダイオード６１を容易に形成することができる。
　（１－１０）アノード配線７０およびカソード配線７２は、ソース配線４２、ドレイン配線４４、およびゲート配線４６と同じ材料によって形成されている。
　この構成によれば、層間絶縁層４０上に形成されるアノード配線７０、カソード配線７２、ソース配線４２、ドレイン配線４４、およびゲート配線４６を、たとえば共通の金属層をエッチングすることによって形成できる。したがって、アノード配線７０、カソード配線７２、ソース配線４２、ドレイン配線４４、およびゲート配線４６を容易に形成できる。
　＜第２実施形態＞
　図７～図１０を参照して、第２実施形態の半導体装置１００について説明する。
　図７～図１０は、半導体装置１００において、温度センサ１７０を構成する部分を示している。半導体装置１００は、複数の第１ＭＯＳ領域１２０および複数の第２ＭＯＳ領域１３０を含む。各第１ＭＯＳ領域１２０および各第２ＭＯＳ領域１３０は、半導体装置１００のうちトランジスタが形成される領域内に形成されている。なお、図７では、温度センサ１７０を構成する部分として、１つの第１ＭＯＳ領域１２０および１つの第２ＭＯＳ領域１３０を示している。第１ＭＯＳ領域１２０と第１ゲート電極１５２は、ｎチャネルＭＯＳＦＥＴを構成している。第２ＭＯＳ領域１３０と第２ゲート電極１５４は、ｐチャネルＭＯＳＦＥＴを構成している。半導体装置１００に形成された第１ＭＯＳ領域１２０および第２ＭＯＳ領域１３０と第１ゲート電極１５２および第２ゲート電極１５４とを利用して温度センサ１７０を構成することができる。以下では、温度センサ１７０を形成する領域について、その詳細を説明する。
　図８に示すように、第２実施形態の半導体装置１００は、ｐ型の半導体基板１１０と、半導体基板１１０上に形成されたｎ型の半導体層１１２と、を備える。半導体基板１１０および半導体層１１２は、第１実施形態の半導体基板２０および半導体層２２（図３参照）と同様の構成である。半導体層１１２は、表面１１２ｓを含む。
　図７に示すように、半導体装置１００は、ｎチャネル型の第１ＭＯＳ領域１２０と、ｐチャネル型の第２ＭＯＳ領域１３０とを含むＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を含む。半導体装置１００は、第１ＭＯＳ領域１２０と第２ＭＯＳ領域１３０とを分離する素子分離部１４０をさらに含む。
　第１ＭＯＳ領域１２０および第２ＭＯＳ領域１３０の各々は、ＭＯＳＦＥＴが形成される領域であり、半導体層１１２の表面１１２ｓ（ともに図８参照）に形成されている。第１ＭＯＳ領域１２０および第２ＭＯＳ領域１３０は、Ｘ軸方向において互いに離隔して配列されている。素子分離部１４０の少なくとも一部は、第１ＭＯＳ領域１２０および第２ＭＯＳ領域１３０とのＸ軸方向の間に形成されている。
　図９に示すように、第１ＭＯＳ領域１２０は、ｎ型の第１ウェル領域１２２と、第１ウェル領域１２２の表面に形成されたｐ型の第１ソース領域１２４およびｐ型の第１ドレイン領域１２６と、を含む。第１ソース領域１２４および第１ドレイン領域１２６は、Ｙ軸方向において互いに離隔して配列されている。つまり、第１ソース領域１２４および第１ドレイン領域１２６は、平面視において第１ＭＯＳ領域１２０および第２ＭＯＳ領域１３０の配列方向と直交する方向に配列されている。
　第１ウェル領域１２２のｎ型不純物濃度は、半導体層１１２のｎ型不純物濃度よりも高い。第１ソース領域１２４および第１ドレイン領域１２６の双方のｐ型不純物濃度は、第１ウェル領域１２２のｎ型不純物濃度よりも高い。一例では、第１ウェル領域１２２のｎ型不純物濃度は、たとえば１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下である。第１ソース領域１２４および第１ドレイン領域１２６のｐ型不純物濃度は、たとえば１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。
　図１０に示すように、第２ＭＯＳ領域１３０は、ｐ型の第２ウェル領域１３２と、第２ウェル領域１３２の表面に形成されたｎ型の第２ソース領域１３４およびｎ型の第２ドレイン領域１３６と、を含む。第２ソース領域１３４および第２ドレイン領域１３６は、Ｙ軸方向において互いに離隔して配列されている。つまり、第２ソース領域１３４および第２ドレイン領域１３６は、平面視において第１ＭＯＳ領域１２０および第２ＭＯＳ領域１３０の配列方向と直交する方向に配列されている。
　第２ウェル領域１３２のｐ型不純物濃度は、半導体層１１２のｎ型不純物濃度よりも高い。第２ソース領域１３４および第２ドレイン領域１３６の双方のｎ型不純物濃度は、第２ウェル領域１３２のｐ型不純物濃度よりも高い。一例では、第２ウェル領域１３２のｐ型不純物濃度は、たとえば１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下である。第２ソース領域１３４および第２ドレイン領域１３６のｎ型不純物濃度は、たとえば１×１０１９ｃｍ－３以上５×１０２１ｃｍ－３以下である。
　図７に示すように、素子分離部１４０は、第１ＭＯＳ領域１２０および第２ＭＯＳ領域１３０の各々を囲むように形成されている。図８に示すように、素子分離部１４０は、フィールド絶縁膜１４２を含む。フィールド絶縁膜１４２は、たとえばＬＯＣＯＳ膜によって形成されている。フィールド絶縁膜１４２は、第１ＭＯＳ領域１２０の外周部および第２ＭＯＳ領域１３０の外周部にも形成されている。フィールド絶縁膜１４２は、第１ＭＯＳ領域１２０と第２ＭＯＳ領域１３０とのＸ軸方向の間に形成された中間絶縁膜１４４を含む。中間絶縁膜１４４は、Ｙ軸方向に沿って延びている。
　図７に示すように、第１ＭＯＳ領域１２０および第２ＭＯＳ領域１３０のＹ軸方向の中央部には、第１ＭＯＳ領域１２０および第２ＭＯＳ領域１３０の双方を跨ぐようにＸ軸方向に延びるゲート電極１５０が形成されている。ゲート電極１５０は、中間絶縁膜１４４を跨ぐようにＸ軸方向に延びている。
　図８に示すように、ゲート電極１５０は、第１ＭＯＳ領域１２０上に形成された第１ゲート電極１５２と、第２ＭＯＳ領域１３０上に形成された第２ゲート電極１５４と、素子分離部１４０上に形成された第３ゲート電極１５６と、を含む。ゲート電極１５０は、たとえば導電性のポリシリコンによって形成されている。
　第１ＭＯＳ領域１２０と第１ゲート電極１５２とのＺ軸方向の間、および第２ＭＯＳ領域１３０と第２ゲート電極１５４とのＺ軸方向の間の双方には、ゲート絶縁膜１５８が介在している。ゲート絶縁膜１５８は、たとえばＳｉＯ２を含む材料によって形成されている。つまり、第１ゲート電極１５２および第２ゲート電極１５４の双方は、ゲート絶縁膜１５８上に形成されているともいえる。第１ゲート電極１５２はｐ型の不純物を含み、第２ゲート電極１５４はｎ型の不純物を含む。
　第３ゲート電極１５６は、中間絶縁膜１４４上に形成されている。第３ゲート電極１５６の不純物濃度は、第１ゲート電極１５２のｐ型不純物濃度および第２ゲート電極１５４のｎ型不純物濃度よりも低い。より詳細には、第３ゲート電極１５６のＸ軸方向の中央の不純物濃度は、第３ゲート電極１５６のＸ軸方向の両端部の不純物濃度よりも低い。第３ゲート電極１５６のＸ軸方向の両端部のうち第１ゲート電極１５２に近い方の端部は、ｐ型不純物を含む。第３ゲート電極１５６のＸ軸方向の両端部のうち第２ゲート電極１５４に近い方の端部は、ｎ型不純物を含む。第３ゲート電極１５６のＸ軸方向の中央は、不純物が含まれない領域であってよい。このように、第３ゲート電極１５６は、そのＸ軸方向の中央から第１ゲート電極１５２に向かうにつれてｐ型不純物濃度が徐々に高くなり、Ｘ軸方向の中央から第２ゲート電極１５４に向かうにつれてｎ型不純物濃度が徐々に高くなるように構成されている。
　このように、ゲート電極１５０は、ゲート絶縁膜１５８およびフィールド絶縁膜１４２（中間絶縁膜１４４）上に形成されている。つまり、ゲート電極１５０は、半導体層１１２の表面１１２ｓに形成された絶縁膜上に形成されているといえる。ここで、本実施形態では、ゲート絶縁膜１５８およびフィールド絶縁膜１４２の双方は「絶縁膜」に対応している。
　第１ゲート電極１５２上には、第１シリサイド１５２Ａが形成されている。第２ゲート電極１５４上には、第２シリサイド１５４Ａが形成されている。第３ゲート電極１５６上には、絶縁膜１６０が形成されている。絶縁膜１６０は、第１シリサイド１５２Ａおよび第２シリサイド１５４Ａの双方と接している。絶縁膜１６０によって第１シリサイド１５２Ａと第２シリサイド１５４Ａとが互いに絶縁されている。
　半導体装置１００は、層間絶縁層１６２、第１ソースコンタクト１６４Ａ、第２ソースコンタクト１６４Ｂ、第１ドレインコンタクト１６６Ａ、第２ドレインコンタクト１６６Ｂ、アノード用コンタクト１６８Ａ、およびカソード用コンタクト１６８Ｃをさらに備える。
　層間絶縁層１６２は、フィールド絶縁膜１４２およびゲート電極１５０ごと覆うように半導体層１１２の表面１１２ｓ上に形成されている。層間絶縁層１６２は、第１シリサイド１５２Ａ、第２シリサイド１５４Ａ、および絶縁膜１６０も覆っている。層間絶縁層１６２は、第１実施形態の層間絶縁層４０と同様の構成である。
　図９に示すように、第１ソースコンタクト１６４Ａおよび第１ドレインコンタクト１６６Ａの双方は、層間絶縁層１６２をＺ軸方向に貫通するように設けられている。第１ソースコンタクト１６４Ａおよび第１ドレインコンタクト１６６Ａの双方は、Ｚ軸方向に延びている。第１ソースコンタクト１６４Ａは、複数設けられている。複数の第１ソースコンタクト１６４Ａは、平面視において第１ソース領域１２４と重なる位置に設けられている。複数の第１ソースコンタクト１６４Ａは、Ｘ軸方向において離隔して配列されている。第１ドレインコンタクト１６６Ａは、複数設けられている。複数の第１ドレインコンタクト１６６Ａは、平面視において第１ドレイン領域１２６と重なる位置に設けられている。複数の第１ドレインコンタクト１６６Ａは、Ｘ軸方向において離隔して配列されている。
　図１０に示すように、第２ソースコンタクト１６４Ｂおよび第２ドレインコンタクト１６６Ｂの双方は、層間絶縁層１６２をＺ軸方向に貫通するように設けられている。第２ソースコンタクト１６４Ｂおよび第２ドレインコンタクト１６６Ｂの双方は、Ｚ軸方向に延びている。第２ソースコンタクト１６４Ｂは、複数設けられている。複数の第２ソースコンタクト１６４Ｂは、平面視において第２ソース領域１３４と重なる位置に設けられている。複数の第２ソースコンタクト１６４Ｂは、Ｘ軸方向において離隔して配列されている。第２ドレインコンタクト１６６Ｂは、複数設けられている。複数の第２ドレインコンタクト１６６Ｂは、平面視において第２ドレイン領域１３６と重なる位置に設けられている。複数の第２ドレインコンタクト１６６Ｂは、Ｘ軸方向において離隔して配列されている。
　図８に示すように、アノード用コンタクト１６８Ａおよびカソード用コンタクト１６８Ｃの双方は、層間絶縁層１６２をＺ軸方向に貫通するように設けられている。アノード用コンタクト１６８Ａおよびカソード用コンタクト１６８Ｃの双方は、Ｚ軸方向に延びている。
　アノード用コンタクト１６８Ａは、平面視においてゲート電極１５０のＸ軸方向の両端部のうち第１ＭＯＳ領域１２０に近い方の端部と重なる位置に配置されている。アノード用コンタクト１６８Ａは、第１シリサイド１５２Ａと接している。これにより、アノード用コンタクト１６８Ａは、第１シリサイド１５２Ａを介して第１ゲート電極１５２と電気的に接続されている。
　カソード用コンタクト１６８Ｃは、平面視においてゲート電極１５０のＸ軸方向の両端部のうち第２ＭＯＳ領域１３０に近い方の端部と重なる位置に配置されている。カソード用コンタクト１６８Ｃは、第２シリサイド１５４Ａと接している。これにより、カソード用コンタクト１６８Ｃは、第２シリサイド１５４Ａを介して第２ゲート電極１５４と電気的に接続されている。
　図８～図１０に示すように、各ソースコンタクト１６４Ａ，１６４Ｂ、各ドレインコンタクト１６６Ａ，１６６Ｂ、アノード用コンタクト１６８Ａ、およびカソード用コンタクト１６８Ｃは、たとえばタングステン（Ｗ）によって形成されている。なお、各ソースコンタクト１６４Ａ，１６４Ｂ、各ドレインコンタクト１６６Ａ，１６６Ｂ、アノード用コンタクト１６８Ａ、およびカソード用コンタクト１６８Ｃは、タングステン（Ｗ）に限られず任意に変更可能である。
　このように、ゲート電極１５０は、ｐ型の第１ゲート電極１５２、ｎ型の第２ゲート電極１５４、および第３ゲート電極１５６を含む。このようにして、ダイオード１７１が構成されている。そして、ゲート電極１５０のＸ軸方向の両端部にはアノード用コンタクト１６８Ａおよびカソード用コンタクト１６８Ｃが設けられている。このゲート電極１５０は、温度センサ１７０を構成している。
　（効果）
　本実施形態の半導体装置１００によれば、以下の効果が得られる。
　（２－１）半導体装置１００は、表面１１２ｓを有する半導体層１１２と、半導体層１１２の表面１１２ｓに形成されたｎチャネル型の第１ＭＯＳ領域１２０およびｐチャネル型の第２ＭＯＳ領域１３０と、半導体層１１２の表面１１２ｓに形成されたフィールド絶縁膜１４２を含み、第１ＭＯＳ領域１２０と第２ＭＯＳ領域１３０とを分離する素子分離部１４０と、フィールド絶縁膜１４２（中間絶縁膜１４４）およびゲート絶縁膜１５８上に形成された温度センサ１７０と、を備える。
　この構成によれば、ゲート電極１５０が温度センサ１７０を構成することによって、素子分離を別途設けることなく、半導体装置１００のうちトランジスタが形成される領域内に温度センサ１７０を配置することができる。このため、上記トランジスタが形成される領域とは異なる領域に温度センサが設けられる場合と比較して、平面視における半導体層１１２の表面１１２ｓの面積が大きくなることを抑制できる。したがって、半導体装置１００の大型化を抑制できる。
　（２－２）半導体装置１００は、第１ＭＯＳ領域１２０および第２ＭＯＳ領域１３０にわたり延びるゲート電極１５０を備える。ゲート電極１５０は、温度センサ１７０を構成している。
　この構成によれば、ゲート電極１５０が温度センサ１７０を構成しているため、半導体装置１００のうちトランジスタが形成される領域における第１ＭＯＳ領域１２０、第２ＭＯＳ領域１３０、およびゲート電極１５０の構成を共通化することができる。ゲート電極１５０とは異なる構成で温度センサ１７０を構成する場合と比較して、半導体装置１００の構成を簡素化できる。
　＜変更例＞
　上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・第１実施形態において、温度センサ６０の個数は任意に変更可能である。温度センサ６０は、複数設けられていてもよい。一例では、図１１に示すように、半導体装置１０は、６個の温度センサ６０を備えていてもよい。６個の温度センサ６０は、３つのゲート電極３８のうちＸ軸方向の中央のゲート電極３８に対して配置されている。より詳細には、温度センサ６０は、Ｘ軸方向の中央のゲート電極３８のＸ軸方向の両端部に３個ずつ配置されている。３個の温度センサ６０は、Ｘ軸方向において互いに揃った状態でＹ軸方向において互いに離隔して配列されている。この構成によれば、セル領域１６におけるＸ軸方向の中央部の温度を正確に検出することができる。
　また、複数の温度センサ６０は、３つのゲート電極３８の全てに対して配置されていてもよい。この場合、各ゲート電極３８に対してＹ軸方向に離間して複数の温度センサ６０が配置されていてもよい。この構成によれば、セル領域１６における様々な場所の温度を検出することができる。
　また、セル領域１６において温度を検出する場所に対応する温度センサ６０に電気的に接続された各アノード用コンタクト６６Ａおよび各カソード用コンタクト６６Ｃを、層間絶縁層４０上に形成された配線によって選択的に接続してもよい。この構成によれば、セル領域１６において温度を検出する場所を容易に設定できる。
　・第１実施形態において、ダイオード６１の厚さＴＤは、ゲート電極３８の厚さＴＧと異なっていてもよい。
　・第１実施形態において、ダイオード６１のＸ軸方向の長さＬＤＸがダイオード６１のＹ軸方向の長さＬＤＹ以上であってもよい。
　・第１実施形態において、アノード領域６２Ａおよびカソード領域６２Ｃは、Ｘ軸方向において離隔して配置されていてもよい。
　・第１実施形態において、中間絶縁膜６８を省略してもよい。この場合、アノード用シリサイド６４Ａとカソード用シリサイド６４Ｃとの間には、層間絶縁層４０が介在している。
　・第１実施形態において、ダイオード６１から中間領域６２Ｕを省略してもよい。
　・第１実施形態において、温度センサ６０の配置位置は任意に変更可能である。
　一例では、温度センサ６０は、Ｘ軸方向から視て、ドレイン領域３４と重ならない位置、たとえばドレイン領域３４よりも装置側面１２Ｃ寄りの位置または装置側面１２Ｄ寄りの位置に配置されていてもよい。
　また別の例では、温度センサ６０は、Ｘ軸方向から視て、第２ボディ領域２８と重ならない位置、たとえば第２ボディ領域２８よりも装置側面１２Ｃ寄りの位置または装置側面１２Ｄ寄りの位置に配置されていてもよい。
　また別の例では、温度センサ６０は、Ｘ軸方向から視て、第１ボディ領域２６と重ならない位置、たとえば第１ボディ領域２６よりも装置側面１２Ｃ寄りの位置または装置側面１２Ｄ寄りの位置に配置されていてもよい。
　また別の例では、ドレイン領域３４とソース領域３０との間以外でも温度センサ６０が配置されていてもよい。たとえば、温度センサ６０は、Ｘ軸方向においてガードリング４８と隣り合う第２ボディ領域２８とガードリング４８との間に設けられたフィールド絶縁膜２４上に配置されていてもよい。
　・第１実施形態において、第２ボディ領域２８を省略してもよい。
　・第１実施形態において、図１２に示すように、第２ボディ領域２８のＸ軸方向の長さは、第１ボディ領域２６のＸ軸方向の長さと同じであってもよい。これにともない、ソース領域３０とドレイン領域３４とのＸ軸方向の間に形成されたフィールド絶縁膜２４のＸ軸方向の長さが短くなる。このため、温度センサ６０が形成された領域においては、ゲート電極３８は、フィールドプレート部３８Ｂが形成されていなくてもよい。
　・第２実施形態において、半導体装置１００は、ゲート電極１５０とは別に温度センサ１７０を備えてもよい。つまり、温度センサ１７０は、ゲート電極１５０から離隔して配置されていてもよい。この場合、温度センサ１７０は、たとえばダイオード１７１を含む。ダイオード１７１は、中間絶縁膜１４４上に配置されている。ダイオード１７１は、たとえばＹ軸方向に延びている。ダイオード１７１は、ゲート電極１５０と同様に、導電性のポリシリコンによって形成されている。この構成においても、半導体装置１００の大型化を抑制できる。また、ダイオード１７１とゲート電極１５０とが同じ材料によって形成されていることによって、ゲート電極１５０を形成する工程においてダイオード１７１を併せて形成することができる。したがって、半導体装置１００の製造工程が簡素化できるため、半導体装置１００の製造コストを低減できる。
　本明細書において、「ＡおよびＢのうちの少なくとも１つ」とは、「Ａのみ、または、Ｂのみ、または、ＡおよびＢの両方」を意味するものとして理解されるべきである。
　本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」との意味を含む。したがって、「第１層が第２層上に形成される」という表現は、或る実施形態では第１層が第２層に接触して第２層上に直接配置され得るが、他の実施形態では第１層が第２層に接触することなく第２層の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１層と第２層との間に他の層が形成される構造を排除しない。
　本開示で使用される「垂直」、「水平」、「上方」、「下方」、「上」、「下」、「前方」、「後方」、「横」、「左」、「右」、「前」、「後」等の方向を示す用語は、説明および図示された装置の特定の向きに依存する。本開示においては、様々な代替的な向きを想定することができ、したがって、これらの方向を示す用語は、狭義に解釈されるべきではない。
　＜付記＞
　上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各符号に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
　（付記１）
　表面（２２ｓ）を有する第１導電型の半導体層（２２）と、
　前記半導体層（２２）の前記表面（２２ｓ）に形成された第１導電型のボディ領域（２６）と、
　前記ボディ領域（２６）に形成され、かつ前記ボディ領域（２６）の外縁（２６Ａ）から内側に離隔して形成された第２導電型のソース領域（３０）と、
　前記半導体層（２２）の前記表面（２２ｓ）に形成され、前記半導体層（２２）の厚さ方向（Ｚ軸方向）と直交する第１方向（Ｘ軸方向）において前記ボディ領域（２６）から離隔して形成された第２導電型のドレイン領域（３４）と、
　前記半導体層（２２）の前記表面（２２ｓ）のうち前記ソース領域（３０）と前記ドレイン領域（３４）との前記第１方向（Ｘ軸方向）の間の部分の上に形成されたフィールド絶縁膜（２４）と、
　前記半導体層（２２）の前記表面（２２ｓ）のうち前記フィールド絶縁膜（２４）と前記ドレイン領域（３４）との前記第１方向（Ｘ軸方向）の間の部分の上に形成されたゲート絶縁膜（３６）と、
　前記ゲート絶縁膜（３６）上に形成されたゲート電極（３８）と、
　前記フィールド絶縁膜（２４）上に形成された温度センサ（６０）と、を備える、半導体装置（１０）。
　（付記２）
　前記温度センサ（６０）は、ダイオード（６１）を含む
　付記１に記載の半導体装置。
　（付記３）
　前記ダイオード（６１）は、導電性のポリシリコンによって形成されている
　付記２に記載の半導体装置。
　（付記４）
　前記半導体層の厚さ方向（Ｚ軸方向）および前記第１方向（Ｘ軸方向）の双方と直交する方向を第２方向（Ｙ軸方向）として、
　前記ダイオード（６１）の前記第２方向（Ｙ軸方向）の長さ（ＬＤＹ）は、前記ダイオード（６１）の前記第１方向（Ｘ軸方向）の長さ（ＬＤＸ）よりも長い
　付記２または３に記載の半導体装置。
　（付記５）
　前記半導体層の厚さ方向（Ｚ軸方向）および前記第１方向（Ｘ軸方向）の双方と直交する方向を第２方向（Ｙ軸方向）として、
　前記ダイオード（６１）は、アノード領域（６２Ａ）およびカソード領域（６２Ｃ）を含み、
　前記アノード領域（６２Ａ）および前記カソード領域（６２Ｃ）は、前記第２方向（Ｙ軸方向）に配列されている
　付記２～４のいずれか１つに記載の半導体装置。
　（付記６）
　前記アノード領域（６２Ａ）に電気的に接続された複数のアノード用コンタクト（６６Ａ）と、
　前記カソード領域（６２Ｃ）に電気的に接続された複数のカソード用コンタクト（６６Ｃ）と、をさらに備え、
　前記複数のアノード用コンタクト（６６Ａ）は、前記第２方向（Ｙ軸方向）に離隔して配列されており、
　前記複数のカソード用コンタクト（６６Ｃ）は、前記第２方向（Ｙ軸方向）に離隔して配列されている
　付記５に記載の半導体装置。
　（付記７）
　前記半導体層（２２）の厚さ方向（Ｚ軸方向）から視て、前記温度センサ（６０）は、前記ソース領域（３０）よりも前記ドレイン領域（３４）寄りに配置されている
　付記１～６のいずれか１つに記載の半導体装置。
　（付記８）
　前記ゲート電極（３８）は、前記フィールド絶縁膜（２４）上に形成されたフィールドプレート部（３８Ｂ）を含み、
　前記半導体層（２２）の厚さ方向（Ｚ軸方向）から視て、前記フィールドプレート部（３８Ｂ）は、前記ドレイン領域（３４）に向けて開口する開口凹部（３８Ｃ）を含み、
　前記半導体層（２２）の厚さ方向（Ｚ軸方向）から視て、前記温度センサ（６０）の少なくとも一部は、前記開口凹部（３８Ｃ）内に配置されている
　付記１～７のいずれか１つに記載の半導体装置。
　（付記９）
　前記温度センサ（６０）と前記ゲート電極（３８）との間には、絶縁層（４０）が設けられている
　付記１～８のいずれか１つに記載の半導体装置。
　（付記１０）
　前記ダイオード（６１）の厚さ（ＴＤ）は、前記ゲート電極（３８）の厚さ（ＴＧ）と等しい
　付記２～６のいずれか１つに記載の半導体装置。
　（付記１１）
　前記ダイオード（６１）は、
　アノード領域（６２Ａ）と、
　前記アノード領域（６２Ａ）から離隔して形成されたカソード領域（６２Ｃ）と、
　前記アノード領域（６２Ａ）と前記カソード領域（６２Ｃ）との間に設けられた中間領域（６２Ｕ）と、を含み、
　前記中間領域（６２Ｕ）の不純物濃度は、前記アノード領域（６２Ａ）および前記カソード領域（６２Ｃ）の双方よりも低い
　付記２～６のいずれか１つに記載の半導体装置。
　（付記１２）
　前記ダイオード（６１）は、
　第２導電型のアノード領域（６２Ａ）と、
　第１導電型のカソード領域（６２Ｃ）と、を含む
　付記２～６のいずれか１つに記載の半導体装置。
　（付記１３）
　前記温度センサ（６０）は、複数設けられている
　付記１～１２のいずれか１つに記載の半導体装置。
　（付記１４）
　表面（１１２ｓ）を有する半導体層（１１２）と、
　前記半導体層（１１２）の前記表面（１１２ｓ）に形成されたｎチャネル型の第１ＭＯＳ領域（１２０）およびｐチャネル型の第２ＭＯＳ領域（１３０）と、
　前記半導体層（１１２）の前記表面（１１２ｓ）に形成された絶縁膜（１４２、１４４、１５８）を含み、前記第１ＭＯＳ領域（１２０）と前記第２ＭＯＳ領域（１３０）とを分離する素子分離領域（１４０）と、
　前記絶縁膜（１４２、１４４、１５８）上に形成された温度センサ（１７０）と、を備える
　半導体装置（１００）。
　（付記１５）
　前記ダイオード（６１）は、前記ゲート電極（３８）と同じ材料によって形成されている
　付記２～６のいずれか１つに記載の半導体装置。
　（付記１６）
　前記温度センサ（１７０）は、ダイオード（１７１）を含む
　付記１４に記載の半導体装置。
　（付記１７）
　前記ダイオード（１７１）は、導電性のポリシリコンによって形成されている
　付記１６に記載の半導体装置。
　（付記１８）
　前記半導体層（１１２）の前記表面（１１２ｓ）のうち前記第１ＭＯＳ領域（１２０）および前記第２ＭＯＳ領域（１３０）の双方の上に形成されたゲート絶縁膜（１５８）と、
　前記ゲート絶縁膜（１５８）上にそれぞれ形成された第１ゲート電極（１５２）および第２ゲート電極（１５４）と、
　前記第１ＭＯＳ領域（１２０）と前記第２ＭＯＳ領域（１３０）との間の絶縁膜（１４４）の上に形成された第３ゲート電極（１５６）と、をさらに備え、
　前記第１ゲート電極（１５２）、前記第２ゲート電極（１５４）、および前記第３ゲート電極（１５６）は、前記ダイオード（１７１）を構成している
　付記１６または１７に記載の半導体装置。
　以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
　１０…半導体装置
　１２Ａ～１２Ｄ…装置側面
　１４…素子分離部
　１４Ａ…第１分離領域
　１４Ｂ…第２分離領域
　１４Ｃ…埋め込み層
　１４Ｄ…素子分離側コンタクト領域
　１６…セル領域
　１８…埋め込み層
　２０…半導体基板
　２０ｓ…基板表面
　２０ｒ…基板裏面
　２２…半導体層
　２２ｓ…表面
　２４…フィールド絶縁膜
　２６…第１ボディ領域
　２６Ａ…外縁
　２８…第２ボディ領域
　２８Ａ…外縁
　３０…ソース領域
　３２…ボディコンタクト領域
　３４…ドレイン領域
　３６…ゲート絶縁膜
　３８…ゲート電極
　３８Ａ…主電極部
　３８Ｂ…フィールドプレート部
　３８Ｃ…開口凹部
　３９…ゲート開口部
　４０…層間絶縁層
　４２…ソース配線
　４２Ａ…ソースコンタクト部
　４４…ドレイン配線
　４４Ａ…ドレインコンタクト部
　４６…ゲート配線
　４６Ａ…ゲートコンタクト部
　４７…ゲート用シリサイド
　４８…ガードリング
　５０…第１リング領域
　５２…第２リング領域
　５４…リング側コンタクト領域
　６０…温度センサ
　６１…ダイオード
　６２Ａ…アノード領域
　６２Ｃ…カソード領域
　６２Ｕ…中間領域
　６４Ａ…アノード用シリサイド
　６４Ｃ…カソード用シリサイド
　６６Ａ…アノード用コンタクト
　６６Ｃ…カソード用コンタクト
　６８…中間絶縁膜
　７０…アノード配線
　７２…カソード配線
　１００…半導体装置
　１１０…半導体基板
　１１２…半導体層
　１１２ｓ…表面
　１２０…第１ＭＯＳ領域
　１２２…第１ウェル領域
　１２４…第１ソース領域
　１２６…第１ドレイン領域
　１３０…第２ＭＯＳ領域
　１３２…第２ウェル領域
　１３４…第２ソース領域
　１３６…第２ドレイン領域
　１４０…素子分離部
　１４２…フィールド絶縁膜
　１４４…中間絶縁膜
　１５０…ゲート電極
　１５２…第１ゲート電極
　１５２Ａ…第１シリサイド
　１５４…第２ゲート電極
　１５４Ａ…第２シリサイド
　１５６…第３ゲート電極
　１５８…ゲート絶縁膜
　１６０…絶縁膜
　１６２…層間絶縁層
　１６４Ａ…第１ソースコンタクト
　１６４Ｂ…第２ソースコンタクト
　１６６Ａ…第１ドレインコンタクト
　１６６Ｂ…第２ドレインコンタクト
　１６８Ａ…アノード用コンタクト
　１６８Ｃ…カソード用コンタクト
　１７０…温度センサ
　１７１…ダイオード
　ＴＤ…ダイオードの厚さ
　ＴＧ…ゲート電極の厚さ
　ＴＦ…フィールドプレート部の厚さ
　ＴＳ…層間絶縁層の厚さ
　ＬＸ…ドレイン領域の長さ
　ＬＹ…ドレイン領域の長さ
　ＬＤＸ…ダイオードの長さ
　ＬＤＹ…ダイオードの長さ
　ＬＢＸ…ボディコンタクト領域の長さ
　ＬＢＹ…ボディコンタクト領域の長さ
　ＬＳＸ…ソース領域の長さ
　ＬＳＹ…ソース領域の長さ

Claims (14)

  1. 　表面を有する第１導電型の半導体層と、
    　前記半導体層の前記表面に形成された第１導電型のボディ領域と、
    　前記ボディ領域に形成され、かつ前記ボディ領域の外縁から内側に離隔して形成された第２導電型のソース領域と、
    　前記半導体層の前記表面に形成され、前記半導体層の厚さ方向と直交する第１方向において前記ボディ領域から離隔して形成された第２導電型のドレイン領域と、
    　前記半導体層の前記表面のうち前記ソース領域と前記ドレイン領域との前記第１方向の間の部分の上に形成されたフィールド絶縁膜と、
    　前記半導体層の前記表面のうち前記フィールド絶縁膜と前記ドレイン領域との前記第１方向の間の部分の上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたゲート電極と、
    　前記フィールド絶縁膜上に形成された温度センサと、
    を備える、半導体装置。
  2. 　前記温度センサは、ダイオードを含む
    　請求項１に記載の半導体装置。
  3. 　前記ダイオードは、導電性のポリシリコンによって形成されている
    　請求項２に記載の半導体装置。
  4. 　前記半導体層の厚さ方向および前記第１方向の双方と直交する方向を第２方向として、
    　前記ダイオードの前記第２方向の長さは、前記ダイオードの前記第１方向の長さよりも長い
    　請求項２または３に記載の半導体装置。
  5. 　前記半導体層の厚さ方向および前記第１方向の双方と直交する方向を第２方向として、
    　前記ダイオードは、アノード領域およびカソード領域を含み、
    　前記アノード領域および前記カソード領域は、前記第２方向に配列されている
    　請求項２～４のいずれか一項に記載の半導体装置。
  6. 　前記アノード領域に電気的に接続された複数のアノード用コンタクトと、
    　前記カソード領域に電気的に接続された複数のカソード用コンタクトと、
    をさらに備え、
    　前記複数のアノード用コンタクトは、前記第２方向に離隔して配列されており、
    　前記複数のカソード用コンタクトは、前記第２方向に離隔して配列されている
    　請求項５に記載の半導体装置。
  7. 　前記半導体層の厚さ方向から視て、前記温度センサは、前記ソース領域よりも前記ドレイン領域寄りに配置されている
    　請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記ゲート電極は、前記フィールド絶縁膜上に形成されたフィールドプレート部を含み、
    　前記半導体層の厚さ方向から視て、前記フィールドプレート部は、前記ドレイン領域に向けて開口する開口凹部を含み、
    　前記半導体層の厚さ方向から視て、前記温度センサの少なくとも一部は、前記開口凹部内に配置されている
    　請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記温度センサと前記ゲート電極との間には、絶縁層が設けられている
    　請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記ダイオードの厚さは、前記ゲート電極の厚さと等しい
    　請求項２～６のいずれか一項に記載の半導体装置。
  11. 　前記ダイオードは、
    　アノード領域と、
    　前記アノード領域から離隔して形成されたカソード領域と、
    　前記アノード領域と前記カソード領域との間に設けられた中間領域と、
    を含み、
    　前記中間領域の不純物濃度は、前記アノード領域および前記カソード領域の双方よりも低い
    　請求項２～６のいずれか一項に記載の半導体装置。
  12. 　前記ダイオードは、
    　第２導電型のアノード領域と、
    　第１導電型のカソード領域と、
    を含む
    　請求項２～６のいずれか一項に記載の半導体装置。
  13. 　前記温度センサは、複数設けられている
    　請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　表面を有する半導体層と、
    　前記半導体層の前記表面に形成されたｎチャネル型の第１ＭＯＳ領域およびｐチャネル型の第２ＭＯＳ領域と、
    　前記半導体層の前記表面に形成された絶縁膜を含み、前記第１ＭＯＳ領域と前記第２ＭＯＳ領域とを分離する素子分離領域と、
    　前記絶縁膜上に形成された温度センサと、
    を備える
    　半導体装置。
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