CN106030801B - 用于形成非平面电阻式存储器单元的技术 - Google Patents

用于形成非平面电阻式存储器单元的技术 Download PDF

Info

Publication number
CN106030801B
CN106030801B CN201480076291.0A CN201480076291A CN106030801B CN 106030801 B CN106030801 B CN 106030801B CN 201480076291 A CN201480076291 A CN 201480076291A CN 106030801 B CN106030801 B CN 106030801B
Authority
CN
China
Prior art keywords
electrode
memory cell
layer
resistive memory
planar resistive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201480076291.0A
Other languages
English (en)
Other versions
CN106030801A (zh
Inventor
P·马吉
E·V·卡尔波夫
U·沙阿
N·慕克吉
C·C·郭
R·皮拉里塞泰
B·S·多伊尔
R·S·周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN106030801A publication Critical patent/CN106030801A/zh
Application granted granted Critical
Publication of CN106030801B publication Critical patent/CN106030801B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Abstract

公开了用于形成非平面电阻式存储器单元(例如，非平面电阻式随机存取存储器(ReRAM或RRAM)单元)的技术。对于给定的存储器单元空间，技术可以用于相对于平面电阻式存储器单元减小所涉及的形成电压要求和/或电阻(例如，在低电阻状态期间的电阻)。非平面电阻式存储器单元包括第一电极、第二电极、以及设置在第一电极与第二电极之间的开关层。在形成非平面电阻式存储器单元之后，第二电极可以实质上位于开关层的相对部分之间，并且第一电极可以实质上与开关层的至少两侧相邻。在一些情况下，氧交换层(OEL)可以设置在开关层与第一电极和第二电极中的一个电极之间，以用于例如增加将材料并入单元中的灵活性。

Description

用于形成非平面电阻式存储器单元的技术
背景技术
电阻式存储器(例如，电阻式随机存取存储器(ReRAM或RRAM))通常包括双端子器件，其中比较绝缘的开关层或介质位于两个导电电极之间。ReRAM器件典型地由一个晶体管(1T)或一个二极管(1D)连同一个电阻器(1R)构成，从而产生1T1R或1D1R的构造。ReRAM可以在两种不同的状态之间变化：高电阻状态(HRS)，其可以代表关断或0状态；以及低电阻状态(LRS)，其可以代表接通或1状态。典型地，重置过程用于使用重置电压将ReRAM器件切换到HRS，并且置位过程用于使用置位电压将ReRAM器件切换到LRS。丝状ReRAM需要初始形成过程，借此将高电压应力(被称为形成电压)施加到器件。界面ReRAM不需要这样的初始形成过程。
附图说明
图1示出了平面电阻式存储器单元，例如平面电阻式随机存取存储器(ReRAM)单元。
图2示出了根据本公开内容的一个或多个实施例的形成集成电路的方法。
图3A-J示出了根据各种实施例的在执行图2的方法时所形成的示例性结构。
图4示出了根据本公开内容的一个或多个实施例的形成集成电路的方法。
图5A-H示出了根据各种实施例的在执行图4的方法时所形成的示例性结构。
图6示出了根据示例性实施例的借助于使用本文中所公开的技术所形成的集成电路结构或器件而实现的计算系统。
具体实施方式
公开了用于形成非平面电阻式存储器单元(例如，非平面电阻式随机存取存储器(ReRAM或RRAM)单元)的技术。对于给定的存储器单元空间，技术可以用于相对于平面电阻式存储器单元减小所涉及的形成电压要求和/或电阻(例如，在低电阻状态期间的电阻)。非平面电阻式存储器单元包括第一电极、第二电极、以及设置在第一电极与第二电极之间的开关层。在形成非平面电阻式存储器单元之后，第二电极可以实质上位于开关层的相对部分之间，并且第一电极可以实质上与开关层的至少两侧相邻。在一些情况下，氧交换层(OEL)可以设置在开关层与第一电极和第二电极中的一个电极之间，以用于例如增加将材料并入单元中的灵活性。非平面电阻式存储器单元可以与各种构造(例如，1T1R、1D1R、以及交叉点构造)一起使用。鉴于本公开内容，许多构造和变形将是显而易见的。
一般概述
如先前所解释的，电阻式随机存取存储器(ReRAM或RRAM)通常是双端子器件，其中比较绝缘的开关层或介质位于两个导电电极之间。图1示出了具有宽度X的平面电阻式存储器单元，例如平面ReRAM单元。如图所示，平面ReRAM单元包括接地底部电极、连接到电压源V的顶部电极、以及位于电极之间的开关层(例如，金属氧化物层)。电压源可以例如由1T1R构造中的晶体管或1D1R构造中的二极管供应。按比例缩放平面ReRAM单元的尺寸引起显著的问题。一些问题会出现，因为被提供到平面ReRAM单元的宽度随着ReRAM器件缩放的增加(即，当器件变得更小时)而减小。例如，在例如丝状ReRAM的情况下，减小常规平面ReRAM单元的尺寸导致形成电压(V)的不期望的增加。另外，在例如界面ReRAM的情况下，减小常规平面ReRAM单元的尺寸导致在低电阻状态(LRS)期间电阻的不期望的增加。
因此，并且根据本公开内容的一个或多个实施例，公开了用于形成非平面电阻式存储器单元(例如，非平面ReRAM单元)的技术。如先前所述的，当ReRAM器件的缩放减小时，被提供到ReRAM的宽度减小。因此，可以从非平面电阻式存储器单元构造得到有效单元面积的增加。有效单元面积的增加可以提供形成电压(例如，对于丝状ReRAM)的至少减小和/或所涉及的电阻的减小(例如在LRS(例如对于界面ReRAM)期间电阻的减小)的益处。如鉴于本公开内容将显而易见的，如本文中各处所描述的，非平面电阻式存储器单元可以与很多构造(例如1T1R、1D1R、交叉点、和/或任何其它适当的构造)一起使用。
在一些实施例中，非平面存储器单元可以包括第一电极、第二电极、以及设置在第一电极与第二电极之间的开关层。在一些这样的实施例中，第二电极可以实质上位于开关层的相对部分之间，并且第一电极可以实质上与开关层的至少两侧相邻。如本文中在两层的背景下所使用的术语“实质上相邻”意指位于彼此的至少两层内，以使得一个非相似层可以设置在实质上彼此相邻的两层内。例如，在一些实施例中，氧交换层(OEL)可以设置在开关层与第一和第二电极中的一个电极之间(例如，以增加将材料并入单元中的灵活性)。
在一些实施例中，第一电极和开关层可以形成两层的杯状形状，其中杯状物填充有第二电极。换句话说，杯状物可以具有底侧、左侧、以及右侧，以使得第一电极杯状物填充有开关层杯状物，并且开关层杯状物填充有第二电极。在一些这样的实施例中，形成了三个第一电极/开关层/第二电极界面，从而导致电阻式存储器单元的有效单元面积的增加。此外，在一些这样的实施例中，根据存储器单元的构造，OEL可以包括在杯状结构中，例如位于第一电极杯状物与开关层杯状物之间的或位于开关层杯状物与第二电极之间的另一杯状物中。
在一些实施例中，开关层的内侧可以设置在第二电极的相对侧上，并且第一电极可以设置在开关层的外侧上。换句话说，如鉴于本公开内容将显而易见的，单元可以具有第一电极/开关层/第二电极/开关层/第一电极夹层结构。在一些这样的实施例中，形成了两个第一电极/开关层/第二电极界面，从而导致电阻式存储器单元的有效单元面积的增加。此外，在一些这样的实施例中，根据存储器单元的构造，OEL可以包括在夹层结构中，例如位于第一电极层与开关层之间或位于开关层与第二电极之间。
当分析(例如，使用扫描/透射电子显微术(SEM/TEM)和/或复合映射)时，根据一个或多个实施例来配置的结构将有效地示出如本文中各处所描述的非平面电阻式存储器单元。另外，这样的非平面电阻式存储器单元的形成电压要求(例如，对于丝状ReRAM)可以与占据相同空间的平面电阻式存储器单元进行比较，以测量通过使用如本文中各处所描述的非平面电阻式存储器单元而实现的电压要求的益处。此外，电阻与单元有关，例如LRS，这样的非平面电阻式存储器单元(例如，对于界面ReRAM)可以与占据相同空间的平面电阻式存储器单元进行比较，以测量通过使用如本本文中各处所描述的非平面电阻式存储器单元而实现的电阻的益处。鉴于本公开内容，很多构造和变形将是显而易见的。
架构和方法
图2示出了根据本公开内容的一个或多个实施例的形成集成电路的方法200。图3A-J示出了根据各种实施例的在执行图2的方法200时所形成的示例性结构。尽管主要在电阻式存储器(例如，电阻式随机存取存储器(ReRAM或RRAM))的背景下示出和描述了本文中所公开的技术，但本文中各处所描述的类似的原理和技术也可以用于其它集成电路结构。非平面电阻式存储器单元可以与各种构造(例如，1T1R、1D1R、交叉点、和/或任何其它适当的构造)一起使用。换句话说，如鉴于本公开内容将显而易见的，可以在将受益于非平面电阻式存储器单元的使用的任何适当的结构或器件中使用本文中所述的技术。
如图2中可以看出，方法200包括蚀刻202(或以其它方式去除)衬底中的一个或多个区域以用于形成非平面电阻式存储器单元。图3A示出了在执行蚀刻202以产生衬底中的开口区310之后的示例性产生结构。在所示的示例性结构中，衬底包括都被电介质层300包围的两级的互连件M1和M2以及互连件302。可以使用任何适当的技术(例如，任何适当的金属化过程)由任何适当的导电材料(或材料的组合)来形成互连件M1、M2、和302，并且对于给定的目标应用或最终使用可以按照需要定制互连件M1、M2和302的尺寸。例如，在一些情况下，互连件M1、M2、和302可以包括：铜(Cu)、钴(Co)、钼(Mo)、铑(Rh)、铍(Be)、铬(Cr)、锰(Mn)、铝(Al)、银(Ag)、金(Au)、钛(Ti)、铟(In)、钌(Ru)、钯(Rd)、钨(W)、和/或镍(Ni)。可以使用任何适当的技术由任何适当的电介质或绝缘体材料(或这样的材料的组合)来形成电介质300。例如，在一些情况下，介质300可以包括绝缘氧化物(例如，二氧化硅(SiO2)或碳掺杂氧化物(CDO))、氮化硅、有机聚合物(例如，全氟环丁烷或聚四氟乙烯、氟硅酸盐玻璃(FSG)和/或诸如硅倍半氧烷、硅氧烷或有机硅酸盐玻璃的有机硅酸盐)。
进一步参考图3A，如鉴于本公开内容将显而易见的，尽管在这个示例性实施例中只示出了一个开口区310，但可以产生很多开口区以允许很多电阻式存储器单元(例如，数百、数千、数百万、数十亿等)。可以使用任何适当的蚀刻技术来执行蚀刻202并且蚀刻202可以包括任何数量的适当图案化过程。例如，蚀刻202可以包括被执行以产生深开口区310的干法蚀刻，干法蚀刻允许如下更详细讨论的非平面电阻式存储器单元的形成。注意，开口区310完全位于互连件302之上；然而，不一定是这样的情况。
根据实施例，方法200继续沉积204第一介质层322，以形成图3B中所示的示例性产生结构。可以使用任何适当的技术(例如：物理气相沉积(PVD)过程，例如溅射沉积；化学气相沉积(CVD)过程；原子层沉积(ALD)过程；等离子体增强ALD(PEALD)；和/或分子束外延(MBE)过程)来执行沉积204。在这个示例性实施例中，沉积204是用于实现位于非均匀/非平面结构之上的第一电极层322的足够一致的厚度(例如，如图3B中的情况)的共形沉积过程(例如，共形CVD或ALD过程)。然而，本公开内容不需要被如此限制。在一些情况下，例如，沉积204可以是低温沉积过程，例如具有500的最大温度的过程。在一些这样的情况下，处理热预算约束可以取决于所使用的互连件材料，以防止对互连件(例如，互连件302)的损坏。
根据实施例，方法200继续沉积206牺牲氧化层323，以形成图3C中所示的示例性产生结构。可以使用先前所讨论的示例性技术(例如，PVD、CVD、ALD、PEALD、MBE等)或使用任何其它适当的技术来执行沉积206。根据实施例，方法200继续将图3C的结构平面化208，以形成图3D中所示的示例性产生结构。例如，可以使用任何适当的技术(例如，化学-机械平面化(CMP))来执行平面化208。在这个示例性实施例中，牺牲氧化物323可以用于在平面化过程208期间保护第一电极层322。例如，牺牲氧化物层323可以包括如鉴于本公开内容将显而易见的任何适当的材料，例如氧化硅(SiOx)。
根据实施例，方法200继续去除210牺牲氧化物323，以形成图3E中所示的示例性产生结构。可以使用任何适当的技术(例如，任何适当的蚀刻和任何适当的图案化过程)来去除210牺牲氧化物323。根据实施例，方法200继续沉积212开关层材料324，以形成图3F中所示的示例性产生结构。可以使用先前所讨论的示例性技术(例如，PVD、CVD、ALD、PEALD、MBE等)或使用任何其它适当的技术来执行沉积212。在这个示例性实施例中，沉积212是用于实现位于非均匀/非平面结构之上的开关层材料324的足够一致的厚度(例如，图3F中的情况)的共形沉积过程(例如，共形CVD或ALD过程)。然而，本公开内容不需要被如此限制。
根据实施例，方法200继续可选地沉积214氧交换层(OEL)326，以形成图3G中所示的示例性产生结构。在一些情况下，如鉴于本公开内容将显而易见的，OEL 326可以增加将其它材料并入存储器单元中的灵活性。根据实施例，方法200继续沉积216第二电极层328，以形成图3H中所示的示例性产生结构。可以使用先前所讨论的示例性技术(例如，PVD、CVD、ALD、PEALD、MBE等)或使用任何其它适当的技术来执行沉积214、216。在这个示例性实施例中，沉积214是用于实现位于非均匀/非平面结构之上的OEL 326的足够一致的厚度(例如，图3G中的情况)的共形沉积过程(例如，共形CVD或ALD过程)。在一些示例性情况下，沉积216可以跟随平面化过程(例如，使用CMP过程)以形成图3H中所示的平面结构。
根据实施例，方法200继续蚀刻218存储器单元叠置体，以形成图3I中所示的示例性产生结构。可以使用任何适当的蚀刻技术来执行蚀刻218并且蚀刻218可以包括任何数量的适当图案化过程。在这个示例性实施例中，图3I中所示的存储器单元叠置体是非平面电阻式存储器单元叠置体，并且包括第一电极322、开关层324、可选的氧交换层(OEL)326、以及第二电极328。
在这个示例性实施例中，非平面电阻式存储器单元具有矩形形状，该矩形形状具有如图3I中所指示的宽度W和高度H。此外，非平面单元具有如图3I中所指示的宽度W和高度H。以这种方式，与例如占据相同单元宽度W的平面电阻式存储器单元(图1描绘了平面电阻式存储器单元的示例)比较，非平面单元增加了有效单元面积。在一些实施例中，如鉴于本公开内容将显而易见的，非平面电阻式存储器单元可以具有至少1、2、5、10、20、或至少一些其它适当比例的量的高度H与宽度W比例(H:W)。因此，如鉴于本公开内容将显而易见的，相对于占据相同空间的平面单元，非平面单元的有效单元面积增加可以是至少1.5x、2x、5x、10x、20x、或一些其它适当的量。注意，在这个示例性实施例中，如以下将更详细讨论的，开关层324、可选的OEL 326、以及第二电极328在存储器单元上方和之外延伸，以有助于互连件304与第二电极328之间的接触。还要注意，在非平面单元中，第二电极328被开关层324的相对部分包围或实质上位于开关层324的相对部分之间。进一步注意，在这个示例性实施例中，第一电极322实质上与开关层324的三侧(例如，底侧和左侧和右侧)相邻(并且在这个示例性情况下，物理地接触)。回想起OEL 326是可选的，并且在缺少OEL 326的实施例中，开关层324可以与第一电极322和第二电极328两者直接接触。出于说明性目的提供了图3I中所示的示例性结构并且并不是要限制本公开内容。
在一些实施例中，第一电极322和第二电极328均可以包括以下项中的至少其中之一：二氮化物(S2N2)；氮化钛(TiN)；氮化钽(TaN)；铜(Cu)；钨(W)；钛(Ti)；一种或多种贵金属，例如钌(Ru)、铑(Rh)、钯(Pd)、银(Ag)、锇(Os)、铱(Ir)、铂(Pt)、和金(Au)；和/或任何其它适当的材料或材料的组合。在一些实施例中，第一电极322和第二电极328均可以具有在5-100nm范围内的厚度或任何其它适当的厚度或厚度范围。在一些实施例中，开关层324可以包括以下项中的至少其中之一：金属氧化物，例如：氧化铪(HfOx)、氧化钛(TiOx)、氧化氮(NiOx)、氧化钨(WOx)、氧化钽(TaOx)、氧化锆(ZiOx)、氧化钒(VOx)、氧化铜(CuOx)、氧化铝(AlOx)；金属氧化物合金；和/或任何其它适当的材料或材料的组合。在一些实施例中，开关层324可以具有在2-10nm的范围内的厚度或任何其它适当的厚度或厚度范围。在一些实施例中，可选的氧交换层(OEL)326在存在时可以包括以下项中的至少其中之一：铪(Hf)；钛(Ti)；钽(Ta)；和/或任何其它适当的材料或材料的组合。在一些实施例中，可选的OEL 326在存在时可以具有在2-10nm的范围内的厚度或任何其它适当的厚度或厚度范围。
根据实施例，方法200继续可选地完成存储器器件的形成220，以形成图3J中所示的示例性产生结构。在这个示例性实施例中，形成了另一互连级M3，包括如图所示的互连件304(与第二电极328接触)和电介质层301。任何适当的过程(例如，金属化过程(其可以包括对准))可以用于形成如图所示的结构。关于互连件302和电介质300的先前讨论分别适用于互连件304和电介质301。注意，如先前所描述的，在这个示例性实施例中，开关层324、可选的OEL 326、以及第二电极328在存储器单元上方和之外延伸，以有助于互连件304与第二电极328之间的接触。例如，可以延伸324、326、和328以用于为互连件304与第二电极层328之间的接触提供较大的区域。
在一些实施例中，第一电极322可以是电接地(例如，经由互连件302)的底部电极，并且第二电极328可以是电连接到电压源(例如，经由互连件304)的顶部电极。在一些这样的实施例中，第二/顶部电极328可以电连接到晶体管(例如，在1T1R架构/构造中)或二极管(例如，在1D1R架构/构造中)。在其它实施例中，第一电极322可以是顶部电极/电连接到电压源，并且第二电极328可以是底部电极/电接地。在一些这样的实施例中，开关层324、可选的OEL 326(当存在时)的位置可以互换(例如，以产生322/326/324/328单元)。鉴于本公开内容，很多变形和构造将是显而易见的。
图4示出了根据本公开内容的一个或多个实施例的形成集成电路的方法400。图5A-H示出了根据各种实施例的在执行图4的方法400时所形成的示例性结构。如将认识到的，以上关于图2和3A-J的先前讨论在此处同样适用。类似的编号用于识别如图3A-J中所使用的图5A-H中的特征，除了图5A-H包括500多的编号以外，而图3A-J包括300多的编号(例如，互连件502类似于互连件302，开关层524类似于开关层324，等等)。因此，将主要只讨论关于图2和3A-J的图4和5A-H中的实施例之间的差异。
如图4中可以看出，方法400包括蚀刻402(或以其它方式去除)衬底中的一个或多个区域以用于形成非平面电阻存储器单元。关于这样的蚀刻的先前讨论在此处同样适用。图5A示出了在执行蚀刻402以产生衬底中的开口区310之后的示例性产生结构。在所示的示例性结构中，衬底包括都被电介质层500包围的两级的互连件M1和M2以及互连件502。关于互连件和电介质的先前讨论在此处同样适用。注意，在图5A中所示的示例性实施例中，开口区510在互连件502之外延伸(例如，与图3A比较，其中开口区310完全位于互连件302之上)。进一步注意，如以下将更详细讨论的，开口区510在互连502之外延伸的空间可以用于确保只有一个电极与互连件502接触。
根据实施例，方法400继续沉积404第一电极层522，以形成图5B中所示的示例性产生结构。关于第一电极层及其沉积的先前讨论在此处同样适用。根据实施例，方法400继续蚀刻406第一电极层522，以形成图5C中所示的示例性产生结构。可以使用任何适当的蚀刻技术来执行蚀刻406，并且蚀刻406可以包括任何数量的适当图案化过程。在这个示例性实施例中，如图5C中看出的，蚀刻406是被执行以在开口区510的侧壁上留下第一电极522间隔体的覆盖式蚀刻。
根据实施例，方法400继续可选地沉积和蚀刻408氧交换层(OEL)526，以形成图5D中所示的示例性产生结构。关于OEL及其沉积的先前讨论在此处同样适用。可以使用任何适当的蚀刻技术来执行蚀刻408并且蚀刻408可以包括任何数量的适当图案化过程。在这个示例性实施例中，如图5D中看出，蚀刻408是被执行以在第一电极522间隔体的顶部上留下OEL526间隔体的覆盖式蚀刻。根据实施例，方法400继续沉积和蚀刻410开关层524，以形成图5E中所示的示例性产生结构。关于开关层及其沉积的先前讨论在此处同样适用。可以使用任何适当的蚀刻技术来执行蚀刻410并且蚀刻410可以包括任何数量的适当图案化过程。在这个示例性实施例中，如图5E中看出，蚀刻410是被执行以在OEL 526间隔体的顶部上留下开关层524间隔体的覆盖式蚀刻。
根据实施例，方法400继续蚀刻412第二电极层528，以形成图5F中所示的示例性产生结构。关于第二电极层及其沉积的先前讨论在此处同样适用。根据实施例，方法400继续将图5F的结构平面化414，以形成图5G中所示的示例性产生结构。例如，可以使用任何适当的蚀刻技术(例如化学-机械平面化(CMP))来执行平面化414。在这个示例性实施例中，图5G中所示的存储器单元叠置体是非平面电阻式存储器单元叠置体并且包括第一电极522、可选的氧交换层(OEL)526、开关层524、以及第二电极528。关于非平面电阻式存储器单元叠置体的先前讨论在此处同样适用。例如，注意，在非平面单元中，第二电极528被开关层524的相对部分包围或实质上位于开关层524的相对部分之间。进一步注意，在这个示例性实施例中，第一电极522实质上与开关层524的两侧(例如，左侧和右侧)相邻。回想起OEL 526是可选的，并且在缺少OEL 526的实施例中，开关层524可以与第一电极522和第二电极528两者直接接触。出于说明性目的提供了图5G中所示的示例性结构并且并不是要限制本公开内容。
根据实施例，方法400继续可选地完成存储器器件的形成416，以形成图5H中所示的示例性产生结构。在这个示例性实施例中，形成了另一互连级M3，包括如图所示的互连件504(与第一电极522接触)和电介质层501。任何适当的过程(例如，金属化过程(其可以包括对准))可以用于形成如图所示的结构。关于互连件502和电介质500的先前讨论分别适用于互连件504和电介质501。注意，在这个示例性实施例中示出了两个互连件504以与第一电极522的两侧接触。
在一些实施例中，第一电极522可以是电连接到电压源(例如，经由互连件504)的顶部电极，并且第二电极528可以是电接地(例如，经由互连件502)的底部电极。在一些这样的实施例中，第一/顶部电极522可以电连接到晶体管(例如，在1T1R架构/构造中)或二极管(例如，在1D1R架构/构造中)。在其它实施例中，第二电极528可以是顶部电极/电连接到电压源，并且第一电极522可以是底部电极/电接地。在一些这样的实施例中，开关层524、可选的OEL 526(当存在时)的位置可以互换(例如，以产生522/526/524/528单元)。鉴于本公开内容，很多变形和构造将是显而易见的。
示例性系统
图6示出了根据示例性实施例的借助于使用本文中所公开的技术所形成的集成电路结构或器件而实现的计算系统1000。如可以看出，计算系统1000容纳母板1002。母板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006，其中每一个可以物理地和电气地耦合到母板1002或以其它方式集成在其中。如将认识到的，母板1002可以是例如任何印刷电路板，不管是主板、安装在主板上的子板，还是仅仅系统1000的板，等等。
根据其应用，计算系统1000可以包括可以或可以不物理地和电气地耦合到母板1002的一个或多个其它部件。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM、ReRAM等)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。包括在计算系统1000的部件中的任何部件可以包括根据示例性实施例的使用所公开的技术而形成的一个或多个集成电路结构或器件(例如，一个或多个非平面电阻式存储器单元)。在一些实施例中，多种功能可以集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的部分或以其它方式集成到处理器1004中)。
通信芯片1006实现了用于往返于计算设备1000进行数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制电磁辐射来经由非固体介质传递数据的电路、设备、系统、方法、技术、通信通道等。该术语并不暗示相关联的设备不包含任何导线，虽然在一些实施例中它们可以不包含导线。通信芯片1006可以实现多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙；并且第二通信芯片1006可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，如本文中各处所描述的，处理器的集成电路管芯包括利用一个或多个集成电路结构或器件(例如，一个或多个非平面电阻式存储器单元)实现的板上电路，集成电路结构或器件是使用所公开的技术而形成的。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用如本文中各处所描述的公开的技术而形成的一个或多个集成电路结构或器件(例如，一个或多个非平面电阻式存储器单元)。如鉴于本公开内容将认识到的，注意，多标准无线能力可以直接集成到处理器1004中(例如，其中，将任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片)。进一步注意，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实施方式中，计算设备1000可以是膝上型计算机、上网本、笔记本、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、数字视频记录器、或处理数据或采用使用如本文中各处所描述的公开的技术而形成的一个或多个集成电路结构或器件(例如一个或多个非平面电阻式存储器单元)的任何其它电子设备。
其它的示例性实施例
以下的示例属于其它的实施例，根据这些实施例，很多排列和构造将是显而易见的。
示例1是一种非平面电阻式存储器单元，其包括：设置在相对沟道壁上的第一电极；第二电极；以及设置在第一电极与第二电极之间的开关层；其中，第二电极实质上位于开关层的相对部分之间。
示例2包括权利要求1的主题，其中，第一电极实质上与开关层的至少两侧相邻。
示例3包括权利要求1-2中的任一项的主题，其中，第一电极实质上与开关层的三侧相邻。
示例4包括权利要求1-3中的任一项的主题，其中，第一电极电连接到电压源，并且第二电极电接地。
示例5包括权利要求1-4中的任一项的主题，其中，第一电极电接地，并且第二电极连接到电压源。
示例6包括权利要求1-5中的任一项的主题，其中，第一和第二电极包括二氮化物(S2N2)、氮化钛(TiN)、氮化钽(TaN)、铜(Cu)、钨(W)、钛(Ti)、和/或一种或多种贵金属的至少其中之一。
示例7包括权利要求1-6中的任一项的主题，其中，第一和第二电极均具有5-100nm的范围内的厚度。
示例8包括权利要求1-7中的任一项的主题，其中，开关层包括金属氧化物和/或金属合金氧化物的至少其中之一。
示例9包括权利要求1-8中的任一项的主题，其中，开关层具有2-10nm的范围内的厚度。
示例10包括权利要求1-9中的任一项的主题，还包括设置在开关层与第一和第二电极中的一个电极之间的氧交换层(OEL)。
示例11包括权利要求10的主题，其中，OEL包括铪(Hf)、钛(Ti)、和/或钽(Ta)的至少其中之一。
示例12包括权利要求10-11中的任一项的主题，其中，OEL具有2-10nm的范围内的厚度。
示例13包括权利要求1-12中的任一项的主题，其中，与占据相同空间的平面电阻式存储器单元比较，单元的有效面积增加。
示例14包括权利要求1-13中的任一项的主题，单元具有高度和宽度尺寸，其中，单元高度是单元宽度的至少五倍。
示例15包括权利要求1-14中的任一项的主题，其中，第一和第二电极中的一个电极在一个晶体管-一个电阻器(1T1R)架构中电连接到晶体管。
示例16包括权利要求1-14中的任一项的主题，其中，第一和第二电极中的一个电极在一个二极管-一个电阻器(1D1R)架构中电连接到二极管。
示例17是电阻式随机存取存储器(ReRAM)，其包括权利要求1-16中的任一项的主题。
示例18是一种形成集成电路的方法，该方法包括：蚀刻衬底中的区域以形成第一结构；在第一结构之上沉积第一电极层以形成第二结构；在第二结构之上沉积牺牲氧化物层以形成第三结构；将第三结构平面化；去除牺牲氧化物层以形成第四结构；在第四结构之上沉积开关层材料以形成第五结构；在第五结构之上沉积第二电极层以形成第六结构；以及蚀刻第六结构以形成第七结构。
示例19包括权利要求18的主题，其中，第七结构包括非平面电阻式存储器单元。
示例20包括权利要求18-19中的任一项的主题，其中，第七结构包括非平面电阻式随机存取存储器(ReRAM)单元。
示例21包括权利要求18-20中的任一项的主题，其中，一个或多个沉积包括共形沉积过程。
示例22包括权利要求18-21中的任一项的主题，还包括在沉积第二电极层之前在第五结构之上沉积氧交换层(OEL)。
示例23包括权利要求18-22中的任一项的主题，还包括使第一电极电接地以及将第二电极电连接到电压源。
示例24包括权利要求18-21中的任一项的主题，还包括在沉积开关层材料之前在第四结构之上沉积氧交换层(OEL)。
示例25包括权利要求18-21或24中的任一项的主题，还包括使第二电极电接地以及将第一电极电连接到电压源。
示例26包括权利要求18-25中的任一项的主题，还包括将第一和第二电极中的一个电极电连接到晶体管以形成一个晶体管-一个电阻器(1T1R)的架构。
示例27包括权利要求18-25中的任一项的主题，还包括将第一和第二电极中的一个电极电连接到二极管以形成一个二极管-一个电阻器(1D1R)的架构。
示例28是一种形成集成电路的方法，该方法包括：蚀刻衬底中的区域以形成第一结构；在第一结构之上沉积第一电极层以形成第二结构；蚀刻第二结构以形成第三结构，其中，第三结构包括位于衬底中的经蚀刻的区域的侧壁上的第一电极间隔体；在第三结构之上沉积开关层材料以形成第四结构；蚀刻第四结构以形成第五结构，其中，第五结构包括实质上与第一电极间隔体相邻的开关层材料；在第五结构之上沉积第二电极层以形成第六结构；以及将第六结构平面化以形成第七结构。
示例29包括权利要求28的主题，其中，第七结构包括非平面电阻式存储器单元。
示例30包括权利要求28-29中的任一项的主题，其中，第七结构包括非平面电阻式随机存取存储器(ReRAM)单元。
示例31包括权利要求28-29中的任一项的主题，还包括：在沉积开关层材料层之前在第三结构之上沉积氧交换层(OEL)以形成第一中间结构；以及在沉积开关层材料之前蚀刻第一中间结构以形成第二中间结构，其中，第二中间结构包括位于第一电极间隔体上的OEL。
示例32包括权利要求28-31中的任一项的主题，还包括使第一电极电接地以及将第二电极电连接到电压源。
示例33包括权利要求28-30中的任一项的主题，还包括：在沉积第二电极层之前在第五结构之上沉积氧交换层(OEL)以形成第一中间结构；以及在沉积第二电极层之前蚀刻第一中间结构以形成第二中间结构，其中，第二中间结构包括位于开关层材料上的OEL。
示例34包括权利要求28-30或33中的任一项的主题，还包括使第二电极电接地以及将第一电极电连接到电压源。
示例35包括权利要求28-34中的任一项的主题，其中，一个或多个沉积包括共形沉积过程。
示例36包括权利要求28-35中的任一项的主题，其中，一个或多个蚀刻包括覆盖式蚀刻过程。
示例37包括权利要求28-36中的任一项的主题，还包括将第一和第二电极中的一个电极电连接到晶体管以形成一个晶体管-一个电阻器(1T1R)架构。
示例38包括权利要求28-36中的任一项的主题，还包括将第一和第二电极中的一个电极电连接到二极管以形成一个二极管-一个电阻器(1D1R)架构。
出于说明和描述的目的呈现了示例性实施例的先前描述。其不旨在是耗尽性的或将本公开内容限制为所公开的精确形式。鉴于本公开内容，很多修改和变化是可能的。其旨在本公开内容的范围不受具体实施方式的限制，而是受其所附的权利要求书的限制。要求保护该申请的优先权的未来提交的申请可以用不同的方式来要求保护所公开的主题，并且可以通常包括如本文中各处所公开的或以其它方式展示的一个或多个限制的任何集合。

Claims (19)

1.一种非平面电阻式存储器单元，包括：
在相对沟槽壁上的第一电极；
第二电极；以及
在所述第一电极与所述第二电极之间的开关层；
在所述开关层与所述第一电极和所述第二电极中的一个电极之间的氧交换层(OEL)，其中，所述氧交换层包括在所述开关层与所述第一电极和所述第二电极中的所述一个电极之间的杯状结构中；
其中，所述第二电极实质上位于所述开关层的相对部分之间，所述第二电极在所述非平面电阻式存储器单元上方和之外延伸，所述第一电极是在形成所述开关层的材料之前经过平面化过程得到的，并且在所述平面化过程期间通过牺牲氧化物层保护所述第一电极。
2.根据权利要求1所述的非平面电阻式存储器单元，其中，所述第一电极实质上与所述开关层的至少两侧相邻。
3.根据权利要求1所述的非平面电阻式存储器单元，其中，所述第一电极实质上与所述开关层的三侧相邻。
4.根据权利要求1所述的非平面电阻式存储器单元，其中，所述第一电极电连接到电压源，并且所述第二电极电接地。
5.根据权利要求1所述的非平面电阻式存储器单元，其中，所述第一电极电接地，并且所述第二电极连接到电压源。
6.根据权利要求1所述的非平面电阻式存储器单元，其中，所述第一电极和所述第二电极包括二氮化物(S2N2)、氮化钛(TiN)、氮化钽(TaN)、铜(Cu)、钨(W)、钛(Ti)、和/或一种或多种贵金属的至少其中之一。
7.根据权利要求1所述的非平面电阻式存储器单元，其中，所述第一电极和所述第二电极均具有5-100nm的范围内的厚度。
8.根据权利要求1所述的非平面电阻式存储器单元，其中，所述开关层包括金属氧化物和/或金属合金氧化物的至少其中之一。
9.根据权利要求1所述的非平面电阻式存储器单元，其中，所述开关层具有2-10nm的范围内的厚度。
10.根据权利要求1所述的非平面电阻式存储器单元，其中，所述OEL包括铪(Hf)、钛(Ti)、和/或钽(Ta)的至少其中之一。
11.根据权利要求1所述的非平面电阻式存储器单元，其中，所述OEL具有2-10nm的范围内的厚度。
12.根据权利要求1所述的非平面电阻式存储器单元，其中，与占据相同空间的平面电阻式存储器单元比较，所述单元的有效面积增加。
13.根据权利要求1所述的非平面电阻式存储器单元，所述单元具有高度和宽度尺寸，其中，所述单元高度是所述单元宽度的至少五倍。
14.根据权利要求1所述的非平面电阻式存储器单元，其中，所述第一电极和所述第二电极中的一个电极在一个晶体管-一个电阻器(1T1R)架构中电连接到晶体管。
15.根据权利要求1所述的非平面电阻式存储器单元，其中，所述第一电极和所述第二电极中的一个电极在一个二极管-一个电阻器(1D1R)架构中电连接到二极管。
16.一种电阻式随机存取存储器(ReRAM)，所述电阻式随机存取存储器(ReRAM)包括根据权利要求1-15中的任一项所述的非平面电阻式存储器单元。
17.一种形成集成电路的方法，所述方法包括：
蚀刻衬底中的区域以形成第一结构；
在所述第一结构之上沉积第一电极层以形成第二结构；
在所述第二结构之上沉积牺牲氧化物层以形成第三结构；
将所述第三结构平面化；
去除所述牺牲氧化物层以形成第四结构；
在所述第四结构之上沉积开关层材料以形成第五结构；
在所述第五结构之上沉积第二电极层以形成第六结构；以及
蚀刻所述第六结构以形成第七结构，
其中，所述第七结构包括非平面电阻式存储器单元，并且所形成的第二电极在所述非平面电阻式存储器单元上方和之外延伸，
其中，所述方法还包括：在沉积所述第二电极层之前在所述第五结构之上沉积氧交换层(OEL)，其中，所述氧交换层包括在所述第五结构与所述第二电极层之间的杯状结构中；或者，
所述方法还包括：在沉积所述开关层材料之前在所述第四结构之上沉积氧交换层(OEL)，并且其中，所述氧交换层包括在所述第四结构与所述开关层之间的杯状结构中。
18.一种形成集成电路的方法，所述方法包括：
蚀刻衬底中的区域以形成第一结构；
在所述第一结构之上沉积第一电极层以形成第二结构；
蚀刻所述第二结构以形成第三结构，其中，所述第三结构包括位于所述衬底中的经蚀刻的区域的侧壁上的第一电极间隔体；
在所述第三结构之上沉积开关层材料以形成第四结构；
蚀刻所述第四结构以形成第五结构，其中，所述第五结构包括实质上与所述第一电极间隔体相邻的开关层材料；
在所述第五结构之上沉积第二电极层以形成第六结构；以及
将所述第六结构平面化以形成第七结构，
其中，所述第一结构在其下的互连件之外延伸，
其中，所述方法还包括：在沉积所述开关层材料层之前在所述第三结构之上沉积氧交换层(OEL)以形成第一中间结构；以及在沉积所述开关层材料层之前蚀刻所述第一中间结构以形成第二中间结构，其中，所述第二中间结构包括位于所述第一电极间隔体上的OEL，并且其中，所述氧交换层包括在杯状结构或夹层结构中，或者
所述方法还包括：在沉积所述第二电极层之前在所述第五结构之上沉积氧交换层(OEL)以形成第一中间结构；以及在沉积所述第二电极层之前蚀刻所述第一中间结构以形成第二中间结构，其中，所述第二中间结构包括位于所述开关层材料上的OEL，并且其中，所述氧交换层包括在杯状结构或夹层结构中；
其中，采用两个互连件以分别与所述第一电极间隔体的两侧接触。
19.根据权利要求18所述的方法，其中，所述第七结构包括非平面电阻式存储器单元。
CN201480076291.0A 2014-03-25 2014-03-25 用于形成非平面电阻式存储器单元的技术 Expired - Fee Related CN106030801B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2014/031735 WO2015147801A1 (en) 2014-03-25 2014-03-25 Techniques for forming non-planar resistive memory cells

Publications (2)

Publication Number Publication Date
CN106030801A CN106030801A (zh) 2016-10-12
CN106030801B true CN106030801B (zh) 2020-09-15

Family

ID=54196122

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480076291.0A Expired - Fee Related CN106030801B (zh) 2014-03-25 2014-03-25 用于形成非平面电阻式存储器单元的技术

Country Status (6)

Country Link
US (1) US10439134B2 (zh)
EP (1) EP3127155B1 (zh)
KR (1) KR102275565B1 (zh)
CN (1) CN106030801B (zh)
SG (1) SG11201606383YA (zh)
WO (1) WO2015147801A1 (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015147801A1 (en) 2014-03-25 2015-10-01 Intel Corporaton Techniques for forming non-planar resistive memory cells
WO2016099511A1 (en) 2014-12-18 2016-06-23 Intel Corporation Resistive memory cells including localized filamentary channels, devices including the same, and methods of making the same
US10516109B2 (en) 2014-12-24 2019-12-24 Intel Corporation Resistive memory cells and precursors thereof, methods of making the same, and devices including the same
FR3031416B1 (fr) 2015-01-06 2018-09-07 Commissariat Energie Atomique Cellule memoire non volatile resistive et son procede de fabrication
US9553265B1 (en) * 2016-01-14 2017-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM device with data storage layer having increased height
WO2018009157A1 (en) * 2016-07-02 2018-01-11 Intel Corporation Resistive random access memory (rram) with multicomponent oxides
WO2018009155A1 (en) * 2016-07-02 2018-01-11 Intel Corporation Rram devices having a bottom oxygen exchange layer and their methods of fabrication
CN108155202B (zh) 2016-12-02 2020-12-08 联华电子股份有限公司 半导体结构及其制造方法
WO2018182649A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Layered oxygen barrier electrodes for resistive random access memory (rram) devices and their methods of fabrication
CN107221599B (zh) * 2017-05-25 2020-03-10 中国科学院微电子研究所 一种优化氧化物基的阻变存储器性能的方法
WO2019190502A1 (en) * 2018-03-28 2019-10-03 Intel Corporation Endurance and switching yield improvement in rram devices
CN108630810B (zh) * 2018-05-14 2022-07-19 中国科学院微电子研究所 1s1r存储器集成结构及其制备方法
US10903425B2 (en) * 2018-09-05 2021-01-26 International Business Machines Corporation Oxygen vacancy and filament-loss protection for resistive switching devices
US11088203B2 (en) 2019-07-29 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D RRAM cell structure for reducing forming and set voltages
TWI697987B (zh) * 2019-08-12 2020-07-01 大陸商珠海興芯存儲科技有限公司 電阻式記憶體結構
US11196000B2 (en) 2019-11-01 2021-12-07 International Business Machines Corporation Low forming voltage non-volatile memory (NVM)
US11437568B2 (en) 2020-03-31 2022-09-06 Globalfoundries U.S. Inc. Memory device and methods of making such a memory device
US11515475B2 (en) 2020-05-14 2022-11-29 Globalfoundries Singapore Pte. Ltd. Resistive random access memory devices
US11081523B1 (en) 2020-05-14 2021-08-03 Globalfoundries Singapore Pte. Ltd. Memory devices and methods of forming memory devices
US11233195B2 (en) * 2020-06-05 2022-01-25 Globalfoundries Singapore Pte. Ltd. Memory devices and methods of forming memory devices
CN113889569A (zh) * 2020-07-02 2022-01-04 华邦电子股份有限公司 电阻式随机存取存储器及其制造方法
US11522131B2 (en) 2020-07-31 2022-12-06 Globalfoundries Singapore Pte Ltd Resistive memory device and methods of making such a resistive memory device
US11335852B2 (en) * 2020-09-21 2022-05-17 Globalfoundries Singapore Pte. Ltd. Resistive random access memory devices
TWI726830B (zh) * 2020-12-02 2021-05-01 華邦電子股份有限公司 電阻式記憶體
CN115715144A (zh) 2021-08-18 2023-02-24 联华电子股份有限公司 可变电阻式随机存取存储器元件及其制作方法
US20230397514A1 (en) * 2022-06-01 2023-12-07 International Business Machines Corporation Tunable resistive random access memory cell
US11955719B1 (en) * 2023-12-11 2024-04-09 United Arab Emirates University Antenna system comprising two oppositely directed antennas and methods for controlling transmission of radiation through a multi-layered antenna structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101005113A (zh) * 2005-12-27 2007-07-25 旺宏电子股份有限公司 用以形成可变电阻存储阵列中的自对准热绝缘单元的方法
CN102034763A (zh) * 2009-09-24 2011-04-27 株式会社东芝 电子部件的制造方法
CN103594473A (zh) * 2012-08-13 2014-02-19 爱思开海力士有限公司 非易失性存储器件及其制造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791925B2 (en) * 2008-10-31 2010-09-07 Seagate Technology, Llc Structures for resistive random access memory cells
EP2202816B1 (en) * 2008-12-24 2012-06-20 Imec Method for manufacturing a resistive switching memory device
JP2010212541A (ja) 2009-03-12 2010-09-24 Panasonic Corp 不揮発性記憶装置およびその製造方法
JP5558090B2 (ja) 2009-12-16 2014-07-23 株式会社東芝 抵抗変化型メモリセルアレイ
KR20110076394A (ko) 2009-12-29 2011-07-06 삼성전자주식회사 상변화 메모리 장치
JP5450165B2 (ja) * 2010-02-26 2014-03-26 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法
CN102280465B (zh) * 2010-06-13 2013-05-29 北京大学 阻变随机访问存储器件及制造方法
JP4969707B2 (ja) 2010-07-08 2012-07-04 パナソニック株式会社 不揮発性半導体記憶装置およびその製造方法
CN102339948A (zh) 2010-07-16 2012-02-01 复旦大学 高一致性的电阻型存储器及其制备方法
KR20120134869A (ko) * 2011-06-03 2012-12-12 삼성전자주식회사 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법
KR20130004784A (ko) 2011-07-04 2013-01-14 삼성전자주식회사 저항 변화 체를 갖는 비-휘발성 메모리 소자 및 그 제조방법
CN102306705A (zh) 2011-09-16 2012-01-04 北京大学 一种大容量多值阻变存储器
KR20130091146A (ko) * 2012-02-07 2013-08-16 삼성전자주식회사 비휘발성 메모리 셀 및 이를 포함하는 비휘발성 메모리 장치
US9548115B2 (en) * 2012-03-16 2017-01-17 Nec Corporation Variable resistance element, semiconductor device having variable resistance element, semiconductor device manufacturing method, and programming method using variable resistance element
KR101328506B1 (ko) 2012-06-28 2013-11-13 인텔렉추얼디스커버리 주식회사 하이브리드 스위칭 막을 갖는 수직형 저항 변화 메모리 소자 및 그 제조방법
KR101929941B1 (ko) * 2012-08-10 2018-12-18 삼성전자 주식회사 저항 변화 물질 소자 및 이를 적용한 디바이스
US9349953B2 (en) * 2013-03-15 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
WO2015147801A1 (en) 2014-03-25 2015-10-01 Intel Corporaton Techniques for forming non-planar resistive memory cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101005113A (zh) * 2005-12-27 2007-07-25 旺宏电子股份有限公司 用以形成可变电阻存储阵列中的自对准热绝缘单元的方法
CN102034763A (zh) * 2009-09-24 2011-04-27 株式会社东芝 电子部件的制造方法
CN103594473A (zh) * 2012-08-13 2014-02-19 爱思开海力士有限公司 非易失性存储器件及其制造方法

Also Published As

Publication number Publication date
EP3127155A4 (en) 2017-11-22
EP3127155A1 (en) 2017-02-08
CN106030801A (zh) 2016-10-12
SG11201606383YA (en) 2016-09-29
US10439134B2 (en) 2019-10-08
WO2015147801A8 (en) 2016-09-01
KR102275565B1 (ko) 2021-07-12
EP3127155B1 (en) 2020-04-29
WO2015147801A1 (en) 2015-10-01
KR20160137522A (ko) 2016-11-30
US20160359108A1 (en) 2016-12-08

Similar Documents

Publication Publication Date Title
CN106030801B (zh) 用于形成非平面电阻式存储器单元的技术
KR101974300B1 (ko) 메모리 구조 및 관련 크로스-포인트 메모리 어레이, 전자 시스템, 및 메모리 구조를 형성하는 방법
US10707409B2 (en) Techniques for forming spin-transfer torque memory having a dot-contacted free magnetic layer
US9159768B2 (en) Semiconductor device and electronic device including the same
US10897009B2 (en) Resistive memory cells and precursors thereof, methods of making the same, and devices including the same
CN107155371B (zh) 包括局部丝状沟道的电阻性存储器单元、包括其的器件、以及制造其的方法
JP2009224778A (ja) 抵抗物質および内部電極を使用する不揮発性メモリ装置、これの製造方法、およびこれを含むプロセシングシステム
US9281475B2 (en) Resistive random-access memory (RRAM) with multi-layer device structure
US20120002461A1 (en) Non-volatile memory with ovonic threshold switch and resistive memory element
US20210020834A1 (en) Memory device and a method for forming the memory device
US20200227477A1 (en) Selector element with ballast for low voltage bipolar memory devices
US20140138606A1 (en) Resistance variable memory device
TW201123572A (en) Resistive memory device and method of forming the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20200915

Termination date: 20210325

CF01 Termination of patent right due to non-payment of annual fee