KR102275565B1 - 비평면 저항성 메모리 셀들을 형성하는 기법들 - Google Patents

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우다이 샤
닐로이 무케르지
찰스 씨. 쿠오
라비 필라리세티
브라이언 에스. 도일
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Abstract

비평면 저항성 랜덤-액세스 메모리(ReRAM 또는 RRAM) 셀들과 같은 비평면 저항성 메모리 셀들을 형성하는 기법들이 개시된다. 기법들은 주어진 메모리 셀 공간에 대해 평면 저항성 메모리 셀들에 관하여 (저저항 상태 동안의 저항과 같은) 수반되는 형성 전압 요건들 및/또는 저항들을 감소시키기 위해 사용될 수 있다. 비평면 저항성 메모리 셀은 제1 전극, 제2 전극, 및 제1 및 제2 전극들 사이에 배치된 스위칭 층을 포함한다. 비평면 저항성 메모리 셀이 형성된 이후에, 제2 전극은 실질적으로, 스위칭 층의 대향하는 부분들 사이에 있을 수 있고, 제1 전극은 실질적으로 스위칭 층의 적어도 2개의 측면들에 인접할 수 있다. 일부 경우들에서, 산소 교환 층(OEL)이 예를 들어, 셀에서 재료들을 통합하는데 있어서 융통성을 증가시키기 위해, 스위칭 층과 제1 및 제2 전극들 중 하나 사이에 배치될 수 있다.

Description

비평면 저항성 메모리 셀들을 형성하는 기법들{TECHNIQUES FOR FORMING NON-PLANAR RESISTIVE MEMORY CELLS}
저항성 랜덤-액세스 메모리(ReRAM 또는 RRAM)와 같은 저항성 메모리는 비교적 절연 스위칭 층 또는 매체가 2개의 도전성 전극들 사이에 위치되는 2-단자 디바이스를 일반적으로 포함한다. ReRAM 디바이스들은 하나의 저항기(1R)와 함께 하나의 트랜지스터(1T) 또는 하나의 다이오드(1D)로 통상적으로 이루어져서, 1T1R 또는 1D1R 구성들을 발생시킨다. ReRAM은 2개의 상이한 상태들: 오프 또는 0 상태를 나타낼 수 있는 고저항 상태(HRS); 및 온 또는 1 상태를 나타낼 수 있는 저저항 상태(LRS) 사이에서 변할 수 있다. 통상적으로, 리셋 전압을 사용하여 HRS로 ReRAM 디바이스를 스위칭하기 위해 리셋 프로세스가 사용되고, 설정 전압을 사용하여 LRS로 ReRAM 디바이스를 스위칭하기 위해 설정 프로세스가 사용된다. 단섬유 ReRAM은 초기 형성 프로세스를 요구하고, 이에 의해, (형성 전압으로서 공지된) 고전압 스트레스가 디바이스에 인가된다. 계면 ReRAM은 이러한 초기 형성 프로세스를 요구하지 않는다.
도 1은 평면 저항성 랜덤-액세스 메모리(ReRAM) 셀과 같은 평면 저항성 메모리 셀을 예시한다.
도 2는 본 개시내용의 하나 이상의 실시예들에 따른 집적 회로를 형성하는 방법을 예시한다.
도 3a 내지 도 3j는 다양한 실시예들에 따른, 도 2의 방법을 수행할 때 형성되는 예시적인 구조물들을 예시한다.
도 4는 본 개시내용의 하나 이상의 실시예들에 따른 집적 회로를 형성하는 방법을 예시한다.
도 5a 내지 도 5h는 다양한 실시예들에 따른, 도 4의 방법을 수행할 때 형성되는 예시적인 구조물들을 예시한다.
도 6은 예시적인 실시예에 따라, 여기에 개시된 기법들을 사용하여 형성된 집적 회로 구조물들 또는 디바이스들로 구현된 컴퓨팅 시스템을 예시한다.
비평면 저항성 랜덤-액세스 메모리(ReRAM 또는 RRAM) 셀들과 같은 비평면 저항성 메모리 셀들을 형성하는 기법들이 개시된다. 기법들은 주어진 메모리 셀 공간에 대해 평면 저항성 메모리 셀들에 관하여 (저저항 상태 동안의 저항과 같은) 수반되는 형성 전압 요건들 및/또는 저항들을 감소시키기 위해 사용될 수 있다. 비평면 저항성 메모리 셀은 제1 전극, 제2 전극, 및 제1 및 제2 전극들 사이에 배치된 스위칭 층을 포함한다. 비평면 저항성 메모리 셀이 형성된 이후에, 제2 전극은 실질적으로, 스위칭 층의 대향하는 부분들 사이에 있을 수 있고, 제1 전극은 실질적으로 스위칭 층의 적어도 2개의 측면들에 인접할 수 있다. 일부 경우들에서, 산소 교환 층(OEL)이 예를 들어, 셀에서 재료들을 통합하는데 있어서 융통성을 증가시키기 위해, 스위칭 층과 제1 및 제2 전극들 중 하나 사이에 배치될 수 있다. 비평면 저항성 메모리 셀들은 1T1R, 1D1R, 교차점 구성들과 같은 다양한 구성으로 사용될 수 있다. 다수의 구성들 및 변형들이 본 개시내용의 관점에서 명백할 것이다.
개관
이전에 설명한 바와 같이, 저항성 랜덤-액세스 메모리(ReRAM 또는 RRAM)는 일반적으로, 비교적 절연 스위칭 층 또는 매체가 2개의 도전성 전극들 사이에 위치되는 2-단자 디바이스이다. 도 1은 폭(X)을 갖는 평면 ReRAM 셀과 같은 평면 저항성 메모리 셀을 예시한다. 도시되어 있는 바와 같이, 평면 ReRAM 셀은 접지된 하부 전극, 전압원(V)에 연결된 상부 전극, 및 전극들 사이에 위치된 스위칭 층(예를 들어, 금속 산화물 층)을 포함한다. 전압원은 예를 들어, 1T1R 구성에서의 트랜지스터 또는 1D1R 구성에서의 다이오드에 의해 공급될 수 있다. 평면 ReRAM 셀들의 사이즈를 스케일링하는 것은 상대한 문제들을 초래한다. 일부 문제들은 평면 ReRAM 셀들에 제공된 폭이 ReRAM 디바이스들의 증가된 스케일링으로(즉, 디바이스들이 작아짐에 따라) 감소하기 때문에 발생한다. 예를 들어, 종래의 평면 ReRAM 셀들의 사이즈를 감소시키는 것은 예를 들어, 단섬유 ReRAM의 경우에 형성 전압(V)의 원치 않는 증가를 발생시킨다. 또한, 종래의 평면 ReRAM 셀들의 사이즈를 감소시키는 것은 예를 들어, 계면 ReRAM의 경우에 저-저항 상태(LRS) 동안 저항의 원치 않는 증가를 발생시킨다.
따라서, 그리고 본 개시내용의 하나 이상의 실시예들에 따르면, 비평면 ReRAM 셀들과 같은 비평면 저항성 메모리 셀들을 형성하는 기법들이 개시된다. 상술한 바와 같이, ReRAM에 제공된 폭은 ReRAM의 스케일링이 감소함에 따라 감소한다. 따라서, 유효 셀 면적의 증가가 비평면 저항성 메모리 셀 구성으로부터 얻어질 수 있다. 유효 셀 면적의 증가는 적어도, (예를 들어, 단섬유 ReRAM에 대한) 형성 전압의 감소 및/또는 (예를 들어, 계면 ReRAM에 대한) LRS 동안 저항의 감소와 같은 수반된 저항의 감소의 이익들을 제공할 수 있다. 여기에 다양하게 설명한 바와 같은, 비평면 저항성 메모리 셀들은 본 개시내용의 관점에서 명백한 바와 같이, 1T1R, 1D1R, 교차점, 및/또는 임의의 다른 적합한 구성과 같은 다수의 구성들과 사용될 수 있다.
일부 실시예들에서, 비평면 저항성 메모리 셀은 제1 전극, 제2 전극, 및 제1 및 제2 전극들 사이에 배치된 스위칭 층을 포함할 수 있다. 일부 이러한 실시예들에서, 제2 전극은 실질적으로, 스위칭 층의 대향하는 부분들 사이에 있을 수 있고, 제1 전극은 실질적으로 스위칭 층의 적어도 2개의 측면들에 인접할 수 있다. 2개의 층들의 문맥에서 여기에 사용된 바와 같은 용어 "실질적으로 인접한"은 서로의 적어도 2개의 층들 내에 있는 것을 의미하여, 하나의 유사하지 않은 층이 서로 실질적으로 인접한 2개의 층들 사이에 배치될 수 있다. 예를 들어, 일부 실시예들에서, 산소 교환 층(OEL)이 (예를 들어, 셀에서 재료들을 통합하는데 있어서 융통성을 증가시키기 위해) 스위칭 층과 제1 및 제2 전극들 중 하나 사이에 배치될 수 있다.
일부 실시예들에서, 제1 전극 및 스위칭 층은 2계층 컵 형상을 만들 수 있고, 여기서, 컵은 제2 전극으로 채워진다. 다시 말해, 컵은 바닥, 좌측면, 및 우측면을 가질 수 있어서, 제1 전극 컵이 스위칭 층 컵으로 채워지고, 스위칭 층은 제2 전극으로 채워진다. 일부 이러한 실시예들에서, 3개의 제1 전극/스위칭 층/제2 전극 인터페이스들이 형성되어, 저항성 메모리 셀의 유효 셀 면적의 증가로 이어진다. 또한, 일부 이러한 실시예들에서, OEL는 메모리 셀의 구성에 따라, 제1 전극 컵과 스위칭 층 컵 사이, 또는 스위칭 컵과 제2 전극 사이의 다른 컵과 같은 컵 구조물에 포함될 수 있다.
일부 실시예들에서, 스위칭 층의 내측면들이 제2 전극의 대향하는 측면들상에 배치될 수 있고, 제1 전극은 스위칭 층의 외측면상에 배치될 수 있다. 다시 말해, 셀은 본 개시내용의 관점에서 명백한 바와 같이, 제1 전극/스위칭 층/제2 전극/스위칭 층/제1 전극 샌드위치 구조물을 가질 수 있다. 일부 이러한 실시예들에서, 2개의 제1 전극/스위칭 층/제2 전극 인터페이스들이 형성되어, 저항성 메모리 셀의 유효 셀 면적의 증가로 이어진다. 또한, 일부 이러한 실시예들에서, OEL은 메모리 셀의 구성에 따라, 제1 전극 층들과 스위칭 층들 사이, 또는 스위칭 층들과 제2 전극 사이와 같이, 샌드위치 구조물에 포함될 수 있다.
(예를 들어, 주사/투과 전자 현미경(SEM/TEM) 및/또는 조성물 매핑을 사용한) 분석시에, 하나 이상의 실시예들에 따라 구성된 구조물이 여기에 다양하게 설명한 바와 같은 비평면 저항성 메모리 셀을 효과적으로 나타낼 수 있다. 또한, (예를 들어, 단섬유 ReRAM에 대한) 이러한 비평면 저항성 메모리 셀들의 형성 전압 요건들이 여기에 다양하게 설명한 바와 같은 비평면 저항성 메모리 셀들을 사용함으로써 달성된 형성 전압 요건들에서의 이익들을 측정하기 위해 동일한 공간을 점유하는 평면 저항성 메모리 셀들과 비교될 수 있다. 또한, (예를 들어, 계면 ReRAM에 대한) 이러한 비평면 저항성 메모리 셀들과 LRS와 같은 셀과 수반되는 저항이 여기에 다양하게 설명한 바와 같은 비평면 저항성 메모리 셀들을 사용함으로써 달성된 저항에서의 이익들을 측정하기 위해 동일한 공간을 점유하는 평면 저항성 메모리 셀들과 비교될 수 있다. 다수의 구성들 및 변형들이 본 개시내용의 관점에서 명백할 것이다.
아키텍처 및 방법
도 2는 본 개시내용의 하나 이상의 실시예들에 따른 집적 회로를 형성하는 방법(200)을 예시한다. 도 3a 내지 도 3j는 다양한 실시예들에 따른, 도 2의 방법(200)을 수행할 때 형성되는 예시적인 구조물들을 예시한다. 여기에 개시된 기법들이 저항성 랜덤-액세스 메모리(ReRAM 또는 RRAM)와 같은 저항성 메모리의 문맥에서 주로 예시되고 설명되지만, 여기에 다양하게 개시된 바와 유사한 원리들 및 기법들이 다른 집적 회로 구조물들에 대해 사용될 수 있다. 비평면 저항성 메모리 셀 구조물들은 1T1R, 1D1R, 교차점, 및/또는 임의의 다른 적합한 구성과 같은 다양한 구성들과 사용될 수 있다. 다시 말해, 여기에 설명한 기법들은 본 개시내용의 관점에서 명백한 바와 같이, 비평면 저항성 메모리 셀들의 사용으로부터 이익을 얻는 임의의 적합한 구조물 또는 디바이스에서 사용될 수 있다.
도 2에서 알 수 있는 바와 같이, 방법(200)은 비평면 저항성 메모리 셀들의 형성을 위해 기판에서 하나 이상의 영역들을 에칭하는 단계(202)(그렇지 않으면 제거하는 단계)를 포함한다. 도 3a는 에칭(202)이 수행되어 기판에 개구 영역(310)을 생성한 이후의 예시적인 결과 구조물을 도시한다. 도시된 예시적인 구조물에서, 기판은 인터커넥트(302) 뿐만 아니라 인터커넥트들(M1 및 M2)의 2개의 레벨들을 포함하고, 이들 모두는 유전체 층(300)에 의해 둘러싸인다. 인터커넥트들(M1, M2, 및 302)은 (임의의 적합한 금속화 프로세스와 같은) 임의의 적합한 기법을 사용하여 임의의 적합한 전기적 도전 재료(또는 재료들의 조합)로 형성될 수 있고, 인터커넥트들(M1, M2, 및 302)의 치수들은 주어진 타켓 애플리케이션 또는 최종 용도에 대해 원하는 경우에 주문제작될 수 있다. 예를 들어, 일부 경우들에서, 인터커넥트들(M1, M2, 및 302)은 구리(Cu), 코발트(Co), 몰리브덴(Mo), 로듐(Rh), 베릴륨(Be), 크롬(Cr), 망간(Mn), 알루미늄(Al), 은(Ag), 금(Au), 티타늄(Ti), 인듐(In), 루테늄(Ru), 팔라듐(Pd), 텅스텐(W), 및/또는 니켈(Ni)을 포함할 수 있다. 유전체(300)는 임의의 적합한 기법을 사용하여 임의의 적합한 유전체 또는 절연체 재료(또는 이러한 재료들의 조합)로 형성될 수 있다. 예를 들어, 일부 경우들에서, 유전체(300)는 이산화규소(SiO2) 또는 탄소 도핑 산화물(CDO)과 같은 절연 산화물, 질화 규소, 퍼플루오로시클로부탄 또는 폴리테트라플루오로에틸렌과 같은 유기 폴리머들, 플루오로실리케이트 글래스(FSG), 및/또는 실세스퀴옥산, 실록산, 또는 유기실리케이트 글래스와 같은 유기실리케이트들을 포함할 수 있다.
도 3a를 더 참조하면, 이러한 예시적인 실시예에 하나의 개구 영역(310)만이 도시되어 있지만, 본 개시내용의 관점에서 명백한 바와 같이 다수의 저항성 메모리 셀들(예를 들어, 수백, 수천, 수백만, 수십억 등)을 허용하기 위해 다수의 개구 영역들이 생성될 수 있다. 에칭(202)은 임의의 적합한 에칭 기법들을 사용하여 수행될 수 있고, 임의의 수의 적합한 패터닝 프로세스들을 포함할 수 있다. 예를 들어, 에칭(202)은 아래에서 더욱 상세히 논의하는 바와 같이 비평면 저항성 메모리 셀의 형성을 허용하는 깊은 개구 영역(310)을 형성하기 위해 수행된 드라이 에칭을 포함할 수 있다. 개구 영역(310)이 완전히 인터커넥트(302) 위에 있지만; 그럴 필요는 없다는 것에 유의하다.
방법(200)은 실시예에 따른, 도 3b에 도시된 예시적인 결과 구조물을 형성하기 위해, 제1 전극 층(322)을 퇴적하는 단계(204)로 계속된다. 퇴적(204)은 스퍼터 퇴적과 같은 물리 기상 퇴적(PVD) 프로세스; 화학 기상 퇴적(CVD) 프로세스; 원자층 퇴적(ALD) 프로세스; 플라즈마-강화 ALD(PEALD) 및/또는 분자 빔 에피택시(MBE) 프로세스와 같은 임의의 적합한 기법을 사용하여 수행될 수 있다. 이러한 예시적인 실시예에서, 퇴적(204)은 (예를 들어, 도 3b의 경우와 같이) 불규칙/비평면 구조물상에 제1 전극 층(322)의 충분하게 일관된 두께를 달성하기 위해 사용된 등각 퇴적 프로세스(예를 들어, 등각 CVD 또는 ALD 프로세스)이다. 그러나, 본 개시내용이 이에 제한될 필요가 없다. 일부 경우들에서, 퇴적(204)은 예를 들어, 500의 최대 온도를 갖는 프로세스와 같은 저온 퇴적 프로세스일 수 있다. 일부 이러한 경우들에서, 프로세싱 열 버짓 제약들은 (인터커넥트(302)와 같은) 인터커넥트들에 대한 손상을 방지하기 위해, 사용된 인터커넥트 재료에 의존할 수 있다.
방법(200)은 실시예에 따른, 도 3c에 도시된 예시적인 결과 구조물을 형성하기 위해, 희생 산화물 층(323)을 퇴적하는 단계(206)로 계속된다. 퇴적(206)은 이전에 논의한 예시적인 기법들(예를 들어, PVD, CVD, ALD, PEALD, MBE 등)을 사용하거나, 임의의 다른 적합한 기법을 사용하여 수행될 수 있다. 방법(200)은 실시예에 따른, 도 3d에 도시된 예시적인 결과 구조물을 형성하기 위해, 도 3c의 구조물을 평탄화하는 단계(208)로 계속된다. 평탄화(208)는 예를 들어, 화학-기계적 평탄화(CMP)와 같은 임의의 적합한 기법을 사용하여 수행될 수 있다. 희생 산화물(323)은 이러한 예시적인 실시예에서, 평탄화 프로세스(208) 동안 제1 전극 층(322)을 보호하기 위해 사용될 수 있다. 희생 산화물 층(323)은 예를 들어, 산화 규소(SiOx)와 같은, 본 개시내용의 관점에서 명백한 바와 같은 임의의 적합한 재료를 포함할 수 있다.
방법(200)은 실시예에 따른, 도 3e에 도시된 예시적인 결과 구조물을 형성하기 위해, 희생 산화물(323)을 제거하는 단계(210)로 계속된다. 희생 산화물(323)의 제거(210)는 임의의 적합한 에칭 및 임의의 적합한 패터닝 프로세스와 같은 임의의 적합한 기법을 사용하여 수행될 수 있다. 방법(200)은 실시예에 따른, 도 3f에 도시된 예시적인 결과 구조물을 형성하기 위해, 스위칭 층 재료(324)를 퇴적하는 단계(212)로 계속된다. 퇴적(212)은 이전에 논의한 예시적인 기법들(예를 들어, PVD, CVD, ALD, PEALD, MBE 등)을 사용하거나, 임의의 다른 적합한 기법을 사용하여 수행될 수 있다. 이러한 예시적인 실시예에서, 퇴적(212)은 (예를 들어, 도 3f의 경우와 같이) 불규칙/비평면 구조물상에 스위칭 층 재료(324)의 충분하게 일관된 두께를 달성하기 위해 사용된 등각 퇴적 프로세스(예를 들어, 등각 CVD 또는 ALD 프로세스)이다. 그러나, 본 개시내용이 이에 제한될 필요가 없다.
방법(200)은 실시예에 따른, 도 3g에 도시된 예시적인 결과 구조물을 형성하기 위해, 산소 교환 층(OEL)(326)을 선택사항적으로 퇴적하는 단계(214)로 계속된다. 일부 경우들에서, OEL(326)은 본 개시내용의 관점에서 명백한 바와 같이, 메모리 셀에 다른 재료들을 통합하는데 있어서 융통성을 증가시킬 수 있다. 방법(200)은 실시예에 따른, 도 3h에 도시된 예시적인 결과 구조물을 형성하기 위해, 제2 전극 층(328)을 퇴적하는 단계(216)로 계속된다. 퇴적들(214, 216)은 이전에 논의한 예시적인 기법들(예를 들어, PVD, CVD, ALD, PEALD, MBE 등)을 사용하거나, 임의의 다른 적합한 기법을 사용하여 수행될 수 있다. 이러한 예시적인 실시예에서, 퇴적(214)은 (예를 들어, 도 3g의 경우와 같이) 불규칙/비평면 구조물상에 OEL(326)의 충분하게 일관된 두께를 달성하기 위해 사용된 등각 퇴적 프로세스(예를 들어, 등각 CVD 또는 ALD 프로세스)이다. 퇴적(216)에는 일부 예시적인 경우들에서, 도 3h에 도시된 평면 구조물을 형성하기 위해 (예를 들어, CMP 프로세스를 사용하는) 평탄화 프로세스가 후속할 수 있다.
방법(200)은 실시예에 따른, 도 3i에 도시된 예시적인 결과 구조물을 형성하기 위해, 메모리 셀 스택을 에칭하는 단계(218)로 계속된다. 에칭(218)은 임의의 적합한 에칭 기법들을 사용하여 수행될 수 있고, 임의의 수의 적합한 패터닝 프로세스들을 포함할 수 있다. 이러한 예시적인 실시예에서, 도 3i에 도시된 메모리 셀 스택은 비평면 저항성 메모리 셀 스택이고, 제1 전극(322), 스위칭 층(324), 선택사항적 산소 교환 층(OEL)(326), 및 제2 전극(328)을 포함한다.
이러한 예시적인 실시예에서, 비평면 저항성 메모리 셀은 도 3i에 나타낸 바와 같이, 폭(W) 및 높이(H)를 갖는 직사각형 형상을 갖는다. 또한, 비평면 셀은 도 3i에 나타낸 바와 같이, 폭(W) 및 높이(H)를 갖는다. 이러한 방식으로, 비평면 셀은 예를 들어, 동일한 셀 폭(W)을 점유하는 평면 저항성 메모리 셀(평면 저항성 메모리 셀의 예가 도 1에 도시되어 있음)에 비하여 유효 셀 면적을 증가시킨다. 일부 실시예들에서, 비평면 저항성 메모리 셀은 본 개시내용의 관점에서 명백한 바와 같이, 적어도 1, 2, 5, 10, 20 또는 적어도 일부 다른 적합한 비율 양의 높이(H) 대 폭(W) 비율(H:W)을 가질 수 있다. 따라서, 비평면 셀의 유효 셀 면적 증가는 본 개시내용의 관점에서 명백한 바와 같이, 동일한 공간을 점유하는 평면 셀에 대하여, 적어도 1.5x, 2x, 5x, 10x, 20x, 또는 일부 다른 적합한 양일 수 있다. 스위칭 층(324), 선택사항적 OEL(326), 및 제2 전극(328)이 아래에서 더욱 상세히 논의하는 바와 같이, 인터커넥트(304)와 제2 전극(328) 사이의 접촉을 돕기 위해, 이러한 예시적인 실시예에서 메모리 셀을 넘어서 연장한다는 것에 유의한다. 또한, 비평면 셀에서, 제2 전극(328)이 실질적으로 스위칭 층(324)의 대향하는 부분들에 의해 둘러싸이거나 그 대향하는 부분들 사이에 있다는 것에 유의한다. 또한, 이러한 예시적인 실시예에서, 제1 전극(322)이 실질적으로 스위칭 층(324)의 3개의 측면들(예를 들어, 바닥 및 좌우 측면들)에 인접한다(그리고 이러한 예시적인 경우에서, 물리적으로 접촉한다)는 것에 유의한다. OEL(326)이 선택사항적이고, OEL(326)이 부재하는 실시예들에서, 스위칭 층(324)이 제1 및 제2 전극들(322 및 328) 양자와 직접 접촉할 수 있다는 것을 상기한다. 도 3i에 도시된 예시적인 구조물은 예시 목적을 위해 제공되고 본 개시내용을 제한하려는 것이 아니다.
일부 실시예들에서, 제1 및 제2 전극들(322 및 328)은 이질화물(S2N2); 티타늄 질화물(TiN); 탄탈륨 질화물(TaN); 구리(Cu); 텅스텐(W); 티타늄(Ti); 루테늄(Ru), 로듐(Rh), 팔라듐(Pd); 은(Ag), 오시뮴(Os), 이리듐(Ir), 백금(Pt), 및 금(Au)과 같은 하나 이상의 귀금속들; 및/또는 임의의 다른 적합한 재료 또는 재료들의 조합 중 적어도 하나를 각각 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 전극들(322 및 328)은 5 내지 100nm의 범위의 두께, 또는 임의의 다른 적합한 두께 또는 두께 범위를 각각 가질 수 있다. 일부 실시예들에서, 스위칭 층(324)은 하프늄 산화물(HfOx), 티타늄 산화물(TiOx), 질소 산화물(NiOx), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 지르코늄 산화물(ZiOx), 바나듐 산화물(VOx), 구리 산화물(CuOx), 알루미늄 산화물(AlOx)과 같은 금속 산화물; 금속 산화물 합금; 및/또는 임의의 다른 적합한 재료 또는 재료들의 조합 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 스위칭 층(324)은 2 내지 10nm의 범위의 두께, 또는 임의의 다른 적합한 두께 또는 두께 범위를 가질 수 있다. 일부 실시예들에서, 선택사항적 산소 교환 층(OEL)(326)은 존재할 때, 하프늄(Hf); 티타늄(Ti); 탄탈륨(Ta); 및/또는 임의의 다른 적합한 재료 또는 재료들의 조합 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 선택사항적 OEL(326)은 존재할 때, 2 내지 10nm의 범위의 두께, 또는 임의의 다른 적합한 두께 또는 두께 범위를 가질 수 있다.
방법(200)은 실시예에 따른, 도 3j에 도시된 예시적인 결과 구조물을 형성하기 위해, 메모리 디바이스의 형성을 선택사항적으로 완료하는 단계(220)로 계속된다. 이러한 예시적인 실시예에서, 도시되어 있는 바와 같이 (제2 전극(328)과 접촉하는) 인터커넥트(304) 및 유전체 층(301)을 포함하여, 다른 인터커넥트 레벨(M3)이 형성되었다. (정렬을 포함할 수 있는) 금속화 프로세스와 같은 임의의 적합한 프로세스가 도시된 바와 같은 구조물을 형성하기 위해 사용될 수 있다. 인터커넥트(302) 및 유전체(300)에 관한 이전의 논의가 인터커넥트(304) 및 유전체(301) 각각에 적용된다. 상술한 바와 같이, 스위칭 층(324), 선택사항적 OEL(326), 및 제2 전극(328)이 인터커넥트(304)와 제2 전극(328) 사이의 접촉을 돕기 위해, 이러한 예시적인 실시예에서 메모리 셀을 넘어서 연장한다는 것에 유의한다. 예를 들어, 스위칭 층(324), 선택사항적 OEL(326), 및 제2 전극(328)은 인터커넥트(304)와 제2 전극 층(328) 사이의 접촉을 위해 더 큰 면적을 제공하도록 연장될 수 있다.
일부 실시예들에서, 제1 전극(322)은 (예를 들어, 인터커넥트(302)를 통해) 전기적으로 접지된 하부 전극일 수 있고, 제2 전극(328)은 (예를 들어, 인터커넥트(304)를 통해) 전압원에 전기적으로 연결된 상부 전극일 수 있다. 일부 이러한 실시예들에서, 제2/상부 전극(328)은 (예를 들어, 1T1R 아키텍처/구성에서) 트랜지스터 또는 (예를 들어, 1D1R 아키텍처/구성에서) 다이오드에 전기적으로 연결될 수 있다. 다른 실시예들에서, 제1 전극(322)은 전압원에 전기적으로 연결된 상부 전극일 수 있고, 제2 전극(328)은 전기적으로 접지된 하부 전극일 수 있다. 일부 이러한 실시예들에서, 스위칭 층(324) 및 선택사항적 OEL(326)(존재할 때)의 위치는 (예를 들어, 322/326/324/328 셀을 만들기 위해) 교환될 수 있다. 다수의 변형들 및 구성들이 본 개시내용의 관점에서 명백할 것이다.
도 4는 본 개시내용의 하나 이상의 실시예들에 따른 집적 회로를 형성하는 방법(400)을 예시한다. 도 5a 내지 도 5h는 다양한 실시예들에 따른, 도 4의 방법(400)을 수행할 때 형성되는 예시적인 구조물들을 예시한다. 이해하는 바와 같이, 도 2 및 도 3a 내지 도 3j에 관한 이전의 논의가 동일하게 적용가능하다. 도 5a 내지 도 5h가 500들의 넘버링을 포함하는 반면에, 도 3a 내지 도 3j가 300들의 넘버링을 포함한다는 것을 제외하고, 도 3a 내지 도 3j에 사용된 것과 유사한 넘버링이 도 5a 내지 도 5h의 특징부들을 식별하기 위해 사용된다(예를 들어, 인터커넥트(502)는 인터커넥트(302)와 유사하고, 스위칭 층(524)은 스위칭 층(324)과 유사함). 따라서, 도 2 및 도 3a 내지 도 3j에 대한 도 4 및 도 5a 내지 도 5h에서의 실시예들 사이의 차이점들만이 주로 논의될 것이다.
도 4에서 알 수 있는 바와 같이, 방법(400)은 비평면 저항성 메모리 셀들의 형성을 위해 기판에서 하나 이상의 영역들을 에칭하는 단계(402)(그렇지 않으면 제거하는 단계)를 포함한다. 이러한 에칭에 관한 이전의 논의가 여기에 동일하게 적용가능하다. 도 5a는 에칭(402)이 수행되어 기판에 개구 영역(510)을 생성한 이후의 예시적인 결과 구조물을 도시한다. 도시된 예시적인 구조물에서, 기판은 인터커넥트(502) 뿐만 아니라 인터커넥트들(M1 및 M2)의 2개의 레벨들을 포함하고, 이들 모두는 유전체 층(500)에 의해 둘러싸인다. 인터커넥트들 및 유전체에 관한 이전의 논의가 여기에 동일하게 적용가능하다. 도 5a에 도시된 예시적인 실시예에서, 개구 영역(510)은 (예를 들어, 개구 영역(310)이 완벽하게 인터커넥트(302) 위에 있는 도 3a와 비교하여) 인터커넥트(502)를 넘어 연장한다는 것에 유의한다. 또한, 아래에서 더욱 상세히 논의하는 바와 같이, 개구 영역(510)이 인터커넥트(502)를 넘어 연장하는 공간이 하나의 전극만이 인터커넥트(502)와 접촉하는 것을 보장하기 위해 사용될 수 있다는 것에 유의한다.
방법(400)은 실시예에 따른, 도 5b에 도시된 예시적인 결과 구조물을 형성하기 위해, 제1 전극 층(522)을 퇴적하는 단계(404)로 계속된다. 제1 전극 층, 및 그것의 퇴적에 관한 이전의 논의가 여기에 동일하게 적용가능하다. 방법(400)은 실시예에 따른, 도 5c에 도시된 예시적인 결과 구조물을 형성하기 위해, 제1 전극 층(522)을 에칭하는 단계(406)로 계속된다. 에칭(406)은 임의의 적합한 에칭 기법들을 사용하여 수행될 수 있고, 임의의 수의 적합한 패터닝 프로세스들을 포함할 수 있다. 이러한 예시적인 실시예에서, 에칭(406)은 도 5c에서 알 수 있는 바와 같이, 개구 영역(510)의 측벽들 상에 제1 전극(522) 스페이서들을 남겨두기 위해 수행된 블랭킷 에칭이다.
방법(400)은 실시예에 따른, 도 5d에 도시된 예시적인 결과 구조물을 형성하기 위해, 산소 교환 층(OEL)(526)을 선택사항적으로 퇴적하고 에칭하는 단계(408)로 계속된다. OEL, 및 그것의 퇴적에 관한 이전의 논의가 여기에 동일하게 적용가능하다. 에칭(408)은 임의의 적합한 에칭 기법들을 사용하여 수행될 수 있고, 임의의 수의 적합한 패터닝 프로세스들을 포함할 수 있다. 이러한 예시적인 실시예에서, 에칭(408)은 도 5d에서 알 수 있는 바와 같이, 제1 전극(522) 스페이서들의 상부에 OEL(526) 스페이서들을 남겨두기 위해 수행된 블랭킷 에칭이다. 방법(400)은 실시예에 따른, 도 5e에 도시된 결과 구조물을 형성하기 위해, 스위칭 층(524)을 퇴적하고 에칭하는 단계(410)로 계속된다. 스위칭 층, 및 그것의 퇴적에 관한 이전의 논의가 여기에 동일하게 적용가능하다. 에칭(410)은 임의의 적합한 에칭 기법들을 사용하여 수행될 수 있고, 임의의 수의 적합한 패터닝 프로세스들을 포함할 수 있다. 이러한 예시적인 실시예에서, 에칭(410)은 도 5e에서 알 수 있는 바와 같이, OEL(526)의 상부에 스위칭 층(524) 스페이서들을 남겨두기 위해 수행된 블랭킷 에칭이다.
방법(400)은 실시예에 따른, 도 5f에 도시된 예시적인 결과 구조물을 형성하기 위해, 제2 전극 층(528)을 퇴적하는 단계(412)로 계속된다. 제2 전극 층, 및 그것의 퇴적에 관한 이전의 논의가 여기에 동일하게 적용가능하다. 방법(400)은 실시예에 따른, 도 5g에 도시된 예시적인 결과 구조물을 형성하기 위해, 도 5f의 구조물을 평탄화하는 단계(414)로 계속된다. 평탄화(414)는 예를 들어, 화학-기계적 평탄화(CMP)와 같은 임의의 적합한 기법을 사용하여 수행될 수 있다. 이러한 예시적인 실시예에서, 도 5g에 도시된 메모리 셀 스택은 비평면 저항성 메모리 셀 스택이고, 제1 전극(522), 선택사항적 산소 교환 층(OEL)(526), 스위칭 층(524), 및 제2 전극(528)을 포함한다. 비평면 저항성 메모리 셀 스택에 관한 이전의 논의가 여기에 동일하게 적용가능하다. 예를 들어, 비평면 셀에서, 제2 전극(528)이 실질적으로 스위칭 층(524)의 대향하는 부분들에 의해 둘러싸이거나 그 대향하는 부분들 사이에 있다는 것에 유의한다. 또한, 이러한 예시적인 실시예에서, 제1 전극(522)이 실질적으로 스위칭 층(524)의 2개의 측면들(예를 들어, 좌우 측면들)에 인접한다는 것에 유의한다. OEL(526)이 선택사항적이고, OEL(526)이 부재하는 실시예들에서, 스위칭 층(524)이 제1 및 제2 전극들(522 및 528) 양자와 직접 접촉할 수 있다는 것을 상기한다. 도 5g에 도시된 이러한 예시적인 구조물은 예시 목적을 위해 제공되고 본 개시내용을 제한하려는 것이 아니다.
방법(400)은 실시예에 따른, 도 5h에 도시된 예시적인 결과 구조물을 형성하기 위해, 메모리 디바이스의 형성을 선택사항적으로 완료하는 단계(416)로 계속된다. 이러한 예시적인 실시예에서, 도시되어 있는 바와 같이 (제1 전극(522)과 접촉하는) 인터커넥트(504) 및 유전체 층(501)을 포함하여, 다른 인터커넥트 레벨(M3)이 형성되었다. (정렬을 포함할 수 있는) 금속화 프로세스와 같은 임의의 적합한 프로세스가 도시된 바와 같은 구조물을 형성하기 위해 사용될 수 있다. 인터커넥트(502) 및 유전체(500)에 관한 이전의 논의가 인터커넥트(504) 및 유전체(501) 각각에 적용된다. 2개의 인터커넥트들(504)이 제1 전극(522)의 양측면들에 접촉하도록 이러한 예시적인 실시예에서 도시되어 있다는 것에 유의한다.
일부 실시예들에서, 제1 전극(522)은 (예를 들어, 인터커넥트(504)를 통해) 전압원에 전기적으로 연결된 상부 전극일 수 있고, 제2 전극(528)은 (예를 들어, 인터커넥트(502)를 통해) 전기적으로 접지된 하부 전극일 수 있다. 일부 이러한 실시예들에서, 제1/상부 전극(522)은 (예를 들어, 1T1R 아키텍처/구성에서) 트랜지스터 또는 (예를 들어, 1D1R 아키텍처/구성에서) 다이오드에 전기적으로 연결될 수 있다. 다른 실시예들에서, 제2 전극(528)은 전압원에 전기적으로 연결된 상부 전극일 수 있고, 제1 전극(522)은 전기적으로 접지된 하부 전극일 수 있다. 일부 이러한 실시예들에서, 스위칭 층(524) 및 선택사항적 OEL(526)(존재할 때)의 위치는 (예를 들어, 522/524/526/528 셀을 만들기 위해) 교환될 수 있다. 다수의 변형들 및 구성들이 본 개시내용의 관점에서 명백할 것이다.
예시적인 시스템
도 6은 예시적인 실시예에 따라, 여기에 개시된 기법들을 사용하여 형성된 집적 회로 구조물들 또는 디바이스들로 구현된 컴퓨팅 시스템(1000)을 예시한다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는 각각이 마더보드(1002)에 물리적으로 그리고 전기적으로 결합될 수 있거나, 그렇지 않으면 마더보드(1002)내에 집적될 수 있는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이에 제한되지 않는 다수의 컴포넌트들을 포함할 수 있다. 이해하는 바와 같이, 마더보드(1002)는 메인 보드, 메인 보드상에 탑재된 도터 보드, 또는 시스템(1000)의 유일한 보드 등이든 아니든, 예를 들어, 임의의 인쇄 회로 기판일 수 있다.
그 애플리케이션들에 의존하여, 컴퓨팅 시스템(1000)은 마더보드(1002)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM, ReRAM 등), 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 디바이스를 포함할 수 있지만, 이에 제한되지 않는다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트들 중 임의의 것이 예시적인 실시예에 따라 개시된 기법들을 사용하여 형성된 하나 이상의 집적 회로 구조물들 또는 디바이스들(예를 들어, 하나 이상의 비평면 저항성 메모리 셀들)을 포함할 수 있다. 일부 실시예들에서, 다중의 기능들이 하나 이상의 칩들에 집적될 수 있다(예를 들어, 통신 칩(1006)이 프로세서(1004)의 일부일 수 있거나 그렇지 않으면 프로세서(1004)에 집적될 수 있다는 것에 유의한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로 그리고 컴퓨팅 시스템(1000)으로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 이 용어는 일부 실시예들에서는 연관된 디바이스들이 그렇지 않을 수 있지만, 어떠한 와이어들도 포함하지 않는다는 것을 암시하지는 않는다. 통신 칩(1006)은 Wi-Fi (IEEE 802.11 패밀리), WiMAX (IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들을 포함하지만 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들, 뿐만 아니라 3G, 4G, 5G 이상으로 지정되는 임의의 다른 무선 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004)내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는 여기에 다양하게 설명한 바와 같이, 개시된 기법들을 사용하여 형성된 하나 이상의 집적 회로 구조물들 또는 디바이스들(예를 들어, 하나 이상의 비평면 저항성 메모리 셀들)로 구현되는 온보드 회로를 포함한다. 용어 "프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006)은 통신 칩(1006)내에 패키징된 집적 회로 다이를 또한 포함할 수 있다. 일부 이러한 예시적인 실시예들에 따라, 통신 칩의 집적 회로 다이는 여기에 다양하게 설명한 바와 같은 개시된 기법들을 사용하여 형성된 하나 이상의 집적 회로 구조물들 또는 디바이스들(예를 들어, 하나 이상의 비평면 저항성 메모리 셀들)을 포함한다. 본 개시내용의 관점에서 이해하는 바와 같이, (예를 들어, 개별 통신 칩들을 갖기 보다는, 임의의 칩들(1006)의 기능이 프로세서(1004)에 집적되는 경우에) 멀티-표준 무선 능력이 프로세서(1004)에 직접 집적될 수 있다는 것에 유의한다. 또한, 프로세서(1004)가 이러한 무선 능력을 갖는 칩 세트일 수 있다는 것에 유의한다. 요약하면, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 유사하게, 어느 하나의 칩 또는 칩 세트가 그 안에 집적된 다중 기능들을 가질 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(1000)는 랩탑, 넷북, 노트북, 스마트폰, 태블릿, 휴대 정보 단말기(PDA), 울트라-모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 디지털 비디오 리코더, 또는 데이터를 프로세싱하거나 여기에 다양하게 설명한 바와 같이 개시된 기법들을 사용하여 형성된 하나 이상의 집적 회로 구조물들 또는 디바이스들(예를 들어, 하나 이상의 비평면 저항성 메모리 셀들)을 이용하는 임의의 다른 전자 디바이스일 수 있다.
다른 예시적인 실시예들
아래의 예들은 다른 실시예들에 관한 것이고, 이로부터 다수의 변경들 및 구성들이 명백할 것이다.
예 1은 비평면 저항성 메모리 셀이고, 비평면 저항성 메모리 셀은 대향하는 트렌치 벽들 상에 배치된 제1 전극; 제2 전극; 및 제1 전극과 제2 전극 사이에 배치된 스위칭 층을 포함하고, 여기서 제2 전극은 실질적으로 스위칭 층의 대향하는 부분들 사이에 있다.
예 2는 제1항의 발명 대상을 포함하고, 여기서, 제1 전극은 실질적으로 스위칭 층의 적어도 2개의 측면들에 인접한다.
예 3은 제1항 또는 제2항의 발명 대상을 포함하고, 여기서, 제1 전극은 실질적으로 스위칭 층의 3개의 측면들에 인접한다.
예 4는 제1항 내지 제3항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 제1 전극은 전압원에 전기적으로 연결되고, 제2 전극은 전기적으로 접지된다.
예 5는 제1항 내지 제4항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 제1 전극은 전기적으로 접지되고, 제2 전극은 전압원에 연결된다.
예 6은 제1항 내지 제5항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 제1 전극 및 제2 전극은 이질화물(S2N2), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 구리(Cu), 텅스텐(W), 티타늄(Ti), 및/또는 하나 이상의 귀금속들 중 적어도 하나를 포함한다.
예 7은 제1항 내지 제6항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 제1 전극 및 제2 전극은 5 내지 100nm의 범위의 두께를 각각 갖는다.
예 8은 제1항 내지 제7항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 스위칭 층은 금속 산화물 및/또는 금속 합금 산화물 중 적어도 하나를 포함한다.
예 9는 제1항 내지 제8항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 스위칭 층은 2 내지 10nm의 범위의 두께를 갖는다.
예 10은 제1항 내지 제9항 중 어느 한 항의 발명 대상을 포함하고, 비평면 저항성 메모리 셀은 제1 전극 및 제2 전극 중 하나와 스위칭 층 사이에 배치된 산소 교환 층(OEL)을 더 포함한다.
예 11은 제10항의 발명 대상을 포함하고, 여기서, OEL은 하프늄(Hf), 티타늄(Ti), 및/또는 탄탈륨(Ta) 중 적어도 하나를 포함한다.
예 12는 제10항 또는 제11항의 발명 대상을 포함하고, 여기서, OEL은 2 내지 10nm의 범위의 두께를 갖는다.
예 13은 제1항 내지 제12항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 셀의 유효 면적은 동일한 공간을 점유하는 평면 저항성 메모리 셀에 비하여 증가된다.
예 14는 제1항 내지 제13항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 셀은 높이 및 폭 치수들을 갖고, 셀 높이는 셀 폭의 적어도 5배이다.
예 15는 제1항 내지 제14항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 제1 전극 및 제2 전극 중 하나는 하나의 트랜지스터-하나의 저항기(1T1R) 아키텍처에서의 트랜지스터에 전기적으로 연결된다.
예 16은 제1항 내지 제14항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 제1 전극 및 제2 전극 중 하나는 하나의 다이오드-하나의 저항기(1D1R) 아키텍처에서의 다이오드에 전기적으로 연결된다.
예 17은 제1항 내지 제16항 중 어느 한 항의 발명 대상을 포함하는 저항성 랜덤-액세스 메모리(ReRAM)이다.
예 18은 집적 회로를 형성하는 방법이고, 이 방법은 제1 구조물을 형성하기 위해 기판 내의 영역을 에칭하는 단계; 제2 구조물을 형성하기 위해 제1 구조물 위에 제1 전극 층을 퇴적하는 단계; 제3 구조물을 형성하기 위해 제2 구조물 위에 희생 산화물 층을 퇴적하는 단계; 제3 구조물을 평탄화하는 단계; 제4 구조물을 형성하기 위해 희생 산화물 층을 제거하는 단계; 제5 구조물을 형성하기 위해 제4 구조물 위에 스위칭 층 재료를 퇴적하는 단계; 제6 구조물을 형성하기 위해 제5 구조물 위에 제2 전극 층을 퇴적하는 단계; 및 제7 구조물을 형성하기 위해 제6 구조물을 에칭하는 단계를 포함한다.
예 19는 제18항의 발명 대상을 포함하고, 여기서, 제7 구조물은 비평면 저항성 메모리 셀을 포함한다.
예 20은 제18항 또는 제19항의 발명 대상을 포함하고, 여기서, 제7 구조물은 비평면 저항성 랜덤-액세스 메모리(ReRAM) 셀을 포함한다.
예 21은 제18항 내지 제20항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 퇴적들 중 하나 이상은 등각 퇴적 프로세스를 포함한다.
예 22는 제18항 내지 제21항 중 어느 한 항의 발명 대상을 포함하고, 방법은 제2 전극 층을 퇴적하는 단계 이전에 제5 구조물 위에 산소 교환 층(OEL)을 퇴적하는 단계를 더 포함한다.
예 23은 제18항 내지 제22항 중 어느 한 항의 발명 대상을 포함하고, 방법은 제1 전극을 전기적으로 접지하고 제2 전극을 전압원에 전기적으로 연결하는 단계를 더 포함한다.
예 24는 제18항 내지 제21항 중 어느 한 항의 발명 대상을 포함하고, 방법은 스위칭 층 재료를 퇴적하는 단계 이전에 제4 구조물 위에 산소 교환 층(OEL)을 퇴적하는 단계를 더 포함한다.
예 25는 제18항 내지 제21항 또는 제24항 중 어느 한 항의 발명 대상을 포함하고, 방법은 제2 전극을 전기적으로 접지하고 제1 전극을 전압원에 전기적으로 연결하는 단계를 더 포함한다.
예 26은 제18항 내지 제25항 중 어느 한 항의 발명 대상을 포함하고, 방법은 하나의 트랜지스터-하나의 저항기(1T1R) 아키텍처를 형성하기 위해 제1 전극 및 제2 전극 중 하나를 트랜지스터에 전기적으로 연결하는 단계를 더 포함한다.
예 27은 제18항 내지 제25항 중 어느 한 항의 발명 대상을 포함하고, 방법은 하나의 다이오드-하나의 저항기(1D1R) 아키텍처를 형성하기 위해 제1 전극 및 제2 전극 중 하나를 다이오드에 전기적으로 연결하는 단계를 더 포함한다.
예 28은 집적 회로를 형성하는 방법이고, 이 방법은 제1 구조물을 형성하기 위해 기판 내의 영역을 에칭하는 단계; 제2 구조물을 형성하기 위해 제1 구조물 위에 제1 전극 층을 퇴적하는 단계; 제3 구조물을 형성하기 위해 제2 구조물을 에칭하는 단계 - 제3 구조물은 기판 내의 에칭된 영역의 측벽들 상의 제1 전극 스페이서들을 포함함 -; 제4 구조물을 형성하기 위해 제3 구조물 위에 스위칭 층 재료를 퇴적하는 단계; 제5 구조물을 형성하기 위해 제4 구조물을 에칭하는 단계 - 제5 구조물은 실질적으로 제1 전극 스페이서들에 인접한 스위칭 층 재료를 포함함 -; 제6 구조물을 형성하기 위해 제5 구조물 위에 제2 전극 층을 퇴적하는 단계; 및 제7 구조물을 형성하기 위해 제6 구조물을 평탄화하는 단계를 포함한다.
예 29는 제28항의 발명 대상을 포함하고, 여기서, 제7 구조물은 비평면 저항성 메모리 셀을 포함한다.
예 30은 제28항 또는 제29항의 발명 대상을 포함하고, 여기서, 제7 구조물은 비평면 저항성 랜덤-액세스 메모리(ReRAM) 셀을 포함한다.
예 31은 제28항 내지 제30항 중 어느 한 항의 발명 대상을 포함하고, 방법은 제1 중간 구조물을 형성하기 위해, 스위칭 층 재료를 퇴적하는 단계 이전에 제3 구조물 위에 산소 교환 층(OEL)을 퇴적하는 단계; 및 제2 중간 구조물을 형성하기 위해, 스위칭 층 재료를 퇴적하는 단계 이전에 제1 중간 구조물을 에칭하는 단계를 더 포함하고, 여기서 제2 중간 구조물은 제1 전극 스페이서들 상의 OEL을 포함한다.
예 32는 제28항 내지 제31항 중 어느 한 항의 발명 대상을 포함하고, 방법은 제1 전극을 전기적으로 접지하고 제2 전극을 전압원에 전기적으로 연결하는 단계를 더 포함한다.
예 33은 제28항 내지 제30항 중 어느 한 항의 발명 대상을 포함하고, 방법은 제1 중간 구조물을 형성하기 위해, 제2 전극 층을 퇴적하기 이전에 제5 구조물 위에 산소 교환 층(OEL)을 퇴적하는 단계; 및 제2 중간 구조물을 형성하기 위해, 제2 전극 층을 퇴적하기 이전에 제1 중간 구조물을 에칭하는 단계를 더 포함하고, 여기서 제2 중간 구조물은 스위칭 층 재료 상 OEL을 포함한다.
예 34는 제28항 내지 제30항 또는 제33항 중 어느 한 항의 발명 대상을 포함하고, 방법은 제2 전극을 전기적으로 접지하고 제1 전극을 전압원에 전기적으로 연결하는 단계를 더 포함한다.
예 35는 제28항 내지 제34항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 퇴적들 중 하나 이상은 등각 퇴적 프로세스를 포함한다.
예 36은 제28항 내지 제35항 중 어느 한 항의 발명 대상을 포함하고, 여기서, 에칭들 중 하나 이상은 블랭킷 에칭 프로세스를 포함한다.
예 37은 제28항 내지 제36항 중 어느 한 항의 발명 대상을 포함하고, 방법은 하나의 트랜지스터-하나의 저항기(1T1R) 아키텍처를 형성하기 위해 제1 전극 및 제2 전극 중 하나를 트랜지스터에 전기적으로 연결하는 단계를 더 포함한다.
예 38은 제28항 내지 제36항 중 어느 한 항의 발명 대상을 포함하고, 방법은 하나의 다이오드-하나의 저항기(1D1R) 아키텍처를 형성하기 위해 제1 전극 및 제2 전극 중 하나를 다이오드에 전기적으로 연결하는 단계를 더 포함한다.
예시적인 실시예들의 상술한 설명은 예시 및 설명의 목적을 위해 제공되었다. 상술한 설명은 포괄적이거나 본 개시내용을 개시된 정밀한 형태들로 제한하려는 것이 아니다. 다수의 수정 및 변경이 본 개시내용의 관점에서 가능하다. 본 개시내용의 범주가 이러한 상세한 설명에 의해서가 아니라 오히려 여기에 첨부된 청구항들에 의해 제한된다는 것이 의도된다. 본 출원의 우선권을 주장하는 장래에 제출된 출원들이 개시된 청구된 발명 대상을 상이한 방식으로 주장할 수 있고, 다양하게 개시되거나 그렇지 않으면 여기에 설명된 바와 같은 하나 이상의 제한들 중 임의의 세트를 일반적으로 포함할 수 있다.

Claims (25)

  1. 집적 회로로서,
    제1 전기적 도전 인터커넥트 피처를 포함하는 제1 층간 유전체(ILD) 층;
    상기 제1 ILD 층 위에 있고 제2 및 제3 전기적 도전 인터커넥트 피처들을 포함하는 제2 ILD 층 - 상기 제2 및 제3 전기적 도전 인터커넥트 피처들은 서로 측면으로 인접함 -;
    상기 제1 ILD 층 내의 트렌치의 대향하는 트렌치 벽들 상에 있는 제1 전극 - 상기 트렌치는 상기 제1 전기적 도전 인터커넥트 피처에 측면으로 인접함 -;
    적어도 부분적으로 상기 트렌치 내에 있는 제2 전극;
    상기 제1 전극과 제2 전극 사이에 있고 적어도 부분적으로 상기 트렌치 내에 있는 스위칭 층; 및
    상기 스위칭 층 상에 있는 산소 교환 층(oxygen exchange layer; OEL) - 상기 산소 교환 층은 상기 트렌치 위로 연장함 -
    을 포함하고,
    상기 제2 전극은 실질적으로 상기 스위칭 층의 대향하는 부분들 사이에 있고, 상기 제2 ILD 층 내의 상기 제2 및 제3 전기적 도전 인터커넥트 피처들 중 적어도 하나는 상기 제1 전극 및 상기 제2 전극 중 적어도 하나에 전기적으로 결합되는, 집적 회로.
  2. 제1항에 있어서, 상기 제1 전극은 실질적으로 상기 스위칭 층의 적어도 2개의 측면들에 인접하는, 집적 회로.
  3. 제1항에 있어서, 상기 제1 전극, 상기 스위칭 층, 및 상기 제2 전극의 각각은 완전히 상기 트렌치 내에 있는, 집적 회로.
  4. 제1항에 있어서, 상기 제1 전극은 전압원에 전기적으로 연결되고, 상기 제2 전극은 전기적으로 접지되는, 집적 회로.
  5. 제1항에 있어서, 상기 제1 전극은 전기적으로 접지되고, 상기 제2 전극은 전기적으로 전압원에 연결되는, 집적 회로.
  6. 제1항에 있어서, 상기 제1 전극 및 제2 전극은 이질화물(S2N2), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 구리(Cu), 텅스텐(W), 티타늄(Ti), 및/또는 하나 이상의 귀금속들(noble metals) 중 적어도 하나를 포함하는, 집적 회로.
  7. 제1항에 있어서, 상기 제1 전극 및 제2 전극은 5 내지 100nm의 범위의 두께를 각각 갖는, 집적 회로.
  8. 제1항에 있어서, 상기 스위칭 층은 산소 및 하나 이상의 금속 중 적어도 하나를 포함하는, 집적 회로.
  9. 제1항에 있어서, 상기 스위칭 층은 2 내지 10nm의 범위의 두께를 갖는, 집적 회로.
  10. 삭제
  11. 제1항에 있어서, 상기 OEL은 하프늄(Hf), 티타늄(Ti), 및/또는 탄탈륨(Ta) 중 적어도 하나를 포함하는, 집적 회로.
  12. 제1항에 있어서, 상기 OEL은 2 내지 10nm의 범위의 두께를 갖는, 집적 회로.
  13. 제1항에 있어서, 상기 제1 전극 및 제2 전극은 비평면 저항성 메모리 셀의 일부분이고, 상기 셀의 유효 면적(effective area)은 동일한 공간을 점유하는 평면 저항성 메모리 셀에 비하여 적어도 2배만큼 증가되는, 집적 회로.
  14. 제1항에 있어서, 상기 제1 전극 및 제2 전극은 비평면 저항성 메모리 셀의 일부분이고, 상기 트렌치 내에 있는 상기 비평면 저항성 메모리 셀의 적어도 일부분은 적어도 5 대 1의 폭에 대한 높이의 비율을 갖는, 집적 회로.
  15. 제1항에 있어서, 상기 제1 전극 및 제2 전극 중 하나는 하나의 트랜지스터-하나의 저항기(one transistor - one resistor; 1T1R) 아키텍처에서의 트랜지스터에 전기적으로 연결되는, 집적 회로.
  16. 제1항에 있어서, 상기 제1 전극 및 제2 전극 중 하나는 하나의 다이오드-하나의 저항기(one diode - one resistor; 1D1R) 아키텍처에서의 다이오드에 전기적으로 연결되는, 집적 회로.
  17. 제1항의 집적 회로를 포함하는 저항성 랜덤-액세스 메모리(ReRAM).
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