KR20110076394A - 상변화 메모리 장치 - Google Patents
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Abstract
상변화 메모리 장치가 제공된다. 가열 전극과 상부 전극 사이에 상변화 물질막이 형성되고, 상변화 물질막을 구성하는 성분들 중 적어도 하나를 포함하는 상변화 보조막이 상기 상변화 물질막의 적어도 일부를 덮는다. 상기 상변화 메모리 장치의 데이터 보존특성 및 내구성이 향상된다.
상변화 메모리 장치, Ge, 내구성, 데이터 보존특성
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 상변화 메모리 장치에 관한 것이다.
반도체 메모리 장치는 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 상기 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸하지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM) 및 플래시 메모리 장치(Flash Memory Device)를 포함한다. 반복적으로 읽기 및 쓰기가 가능한 상기 비휘발성 메모리 장치에 대한 요구가 증가하고 있다.
상기 비휘발성 메모리 장치로서, 가변저항 메모리 장치들, 예를 들면 ReRAM(Resistive Random Access Memory) 및 상변화 메모리 장치(Phase-change Random Access Memory)이 개발되고 있다. 이러한 가변저항 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다. 특히, 상기 상변화 메모리 장치는, 상이한 전기적인 독출 특성들을 나타내는 다른 구조적인 상태 들(structured states)이 전기적으로 바뀔 수 있는, 상변화 물질(phase-change material)을 이용한다. 상기 상변화 메모리 장치(PRAM)는 빠른 동작 속도를 가지며, 고집적화에 유리한 구조를 갖는다.
본 발명은 상변화 메모리 장치의 신뢰성을 향상시키기 위한 것이다.
본 발명의 기술적 사상에 의한 실시예들은 상변화 메모리 장치를 제공한다. 상기 상변화 메모리 장치는 제 1 전극; 상기 제 1 전극과 이격된 제 2 전극; 상기 제 1 전극과 상기 제 2 전극 사이의 상변화 물질막; 및 상기 상변화 물질막의 적어도 일부를 덮고 상기 제 1 전극과 이격되고, 상기 상변화 물질막을 구성하는 성분들 중 적어도 하나를 포함하는 상변화 보조막을 포함한다.
상기 상변화 물질막은 Ge, Te, Se를 포함하고, 상기 상변화 보조막은 Ge를 포함할 수 있다.
상기 상변화 보조막은 화학식 DaMbGe(0≤a≤0.7, 0≤b≤0.2)를 갖는 화합물을 포함하고, 상기 화학식에서 상기 D는 C, N 및 O 중 적어도 하나를 포함하고, 상기 M은 전이금속, 희토류금속, Al, Ga, In 중 적어도 하나를 포함할 수 있다.
상기 상변화 보조막은 화학식 DaMb[GxTy](0≤a/(a+b+c)≤0.2, 0≤b/(a+b+c)≤0.1, 0.3≤x/(x+y)≤0.7)를 갖는 화합물을 포함하고, 상기 화학식에서 상기 D는 C, N 및 O 중 적어도 하나를 포함하고, 상기 M은 전이금속, 희토류금속, Al, Ga, In 중 적어도 하나를 포함하고, 상기 G는 Ge를 포함하고, 상기 T는 Te를 포함할 수 있다. 상기 Gx는 Gex1G'x2(0.8≤x1/(x1+x2)≤1)이고, 상기 G'은 3A족 원소 내지 5A족 원소일 수 있다. 상기 G'은 Al, Ga, In, Si, Sn, As, Sb 또는 Bi일 수 있다. 상기 Ty는 Tey1Sey2(0.8≤y1/(y1+y2)≤1)일 수 있다.
본 발명의 의 기술적 사상에 의한 실시예들에 따르면, 상변화 메모리 장치의 데이터 보존특성 및 내구성이 향상될 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 발명의 기술적 사상에 의한 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따른 가변저항 메모리 장치 및 그 형성 방법에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 상변화 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 복수의 메모리 셀들(10)이 매트릭스 형태로 배열될 수 있다. 상기 메모리 셀들(10)은 상변화 소자(11)와 선택 소자(12)를 포함할 수 있다. 상기 상변화 소자(11)와 상기 선택 소자(12)는 비트 라인(BL)과 위드 라인(WL) 사이에 개재될 수 있다.
상기 상변화 소자(11)는 상기 비트 라인(BL)을 통해 공급되는 전류의 양에 따라 결정 상태가 결정될 수 있다. 상기 선택 소자(12)는 상기 상변화 소자(11)와 상기 워드 라인(WL) 사이에 연결될 수 있으며, 상기 워드 라인(WL)의 전압에 따라 상기 상변화 소자(11)로의 전류 공급이 제어된다. 상기 선택 소자(12)는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 상변화 소자는 상변화 물질을 포함한다. 상기 상변화 물질은 온도 및 냉각 시간에 따라 비교적 저항이 높은 비정질 상태와, 비교적 저항이 낮은 결정질 상태를 갖는다. 상기 비정질 상태는 셋 (SET) 상태일 수 있고, 상기 결정질 상태는 리셋(RESET) 상태일 수 있다. 이러한 상변화 메모리 소자는 가열 전극을 통해 공급되는 전류의 양에 따라 주울 열(Joule's heat)이 발생되어 상변화 물질을 가열시킬 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다.
도 2 및 도 3a를 참조하여, 본 발명의 기술적 사상에 의한 실시예 1의 일 예에 따른 상변화 메모리 장치가 설명된다. 도 2는 본 발명의 기술적 사상에 의한 실시예 1에 따른 상변화 메모리 장치의 레이아웃의 개략도이고, 도 3a는 본 발명의 기술적 사상에 의한 실시예 1의 일 예에 따른 상변화 메모리 장치에 관한 것으로 도 2의 I-I'에 따른 단면도이다.
반도체 기판(101) 상에 제 1 전극들(112)을 포함하는 제 1 층간 절연막(110)이 제공된다. 상기 제 1 층간 절연막(110)은 실리콘 산화막일 수 있다. 상기 반도체 기판은 제 1 방향으로 연장된 워드 라인(WL)을 포함할 수 있다. 상기 워 드 라인(WL)은 불순물이 도핑된 도핑 라인일 수 있다. 나아가, 상기 반도체 기판은 상기 워드 라인(WL)에 연결된 선택 소자를 포함할 수 있고, 상기 선택 소자는 상기 제 1 전극들(112)과 전기적으로 연결될 수 있다. 상기 선택 소자는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 제 1 전극들(112)은 상기 워드 라인(WL) 상에서 상기 제 1 방향으로 서로 이격될 수 있다. 상기 제 1 전극들(112)은 상기 제 1 방향으로 연장된 길이를 가질 수 있다. 상기 제 1 전극들(112)은 상기 제 1 층간 절연막(110)의 상부면에서 노출될 수 있다. 상기 제 1 전극들(112)이 상기 가열 전극으로 이용될 수 있다. 상기 제 1 전극들(112)과 이격되어 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 2 전극(164)이 제공된다. 상기 제 1 전극들(112) 및 상기 제 2 전극(164)은 금속성 물질로 형성될 수 있다. 제 1 전극들(112)은, 예를 들어 질화티타늄(TiN), 질화알루미늄티타늄(TiAlN), 질화탄탈륨(TaN), 질화텅스텐 (WN), 질화몰리브데늄(MoN), 질화니오비윰(NbN), 질화실리콘티타늄(TiSiN), 질화붕소티타늄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화붕소텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화알루미늄몰리브데늄(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 텅스텐티타늄(TiW), 알루미늄티타늄(TiAl), 질화산화티타늄(TiON), 질화산화알루미늄티타늄(TiAlON), 질화산화텅스텐(WON), 질화산화탄탈륨(TaON) 또는 이들의 조합의 물질을 포함할 수 있다. 상기 제 2 전극(164)은, 예를 들어 질화티타늄(TiN), 질화탄탈륨(TaN), 질화몰리브덴(MoN), 질화니오븀(NbN), 질화실리콘티타늄(TiSiN), 질화알루미늄티타늄(TiAlN), 질화보론티타늄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화보론텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화실리콘몰리브덴(MoSiN), 질화알루미늄몰리브덴(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 질화산화티타늄(TiON), 질화산화알루미늄티타늄(TiAlON), 질화산화텅스텐(WON), 질화산화탄탈륨(TaON), 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드, 탄탈륨 실리사이드, 그라파이트(graphite), 또는 이들의 조합의 물질을 포함할 수 있다.
제 2 층간 절연막(120)이 상기 제 1 층간 절연막(110) 및 상기 제 1 전극들(112) 상에 제공된다. 상기 제 2 층간 절연막(120)은 상기 제 1 전극들(112)과 상기 제 2 전극(164) 사이에 제공된다. 상기 제 2 층간 절연막(120)은 실리콘 산화막일 수 있다. 제 1 식각 정지막(121)이 상기 제 1 층간 절연막(110)과 상기 제 2 층간 절연막(120) 사이에 개재될 수 있다. 상기 제 1 식각 정지막(121)은 상기 제 1 전극들(112)의 일부를 노출할 수 있다. 상기 제 2 층간 절연막(120) 상에 제 2 식각 정지막(122)이 추가적으로 제공될 수 있다. 상기 제 1 및 제 2 식각 정지막은 인접한 다른 박막들과 식각 선택비를 가지는 것일 수 있다. 상기 제 1 및 제 2 식각 정지막들은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
트렌치(126)가 상기 제 2 식각 정지막(122), 상기 제 2 층간 절연막(120) 및 상기 제 1 식각 정지막(121)에 제공되어, 상기 제 1 전극들(112)을 노출할 수 있다. 상기 트렌치(126)는 상기 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 상기 트렌치(126)의 상부의 폭이 상기 트렌치(126)의 하부의 폭보다 넓을 수 있다. 상기 트렌치(126)는 상기 제 1 전극들(112)을 노출하는 바닥면(124) 및 상기 바닥면(124)에서 상부로 연장된 측면(125)을 포함할 수 있다. 상기 바닥면(124)과 상기 측면(125) 사이의 각도는 90도 이상일 수 있다.
상변화 물질막(141)이 상기 트렌치(126)에 제공된다. 상기 상변화 물질막(141)은 상기 제 1 전극들(112)과 접촉하는 바닥부(143) 및 상기 바닥부의 양단으로부터 상부로 연장된 측벽부(145)를 포함한다. 상기 바닥부(143)는 상기 트렌치의 바닥면(124)에 제공되고, 상기 측벽부(145)는 상기 측면(125)에 제공된다. 상기 바닥부(143)는 상기 제 1 전극들(112)에 접촉하고, 상기 측벽부(145)는 상기 바닥부로부터 상기 제 2 전극(164)으로 연장된다. 이에 따라 상기 상변화 물질막(141)은 U자형의 단면을 가질 수 있다. 상기 상변화 물질막(141)과 상기 제 1 전극들(112)이 접촉하는 영역은, 상기 가열 전극으로 기능하는 상기 제 1 전극을 통해 공급되는 전류에 의한 주울 열(Joule's heat)에 따라 상변화가 발생하는, 상변화 영역이 될 수 있다.
상기 상변화 물질막(141)은, 예를 들어 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 D1-Ge-Sb-Te, D2-Ge-Bi-Te, D3-Sb-Te, D4-Sb-Se 및 D5-Sb 중 적어도 하나를 포함할 수 있다. 상기 D1은 C, N, Si, Bi, In, As 및 Se 중 적어도 하나를 포함할 수 있고, 상기 D2는 C, N, Si, In, As 및 Se 중 적어도 하나를 포함할 수 있고, 상기 D3은 As, Sn, SnIn, 5B족 원소 및 6B족 원소 중 적어도 하나를 포함할 수 있고, 상기 D4는 5A족 원소 및 6A족 원소 중 적어도 하나를 포함할 수 있고, 상기 D5는 Ge, Ga 및 In 중 적어도 하나를 포함할 수 있다.
상변화 보조막(132, 134)이 상기 상변화 물질막(141)의 적어도 일부를 덮고 상기 제 1 전극들과 이격되어 제공된다. 상기 상변화 보조막은 상기 상변화 물질막과 다른 조성을 가지고, 상기 상변화 물질막을 구성하는 성분들 중 적어도 하나를 포함한다. 상기 상변화 물질막은 칼코게이나드일 수 있고, 예를 들어 Ge-Te-Se일 수 있다. 이 경우, 상기 상변화 보조막은, 예를 들어 적어도 Ge를 포함할 수 있다. 상기 상변화 보조막은, 상기 바닥부(143) 및 상기 측벽부(145)가 형성하는 내부공간(도 28의 도면부호 129 참조)에 노출된 상기 상변화 물질막의 내부 표면(127)을 덮고 상기 상변화 물질막의 상기 측벽부(145)의 상부면을 노출하는, 제 1 상변화 보조막(132)를 포함할 수 있다. 상기 제 1 상변화 보조막(132)은 상기 내부공간(129)을 부분적으로 채울 수 있다. 상기 상변화 보조막은, 상기 제 1 상변화 보조막(132)과 다른, 제 2 상변화 보조막(134)를 더 포함할 수 있다. 상기 제 2 상변화 보조막(134)은 상기 상변화 물질막의 내부 표면(127)에 대향하는 상기 측벽부의 외부 표면(128)을 덮을 수 있다. 상기 제 2 상변화 보조막(134)은 상기 측벽부(145)와 상기 제 2 층간 절연막(120) 사이에 제공될 수 있다. 상기 제 2 상변화 보조막(134)은 상기 제 1 식각 정지막(121)의 상부면 상에 제공되어, 상기 제 1 전극들(112)과 이격될 수 있다.
상기 상변화 보조막은 화학식 DaMbGe(0≤a≤0.7, 0≤b≤0.2)를 갖는 화합물을 포함할 수 있다. 상기 화학식에서 상기 D는 C, N 및 O 중 적어도 하나를 포함하 고, 상기 M은 전이금속, 희토류금속, 귀금속, Al, Ga, 및 In 중 적어도 하나를 포함할 수 있다. 이와는 다르게, 상기 상변화 보조막은 화학식 DaMb[GxTy]c(0≤a/(a+b+c)≤0.2, 0≤b/(a+b+c)≤0.1, 0.3≤x/(x+y)≤0.7)를 갖는 화합물을 포함할 수 있다. 상기 화학식에서, 상기 D는 C, N 및 O 중 적어도 하나를 포함할 수 있고, 상기 M은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함할 수 있다. 상기 G는 Ge를 포함할 수 있고, 상기 T는 Te를 포함할 수 있다. 상기 화학식에서, 상기 Gx는 Gex1G'x2(0.8≤x1/(x1+x2)≤1)일 수 있고, 상기 G'은 3A족 원소 내지 5A족 원소일 수 있다. 예를 들어, 상기 G'는 Al, Ga, In, Si, Sn, As, Sb 또는 Bi일 수 있다. 상기 Ty는 Tey1Sey2(0.8≤y1/(y1+y2)≤1)일 수 있다. 상기 상변화 보조막은 일반적인 상변화 물질인 Ge-Sb-Te와는 비하여 Ge 또는 Te를 비교적 많이 함유한다.
갭필 절연막(150)이 상기 제 1 상변화 보조막(132) 상에 제공되어, 상기 내부공간(129)을 완전히 채울 수 있다. 상기 갭필 절연막(150)은 갭필 특성이 좋은 실리콘 산화막, 예를 들면 HDP (high density plasma) 산화물, PE-TEOS (plasma-enhanced tetraethylorthosilicate), BPSG (borophosphosilicate glass), USG (undoped silicate glass), FOX(flowable oxide), HSQ(hydrosilsesquioxane) 또는 SOG (spin on glass)를 포함할 수 있다. 상기 갭필 절연막(150)은 상기 측벽부(145)의 상부면을 노출할 수 있다. 상기 갭필 절연막(150), 상기 제 1 상변화 보조막(132), 상기 제 2 상변화 보조막(134) 및 상기 측벽부(145)의 상부면들은 평탄한 공면을 가질 수 있다.
상기 제 2 전극(164)이 상기 제 2 층간 절연막(120) 상에 제공되어, 상기 상변화 물질막의 상기 측벽부(145)의 상부면에 접촉할 수 있다. 상기 상변화 물질막과 상기 제 2 전극(164) 사이의 물질 확산을 방지하기 위한 제 2 배리어막(162)이 추가적으로 제공될 수 있다. 상기 제 2 전극(164)와 상기 제 2 배리어막(162)은 정렬된 측면들을 가질 수 있다. 상기 제 2 배리어막(162)은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V 중의 하나와 N, C, Al, B, P, O, Si 중의 적어도 하나를 포함하는 물질 또는 이들의 조합일 수 있다. 상기 제 2 배리어막(162)은, 예를 들면 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, WN, MoN 및 CN 중 적어도 하나를 포함할 수 있다. 상기 제 2 전극(164)은 상기 워드라인(WL)과 교차하는 라인 형태일 수 있다. 라인 형태의 제 2 전극(164)은 비트 라인(BL)으로 이용될 수도 있다.
상기 제 2 전극(164) 상에 상기 워드라인(WL)을 가로지르는 비트라인(BL)이 제공될 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(170)의 콘택 플러그(172)를 통해 상기 제 2 전극(164)과 전기적으로 연결될 수 있다.
도 2 및 도 3b를 참조하여, 본 발명의 기술적 사상에 의한 실시예 1의 다른 예에 따른 상변화 메모리 장치가 설명된다. 도 3b는 본 발명의 기술적 사상에 의한 실시예 1의 다른 예에 따른 상변화 메모리 장치에 관한 것으로 도 2의 I-I'에 따른 단면도이다. 도 2 및 도 3a를 참조하여 설명한 본 발명의 실시예 1의 일 예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
상기 갭필 절연막(150)은 상기 상변화 물질막(141)과 인접하는 제 1 갭필 절 연막(152) 및 상기 제 1 갭필 절연막에 의하여 상기 상변화 물질막과 이격된 제 2 갭필 절연막(154)를 포함할 수 있다. 상기 제 1 갭필 절연막(152)은 상기 제 2 갭필 절연막(154) 보다 상대적으로 산소 이온 함유량이 적은 산소 소스를 사용하는 공정에 의하여 형성될 수 있다. 예를 들면, 상기 제 1 갭필 절연막(152)은 산소 또는 N2O 가스를 사용하는 USG 공정으로 형성되고, 상기 제 2 갭필 절연막(154)은 오존 가스를 사용하는 USG 공정으로 형성될 수 있다. 이러한 방법에 의하여, 상기 상변화 물질막 내로 산소가 유입되는 것을 줄일 수 있다.
도 2 및 도 3c를 참조하여, 본 발명의 기술적 사상에 의한 실시예 1의 또 다른 예에 따른 상변화 메모리 장치가 설명된다. 도 3b는 본 발명의 기술적 사상에 의한 실시예 1의 또 다른 예에 따른 상변화 메모리 장치에 관한 것으로 도 2의 I-I'에 따른 단면도이다. 도 2 및 도 3a를 참조하여 설명한 본 발명의 실시예 1의 일 예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
상기 상변화 물질막(141)과 상기 제 1 상변화 보조막(132) 사이에 제 1 배리어막(161)이 제공될 수 있다. 상기 제 1 배리어막(161)은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V 중의 하나와 N, C, Al, B, P, O, Si 중의 적어도 하나를 포함하는 물질 또는 이들의 조합일 수 있다. 상기 제 1 배리어막(161)은, 예를 들면 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, WN, MoN 및 CN 중 적어도 하나를 포함할 수 있다.
도 2 및 도 4를 참조하여, 본 발명의 기술적 사상에 의한 실시예 2에 따른 상변화 메모리 장치가 설명된다. 도 4는 본 발명의 기술적 사상에 의한 실시예 2에 따른 상변화 메모리 장치에 관한 것으로 도 2의 I-I'에 따른 단면도이다. 전술한 본 발명의 실시예 1과 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
제 1 상변화 보조막(135)은, 상기 바닥부(143) 및 상기 측벽부(145)가 형성하는 내부공간(도 28의 도면부호 129 참조)에 노출된 상기 상변화 물질막의 내부 표면(127)을 덮고 상기 상변화 물질막의 상기 측벽부(145)의 상부면을 노출할 수 있다. 상기 제 1 상변화 보조막(135)은 상기 내부공간(129)을 완전히 채운다. 도 3c를 참조하여 설명 제 1 배리어막이 상기 상변화 물질막(141)과 상기 제 1 상변화 보조막(135) 사이에 제공될 수 있다.
상기 제 2 전극(164) 및 상기 제 2 배리어막(162)은 상기 제 2 층간 절연막(120) 상에 제공되어, 상기 상변화 물질막의 상기 측벽부(145)의 상부면 및 상기 제 1 상변화 보조막(135)에 접촉할 수 있다.
도 2 및 도 5를 참조하여, 본 발명의 기술적 사상에 의한 실시예 3에 따른 상변화 메모리 장치가 설명된다. 도 5는 본 발명의 기술적 사상에 의한 실시예 3에 따른 상변화 메모리 장치에 관한 것으로 도 2의 I-I'에 따른 단면도이다. 전술한 본 발명의 실시예 1과 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
상변화 물질막(142)이 상기 트렌치(126)을 완전히 채우도록 제공된다. 상기 상변화 물질막(142)의 상부면은 상기 제 2 층간 절연막(120) 또는 상기 제 2 식각 정지막(122)과 공면을 가질 수 있다. 상기 상변화 물질막(341)의 단면은 사각형(예를 들면, 사다리꼴)일 수 있다.
상기 상변화 물질막(142)의 상부면과 상기 제 2 전극 사이에 제 1 상변화 보조막(136)이 제공된다. 상기 제 1 상변화 보조막(136)은 상기 상변화 물질막(142)의 상부면과 접촉함과 함께, 상기 제 2 층간 절연막(120) 또는 상기 제 2 식각 정지막(122)을 덮을 수 있다. 상기 제 1 상변화 보조막(136)과 상기 제 2 전극(145) 사이의 물질 확산을 방지하기 위한 제 2 배리어막(162)이 추가적으로 제공될 수 있다. 상기 제 1 상변화 보조막(136)은 상기 제 2 전극(164) 및 상기 제 2 배리어막(162)의 측면들과 정렬된 측면을 가질 수 있다.
도 6 및 도 7을 참조하여, 본 발명의 기술적 사상에 의한 실시예 4에 따른 상변화 메모리 장치가 설명된다. 도 6은 본 발명의 기술적 사상에 의한 실시예 4에 따른 상변화 메모리 장치의 레이아웃의 개략도이고, 도 7은 본 발명의 기술적 사상에 의한 실시예 4에 따른 상변화 메모리 장치에 관한 것으로 도 6의 I-I'에 따른 단면도이다.
도 6 및 도 7을 참조하면, 반도체 기판(201) 상에 서로 이격된 한 쌍의 제 1 전극들(211, 212)을 포함하는 제 1 층간 절연막(210)이 제공된다. 상기 제 1 층간 절연막(210)은 실리콘 산화막일 수 있다. 상기 반도체 기판은 제 1 방향으로 연장된 워드 라인(WL)을 포함할 수 있다. 상기 워드 라인(WL)은 불순물이 도핑된 도핑 라인일 수 있다. 나아가, 상기 반도체 기판은 상기 워드 라인(WL)에 연결된 선택 소자를 포함할 수 있고, 상기 선택 소자는 상기 제 1 전극들(211, 212)과 전기적으 로 연결될 수 있다. 상기 선택 소자는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 한 쌍의 제 1 전극들(211, 212)은 상기 워드 라인(WL) 상에서 상기 제 1 방향으로 배열될 수 있다. 상기 제 1 전극들(211, 212)은 상기 제 1 방향으로 연장된 길이를 가질 수 있다. 상기 제 1 전극들(211, 212)은 상기 제 1 층간 절연막(210)의 상부면에서 노출될 수 있다. 상기 제 1 전극들(211, 212)이 상기 가열 전극으로 이용될 수 있다. 상기 제 1 전극들(211, 212)은 제 1 가열전극(211)과 제 2 가열전극(212)을 포함할 수 있다. 상기 제 1 전극들(211, 212)과 이격되어 상기 제 1 방향과 교차하는 제 2 방향으로 연장하고, 상기 한 쌍의 제 1 전극들(211, 212)와 마주보는 한 쌍의 제 2 전극들(264)이 제공된다. 상기 제 1 전극들(211, 212) 및 상기 제 2 전극들(264)은 금속성 물질로 형성될 수 있다. 상기 금속성 물질은 실시예 1의 물질을 포함할 수 있다.
제 2 층간 절연막(220)이 상기 제 1 층간 절연막(210) 및 상기 제 1 전극들(211, 212) 상에 제공된다. 상기 제 2 층간 절연막(220)은 상기 제 1 전극들(211, 212)과 상기 제 2 전극들(264) 사이에 제공된다. 상기 제 2 층간 절연막(220)은 실리콘 산화막일 수 있다. 제 1 식각 정지막(221)이 상기 제 1 층간 절연막(210)과 상기 제 2 층간 절연막(220) 사이에 개재될 수 있다. 상기 제 1 식각 정지막(221)은 상기 제 1 전극들(211, 212)의 일부를 노출할 수 있다. 상기 제 2 층간 절연막(220) 상에 제 2 식각 정지막(222)이 추가적으로 제공될 수 있다. 상기 제 1 및 제 2 식각 정지막들은 인접한 다른 박막들과 식각 선택비를 가지는 것일 수 있다. 상기 제 1 및 제 2 식각 정지막들은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
트렌치(226)가 상기 제 2 식각 정지막(222), 상기 제 2 층간 절연막(220) 및 상기 제 1 식각 정지막(221)에 제공되어, 상기 한 쌍의 제 1 전극들(211, 212)을 공통으로 노출할 수 있다. 상기 트렌치(226)는 상기 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 상기 트렌치(226)의 상부의 폭이 상기 트렌치(226)의 하부의 폭보다 넓을 수 있다. 상기 트렌치(226)는 상기 제 1 전극들(211, 212)을 노출하는 바닥면(224) 및 상기 바닥면(224)에서 상부로 연장된 측면들(225)을 포함할 수 있다. 상기 바닥면(224)과 상기 측면들(225) 사이의 각도는 90도 이상일 수 있다.
상변화 물질막이 상기 트렌치(226)에 제공된다. 상기 상변화 물질막은 제 1 상변화 물질막(241)과 제 2 상변화 물질막(242)을 포함할 수 있다. 상기 제 1 상변화 물질막(241)은 상기 제 1 가열전극(211)과 접촉하는 제 1 바닥부(243) 및 상기 제 1 바닥부(243)의 일단으로부터 상부로 연장된 제 1 측벽부(245)를 포함한다. 상기 제 1 바닥부(243) 및 상기 제 1 측벽부(245)는 L자형 단면을 형성한다. 상기 제 2 상변화 물질막(242)은 상기 제 2 가열전극(212)과 접촉하는 제 2 바닥부(244) 및 상기 제 2 바닥부(244)의 일단으로부터 상부로 연장된 제 2 측벽부(246)를 포함한다. 상기 제 2 바닥부(244) 및 상기 제 2 측벽부(246)는 L자형 단면을 형성한다. 상기 바닥부들(243, 244)은 상기 트렌치의 바닥면(224)에 제공되고, 상기 측벽부들(245, 246)은 상기 트렌치의 측면들(225)에 제공된다. 상기 제 1 및 제 2 상변화 물질막들(241, 242)은 L자형 단면을 가질 수 있다. 상기 제 1 및 제 2 상변화 물질막들(241, 242)은 미러형으로 서로 마주보도록 제공될 수 있다. 마주본다는 것은 상기 제 1 바닥부(243)의 타단과 상기 제 2 바닥부(244)의 타단이 서로 인접하도록 제공되는 것으로 이해될 수 있다.
상기 상변화 물질막들(241, 242)은, 전술한 실시예 1과 같이, 칼코게나이드(chalcogenide) 물질과 같은 상변화 물질을 포함할 수 있다.
상변화 보조막이 상기 제 1 및 제 2 상변화 물질막들(241, 242)의 적어도 일부를 덮고 상기 제 1 전극들(211, 212)과 이격되어 제공된다. 상기 상변화 보조막은 전술한 실시예 1과 같은 물질을 포함할 수 있다. 상기 상변화 보조막은, 상기 바닥부들(243, 244)의 상부면 및 상기 측벽부들(245, 246)의 내부표면을 덮고 상기 상변화 물질막의 상기 측벽부들(245, 246)의 상부면을 노출하는, 제 1 상변화 보조막(232)를 포함할 수 있다. 상기 제 1 상변화 보조막(232)은 상기 측벽부들(245, 246)의 내부표면을 덮는 스페이서일 수 있다. 상기 제 1 상변화 보조막(232)의 하부는 상기 바닥부들(243, 244)의 타단과 공면을 갖는다. 즉, 상기 제 1 상변화 보조막(232)의 하부는 상기 바닥부들의 타단에 정렬될 수 있다. 상기 제 1 상변화 보조막(232)의 상부는 상기 측벽부들(245, 246)의 상부면과 공면을 가질 수 있다. 도 3c를 참조하여 설명 제 1 배리어막이 상기 상변화 물질막들(241, 242)과 상기 제 1 상변화 보조막(232) 사이에 제공될 수 있다.
상기 상변화 보조막은, 상기 제 1 상변화 보조막(232)와 다른, 제 2 상변화 보조막(234)를 더 포함할 수 있다. 상기 제 2 상변화 보조막(234)은 상기 상변화 물질막의 내부 표면에 대향하는 상기 측벽부의 외부 표면을 덮는다. 상기 제 2 상변화 보조막(234)은 상기 측벽부들(246, 246)와 상기 제 2 층간 절연막(220) 사이에 제공된다. 상기 제 2 상변화 보조막(234)은 상기 제 1 식각 정지막(221)의 상부면 상에 제공되어, 상기 제 1 전극들(212)과 이격될 수 있다.
갭필 절연막(250)이 상기 제 1 상변화 보조막(232) 상에 제공되어, 상기 바닥부들(243, 244) 및 상기 측벽부들(245, 246)가 형성하는 내부공간을 채울 수 있다. 상기 갭필 절연막은 도 3a 및 도 3b를 참조하여 설명한 실시예 1과 같은 물질을 포함할 수 있다. 상기 갭필 절연막(250)은 상기 측벽부들(245, 246)의 상부면을 노출할 수 있다. 상기 갭필 절연막(250), 상기 제 1 상변화 보조막(232), 상기 제 2 상변화 보조막(234), 상기 측벽부들(245, 246)의 상부면들은 평탄한 공면을 가질 수 있다.
제 2 전극들(264)이 상기 제 2 층간 절연막(220) 상에 제공되어, 상기 상변화 물질막들의 상기 측벽부들(245, 246)의 상부면에 접촉할 수 있다. 상기 상변화 물질막들(241, 242)과 상기 제 2 전극들(264) 사이의 물질 확산을 방지하기 위한 제 2 리어막(262)이 추가적으로 제공될 수 있다. 상기 제 2 배리어막(262) 및 상기 제 2 전극들(264)은 전술한 실시예 1의 물질을 포함할 수 있다. 상기 제 2 전극들(264)은 상기 워드라인(WL)과 교차하는 라인 형태일 수 있다. 라인 형태의 제 2 전극들(264)은 비트 라인(BL)으로 이용될 수도 있다.
상기 제 2 전극들(264) 상에 상기 워드라인(WL)을 가로지르는 비트라인(BL)이 제공될 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(270)의 콘택 플러 그(272)를 통해 상기 제 2 전극들(264)과 전기적으로 연결될 수 있다.
상기 제 1 전극들(211, 212)을 통해 상기 제 1 및 제 2 상변화 물질막들(241, 242)에 전류가 흐르면, 상기 상변화 영역에서 상변화가 일어날 수 있다. 본 발명의 실시예 4에 따르면, 상기 제 1 및 제 2 상변화 물질막들(241, 242)이 L자형 단면을 가지므로, 상기 제 1 전극들(211, 212)과 접촉하는 상기 상변화 물질막의 바닥부의 면적을 작게 할 수 있고 상기 상변화 물질막들의 부피를 줄일 수 있다. 이에 따라, 상기 제 1 및 제 2 상변화 물질막들(241, 242)의 상태를 변화시키는데 필요한 구동 전류를 줄일 수 있다.
도 8 및 도 9를 참조하여, 본 발명의 기술적 사상에 의한 실시예 5에 따른 상변화 메모리 장치가 설명된다. 도 8은 본 발명의 기술적 사상에 의한 실시예 5에 따른 상변화 메모리 장치의 레이아웃의 개략도이고, 도 9는 본 발명의 기술적 사상에 의한 실시예 5에 따른 상변화 메모리 장치에 관한 것으로 도 8의 I-I'에 따른 단면도이다.
반도체 기판(301) 상에 제 1 전극들(312)을 포함하는 제 1 층간 절연막(310)이 제공된다. 상기 제 1 층간 절연막(310)은 실리콘 산화막일 수 있다. 상기 반도체 기판은 제 1 방향으로 연장된 워드 라인(WL)을 포함할 수 있다. 상기 워드 라인(WL)은 불순물이 도핑된 도핑 라인일 수 있다. 나아가, 상기 반도체 기판은 상기 워드 라인(WL)에 연결된 선택 소자를 포함할 수 있고, 상기 선택 소자는 상기 제 1 전극들(312)과 전기적으로 연결될 수 있다. 상기 선택 소자는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 제 1 전극들(312)은 상기 워드 라인(WL) 상에서 상기 제 1 방향으로 서로 이격될 수 있다. 상기 제 1 전극들(312)은 기둥형일 수 있다. 상기 제 1 전극들(312)은 상기 제 1 층간 절연막(310)의 상부면에서 노출될 수 있다. 상기 제 1 전극들(312)이 상기 가열 전극으로 이용될 수 있다. 상기 제 1 전극들(312)과 이격되어 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 2 전극(364)이 제공된다. 상기 제 1 전극들(312) 및 상기 제 2 전극(364)은 금속성 물질로 형성될 수 있다. 상기 금속성 물질은 전술한 실시예 1의 물질을 포함할 수 있다.
제 2 층간 절연막(320)이 상기 제 1 층간 절연막(310) 및 상기 제 1 전극들(312) 상에 제공된다. 상기 제 2 층간 절연막(320)은 상기 제 1 전극들(312)과 상기 제 2 전극(364) 사이에 제공된다. 상기 제 2 층간 절연막(320)은 실리콘 산화막일 수 있다. 제 1 식각 정지막(321)이 상기 제 1 층간 절연막(310)과 상기 제 2 층간 절연막(320) 사이에 개재될 수 있다. 상기 제 1 식각 정지막(321)은 상기 제 1 전극들(312)의 일부를 노출할 수 있다. 상기 제 2 층간 절연막(320) 상에 제 2 식각 정지막(322)이 추가적으로 제공될 수 있다. 상기 제 1 및 제 2 식각 정지막은 인접한 다른 박막들과 식각 선택비를 가지는 것일 수 있다. 상기 제 1 및 제 2 식각 정지막들은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
관통홀들(326)이 상기 제 2 식각 정지막(322), 상기 제 2 층간 절연막(320) 및 상기 제 1 식각 정지막(321)에 제공되어, 상기 제 1 전극들(312)을 노출할 수 있다. 상기 관통홀들(326)는 상기 제 1 전극들(312)에 대응하는 위치에 제공될 수 있다. 상기 관통홀들(326)의 상부의 폭이 상기 관통홀들(326)의 하부의 폭보다 넓 을 수 있다. 상기 관통홀들(326)은 상기 제 1 전극들(312)을 노출하는 바닥면(324) 및 상기 바닥면(324)에서 상부로 연장된 측면(325)을 포함할 수 있다. 상기 바닥면(324)과 상기 측면(325) 사이의 각도는 90도 이상일 수 있다.
상변화 물질막(341)이 상기 관통홀들(326)에 제공된다. 상기 상변화 물질막(341)은 상기 제 1 전극들(312)과 접촉하는 바닥부(343) 및 상기 바닥부로부터 상부로 연장된 측벽부(345)를 포함한다. 상기 바닥부(343)는 상기 관통홀들(326)의 바닥면(324)에 제공되고, 상기 측벽부(345)는 상기 측면(325)에 제공된다. 상기 바닥부(343)는 상기 제 1 전극들(312)에 접촉하고, 상기 측벽부(345)는 상기 바닥부로부터 상기 제 2 전극(364)으로 연장된다. 이에 따라 상기 상변화 물질막(341)은 U자의 단면을 가질 수 있다. 즉, 상기 상변화 물질막은 실린더 형(하부는 닫히고, 상부는 열린 구조)일 수 있다. 상기 상변화 물질막(341)과 상기 제 1 전극들(312)이 접촉하는 영역은, 상기 가열 전극으로 기능하는 상기 제 1 전극을 통해 공급되는 전류에 의한 주울 열(Joule's heat)에 따라 상변화가 발생하는, 상변화 영역이 될 수 있다.
상기 상변화 물질막(341)은, 전술한 실시예 1의 물질과 동일할 수 있다.
상변화 보조막이 상기 상변화 물질막(341)의 적어도 일부를 덮고 상기 제 1 전극들(312)과 이격되어 제공된다. 상기 상변화 보조막은 전술한 실시예 1과 동일한 물질을 포함할 수 있다. 상기 상변화 보조막은, 상기 바닥부(343) 및 상기 측벽부(345)가 형성하는 내부공간에 노출된 상기 상변화 물질막의 내부 표면(327)을 덮고 상기 상변화 물질막의 상기 측벽부(345)의 상부면을 노출하는, 제 1 상변화 보 조막(332)를 포함할 수 있다. 상기 제 1 상변화 보조막(332)은 상기 내부공간을 부분적으로 채울 수 있다. 상기 상변화 보조막은, 상기 제 1 상변화 보조막(332)와 다른, 제 2 상변화 보조막(334)를 더 포함할 수 있다. 상기 제 2 상변화 보조막(334)은 상기 상변화 물질막의 내부 표면(327)에 대향하는 상기 측벽부의 외부 표면(328)을 덮는다. 상기 제 2 상변화 보조막(334)은 상기 측벽부(345)와 상기 제 2 층간 절연막(320) 사이에 제공된다. 상기 제 2 상변화 보조막(334)은 상기 제 1 식각 정지막(321)의 상부면 상에 제공되어, 상기 제 1 전극들(312)과 이격될 수 있다. 도 3c를 참조하여 설명 제 1 배리어막이 상기 상변화 물질막(341)과 상기 제 1 상변화 보조막(332) 사이에 제공될 수 있다.
갭필 절연막(350)이 상기 제 1 상변화 보조막(332) 상에 제공되어, 상기 내부공간을 완전히 채울 수 있다. 상기 갭필 절연막은 도 3a 및 도 3b를 참조하여 설명한 실시예 1과 같은 물질을 포함할 수 있다. 상기 갭필 절연막(350)은 상기 측벽부(345)의 상부면을 노출할 수 있다. 상기 갭필 절연막(350), 상기 제 1 상변화 보조막(332), 상기 제 2 상변화 보조막(334) 및 상기 측벽부(345)의 상부면들은 평탄한 공면을 가질 수 있다.
상기 제 2 전극(364)이 상기 제 2 층간 절연막(320) 상에 제공되어, 상기 상변화 물질막의 상기 측벽부(345)의 상부면에 접촉할 수 있다. 상기 상변화 물질막과 상기 제 2 전극(364) 사이의 물질 확산을 방지하기 위한 제 2 배리어막(362)이 추가적으로 제공될 수 있다. 상기 제 2 전극(364)와 상기 제 2 배리어막(362)은 정렬된 측면들을 가질 수 있다. 상기 제 2 전극(364) 및 상기 제 2 배리어막(362)은 전술한 실시예 1의 물질을 포함할 수 있다. 상기 제 2 전극(364)은 상기 워드라인(WL)과 교차하는 라인 형태일 수 있다. 라인 형태의 제 2 전극(364)은 비트 라인(BL)으로 이용될 수도 있다.
상기 제 2 전극(364) 상에 상기 워드라인(WL)을 가로지르는 비트라인(BL)이 제공될 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(370)의 콘택 플러그(372)를 통해 상기 제 2 전극(364)과 전기적으로 연결될 수 있다.
도 8 및 도 10을 참조하여, 본 발명의 기술적 사상에 의한 실시예 6에 따른 상변화 메모리 장치가 설명된다. 도 8은 본 발명의 기술적 사상에 의한 실시예 6에 따른 상변화 메모리 장치에 관한 것으로 도 8의 I-I'에 따른 단면도이다. 도 8 및 도 9를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예 5와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
상기 제 1 상변화 보조막(335)은, 상기 바닥부(343) 및 상기 측벽부(345)가 형성하는 내부공간에 노출된 상기 상변화 물질막의 내부 표면(327)을 덮고 상기 상변화 물질막의 상기 측벽부(345)의 상부면을 노출할 수 있다. 상기 제 1 상변화 보조막(335)은 상기 내부공간을 완전히 채운다. 도 3c를 참조하여 설명 제 1 배리어막이 상기 상변화 물질막(341)과 상기 제 1 상변화 보조막(335) 사이에 제공될 수 있다.
상기 제 2 전극(364) 및 상기 제 2 배리어막(362)은 상기 제 2 층간 절연막(320) 상에 제공되어, 상기 상변화 물질막의 상기 측벽부(345)의 상부면 및 상기 제 1 상변화 보조막(332)에 접촉할 수 있다.
도 8 및 도 11을 참조하여, 본 발명의 기술적 사상에 의한 실시예 7에 따른 상변화 메모리 장치가 설명된다. 도 8은 본 발명의 기술적 사상에 의한 실시예 7에 따른 상변화 메모리 장치에 관한 것으로 도 8의 I-I'에 따른 단면도이다. 도 8 및 도 9를 참조하여 설명한 본 발명의 실시예 5와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
상변화 물질막(342)이 상기 관통홀들(326)을 완전히 채우도록 제공된다. 상기 상변화 물질막(342)의 상부면은 상기 제 2 층간 절연막(320) 또는 상기 제 2 식각 정지막(322)과 공면을 가질 수 있다.
상기 상변화 물질막(342)의 상부면과 상기 제 2 전극(363) 사이에 제 1 상변화 보조막(336)이 제공된다. 상기 제 1 상변화 보조막(336)은 상기 상변화 물질막(342)의 상부면과 접촉함과 함께, 상기 제 2 층간 절연막(320) 또는 상기 제 2 식각 정지막(322)을 덮을 수 있다. 상기 상변화 물질막과 상기 제 2 전극(346) 사이의 물질 확산을 방지하기 위한 제 2 배리어막(362)이 추가적으로 제공될 수 있다. 상기 제 1 상변화 보조막(336)은 상기 제 2 전극(364) 및 상기 제 2 배리어막(362)의 측면들과 정렬된 측면을 가질 수 있다.
도 12 및 도 13을 참조하여, 본 발명의 기술적 사상에 의한 실시예 8에 따른 상변화 메모리 장치가 설명된다. 도 12는 본 발명의 기술적 사상에 의한 실시예 8에 따른 상변화 메모리 장치의 레이아웃의 개략도이고, 도 13은 본 발명의 기술적 사상에 의한 실시예 8에 따른 상변화 메모리 장치에 관한 것으로 도 12의 I-I'에 따른 단면도이다.
반도체 기판(401) 상에 제 1 전극들(412)을 포함하는 제 1 층간 절연막(410)이 제공된다. 상기 제 1 층간 절연막(410) 상에 식각 정지막(421)이 제공될 수 있다. 상기 제 1 층간 절연막(410)은 실리콘 산화막일 수 있다. 상기 식각 정지막(421)은 인접한 다른 박막들과 식각 선택비를 가지는 것일 수 있다. 상기 식각 정지막은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 상기 반도체 기판은 제 1 방향으로 연장된 워드 라인(WL)을 포함할 수 있다. 상기 워드 라인(WL)은 불순물이 도핑된 도핑 라인일 수 있다. 나아가, 상기 반도체 기판은 상기 워드 라인(WL)에 연결된 선택 소자를 포함할 수 있고, 상기 선택 소자는 상기 제 1 전극들(412)과 전기적으로 연결될 수 있다. 상기 선택 소자는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 제 1 전극들(412)은 상기 워드 라인(WL) 상에서 상기 제 1 방향으로 서로 이격될 수 있다. 상기 제 1 전극들(412)은 기둥형일 수 있다. 상기 제 1 전극들(412)은 상기 제 1 층간 절연막(410)의 상부면에서 노출될 수 있다. 상기 제 1 전극들(412)이 상기 가열 전극으로 이용될 수 있다. 상기 제 1 전극들(412)과 이격되어, 상기 제 1 전극들에 대응하는 위치에 2 전극(464)이 제공된다. 상기 제 1 전극들(412) 및 상기 제 2 전극(464)은 금속성 물질로 형성될 수 있다. 상기 금속성 물질은 전술한 실시예 1과 동일한 물질을 포함할 수 있다.
상기 제 1 전극들(412)과 상기 제 2 전극(464) 사이에 상변화 물질막(440)이 제공될 수 있다. 상기 상변화 물질막(440)은 상기 식각 정지막(421) 상에 제공될 수 있다. 상기 상변화 물질막(440)은, 전술한 실시예 1의 물질과 동일할 수 있다.상기 상변화 물질막(440)과 상기 제 1 전극들(312)이 접촉하는 영역은, 상기 가열 전극으로 기능하는 상기 제 1 전극을 통해 공급되는 전류에 의한 주울 열(Joule's heat)에 따라 상변화가 발생하는, 상변화 영역이 될 수 있다.
상변화 보조막이 상기 상변화 물질막(440)의 적어도 일부를 덮고 상기 제 1 전극들(412)과 이격되어 제공된다. 상기 상변화 보조막은 전술한 실시예 1의 물질을 포함할 수 있다. 상기 상변화 보조막은, 상기 상변화 물질막(440)과 상기 제 2 전극(464) 사이의, 제 1 상변화 보조막(432)를 포함할 수 있다. 상기 상변화 물질막(440), 상기 제 1 상변화 보조막(432) 및 상기 제 2 전극(464)의 측면들은 공면을 이룰 수 있다. 상기 상변화 물질막(440), 상기 제 1 상변화 보조막(432) 및 상기 제 2 전극(464)은 동일한 패터닝 공정에 의하여 형성될 수 있다. 상기 상변화 물질막(440), 상기 제 1 상변화 보조막(432) 및 상기 제 2 전극(464)의 적층 구조물들은 상기 제 1 전극(412)에 대응하는 위치에 제공될 수 있다.
상기 상변화 보조막은, 상기 제 1 상변화 보조막(432)와 다른, 제 2 상변화 보조막(434)를 더 포함할 수 있다. 상기 제 2 상변화 보조막(434)은 상기 상변화 물질막(440), 상기 제 1 상변화 보조막(432) 및 상기 제 2 전극(464)의 측면들을 덮는 스페이서일 수 있다.
상기 상변화 물질막과 상기 제 2 전극(464) 사이의 물질 확산을 방지하기 위한 제 2 배리어막(462)이 추가적으로 제공될 수 있다. 상기 제 2 전극(464)과 상기 제 2 배리어막(462)은 정렬된 측면들을 가질 수 있다. 상기 제 2 전극(464)과 상기 제 2 배리어막(462)은 전술한 실시예 1의 물질을 포함할 수 있다.
상기 제 2 전극(464) 상에 상기 워드라인(WL)을 가로지르는 비트라인(BL)이 제공될 수 있다. 상기 비트라인(BL)은 제 2 층간 절연막(470)의 콘택 플러그(472)를 통해 상기 제 2 전극(464)과 전기적으로 연결될 수 있다.
도 14 및 도 15를 참조하여, 본 발명의 기술적 사상에 의한 실시예 9에 따른 상변화 메모리 장치가 설명된다.
반도체 기판(401)이 제공된다. 상기 반도체 기판(401)은 제 1 방향으로 연장된 워드 라인(WL)을 포함할 수 있다. 상기 워드 라인(WL)은 불순물이 도핑된 도핑 라인일 수 있다. 나아가, 상기 반도체 기판은 상기 워드 라인(WL)에 연결된 선택 소자를 포함할 수 있고, 상기 선택 소자는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 반도체 기판(401) 상에 상변화 구조물들(420)이 제공될 수 있다. 상기 상변화 구조물들(420)은 제 1 전극(412), 상변화 물질막(440), 상변화 보조막(432) 및 제 2 전극(464)을 포함할 수 있다. 상기 제 1 전극(412), 상기 상변화 물질막(440), 상기 상변화 보조막(432) 및 상기 제 2 전극(464)은 차례로 적층될 수 있다. 상기 제 1 전극(412), 상기 상변화 물질막(440), 상기 상변화 보조막(432) 및 상기 제 2 전극(464)은 정열된 측면들을 가질 수 있다. 상기 상변화 구조물들(420)은 상기 워드 라인(WL) 상에서 상기 제 1 방향으로 서로 이격될 수 있다. 상기 상변화 구조물들(420)은 기둥형일 수 있다. 상기 상변화 구조물들(420) 사이에 제 1 층간 절연막(410)이 제공될 수 있다.
상기 제 1 전극(412)은 상기 가열 전극으로 이용될 수 있다. 상기 제 1 전극(412)은 상기 선택 소자와 전기적으로 연결될 수 있다. 상기 제 2 전극(464)은 상기 제 1 층간 절연막(410)의 상부면에서 노출될 수 있다. 상기 제 1 전극(412) 및 상기 제 2 전극(464)은 금속성 물질로 형성될 수 있다. 상기 금속성 물질은 전술한 실시예 1의 물질을 포함할 수 있다.
상기 상변화 물질막(440)은, 전술한 실시예 1의 물질과 동일할 수 있다.상기 상변화 물질막(440)과 상기 제 1 전극(412)이 접촉하는 영역은, 상기 가열 전극으로 기능하는 상기 제 1 전극을 통해 공급되는 전류에 의한 주울 열(Joule's heat)에 따라 상변화가 발생하는, 상변화 영역이 될 수 있다.
상기 제 1 상변화 보조막(432)과 상기 제 2 전극(446) 사이의 물질 확산을 방지하기 위한 제 2 배리어막(462)이 추가적으로 제공될 수 있다. 상기 제 2 전극(464)과 상기 제 2 배리어막(462)은 정렬된 측면들을 가질 수 있다. 상기 제 2 전극(464)과 상기 제 2 배리어막(462)은 전술한 실시예 1의 물질을 포함할 수 있다.
상기 제 2 전극(464) 상에 상기 워드라인(WL)을 가로지르는 비트라인(BL)이 제공될 수 있다. 상기 비트라인(BL)은 제 2 층간 절연막(470)의 콘택 플러그(472)를 통해 상기 제 2 전극(464)과 전기적으로 연결될 수 있다.
전술한 실시예들에서, 상기 제 1 전극들은 일 방향으로 연장된 길이를 갖는 모양, 실린더형 또는 기둥형으로 설명되었으나, 이에 한정되지 않는다. 도 16 내지 도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 상변화 메모리 장치의 제 1 전극의 예들을 도시한다. 도면들에서 (a)는 제 1 전극들의 사시도이고, (b)는 (a)의 II-II' 선에 따른 단면도들이다. 도 16은 일 방향으로 연장된 길이를 갖는 모양, 도 17은 기둥형, 도 18은 실린더형(하부는 닫히고, 상부는 열인 구조)를 도시한다.
한편, 상기 상변화 메모리 장치의 반복적인 동작에 의하여, Ge-Sb-Te 상변화 물질은, 상기 상변화 영역에서 Ge, Sb, Te 중 Ge 또는 Te가 결핍되어 상대적으로 Sb가 과다하게 될 수 있다. 상기 상변화 영역에서의 상기 Ge-Sb-Te 상변화 물질의 조성의 변형은, 상기 상변화 메모리 장치의 내구성(endurance) 및/또는 데이터 보유 특성(retention)을 열화시킬 수 있다. 상기 상변화 물질막에 인접한 다른 물질층들은, 상기 상변화 물질막과 반응하여 상기 상변화 물질막을 변질시킬 수 있는, 불순물 원소, 반응 부산물 또는 보이드(void)를 함유할 수 있다. 상기 산소와 게르마늄의 결합력은 매우 강하다. 상기 상변화 물질막에 인접한 물질층 또는 보이드로부터 유입되는 산소는 Ge와 용이하게 결합할 수 있다. 상기 상변화 물질막에 인접한 다른 물질층들과 상기 상변화 물질막이 서로 반응하여 상기 상변화 물질막이 변질되 수 있다. 때문에, 상기 Ge-Sb-Te 상변화 물질은 그 본래의 특성을 잃어버릴 수 있다. 특히, 전술한 U자형의 상변화 물질막은 함몰된 상기 트렌치 또는 관통홀 내에 상변화 물질막이 제공되기 때문에 이러한 영향이 더욱 심각할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 상변화 보조막들은 전술한 외부로부터의 불순물 또는 상기 다른 물질층과의 상호 반응을 억제할 수 있는 보호 막 또는 확산 방지막으로 기능할 수 있다. 게다가, 상기 상변화 보조막들은, 상기 상변화 영역에서 상기 Ge-Sb-Te 상변화 물질의 결핍될 수 있는 Ge 또는 Te를 보충(replacement)하여, 상기 상변화 영역에서의 상기 Ge-Sb-Te 상변화 물질의 조성을 일정하게 할 수 있다. 또한, 상기 상변화 보조막은 산소와의 친화도가 높기 때문에 외부로부터 유입될 수 있는 산소를 게터링(getering)하여, 상기 상변화 물질막 내의 Ge가 소모되는 것을 줄일 수 있다.
이와 같이, 상기 상변화 보조막들은 상기 상변화 물질막의 내구성 및 데이터 유유 특성을 향상시킬 수 있다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에서 상변화 보조막으로 Ge박막을 사용한 경우의 상변화 메모리 장치의 내구성(endurance) 테스트 결과를 나타내는 그래프이다. 도면의 (a)에서는 상기 상변화 보조막을 사용하지 않았고, 도면의 (b)에서는 Ge 상변화 보조막이 Ge-Sb-Te 상변화 물질막의 상부면을 덮었다. 상기 Ge 상변화 보조막이 상기 Ge-Sb-Te 상변화 물질막을 덮은 경우에서 보다 뛰어난 내구성을 보였다.
도 21a 및 도 21b는 각각 상기 상변화 보조막을 사용하지 않은 경우와, 본 발명의 실시예들에서의 상변화 보조막으로 Ge 박막을 사용한 경우의 상변화 메모리 장치의 데이터 보유 특성(retention) 테스트 결과를 나타내는 그래프들이다. 도 21a을 참조하여, (a)는 데이터를 기록하기 전, (b)는 데이터를 기록하고 베이크하기 전, (c)는 데이터의 기록 및 150℃에서 1시간 내지 2시간의 베이크 후, (d)는 데이터의 기록 및 150℃에서 4시간의 베이크 후의 결과를 도시한다. 도 21b를 참조 하여, (a)는 데이터를 기록하기 전, (b)는 데이터를 기록하고 베이크하기 전, (c)는 데이터의 기록 및 150℃에서 1시간 내지 12시간의 베이크 후, (d)는 데이터의 기록 및 150℃에서 24시간의 베이크 후의 결과를 도시한다. Ge 상변화 보조막이 상기 Ge-Sb-Te 상변화 물질막을 덮지 않으면, 150℃에서 베이크 동안의 데이터 보유 특성이 2시간 이내이었다. 상기 Ge 상변화 보조막이 상기 Ge-Sb-Te 상변화 물질막을 덮으면, 150℃에서 베이크 동안의 데이터 보유 특성이 12시간으로 향상되었다.
도 22은 본 발명의 기술적 사상에 의한 실시예들에서 상변화 보조막으로 Ge1Te1-x박막을 사용한 경우의 상변화 메모리 장치의 내구성(endurance) 테스트 결과를 나타내는 그래프이다. 도면의 (a)에서는 상기 상변화 보조막을 사용하지 않았고, 도면의 (b)에서는 Ge1Te1-x 상변화 보조막이 상기 Ge-Sb-Te 상변화 물질막의 상부면을 덮었다. 상기 Ge1Te1 -x 상변화 보조막이 상기 Ge-Sb-Te 상변화 물질막을 덮은 경우에서 보다 뛰어난 내구성을 보였다.
도 23a 및 도 23b는 본 발명의 기술적 사상에 의한 실시예들에서 상변화 보조막으로 Ge1Te1 -x박막을 사용한 경우의 상변화 메모리 장치의 데이터 보유 특성(retention) 테스트 결과를 나타내는 그래프들이다. 도 23a을 참조하여, (a)는 데이터를 기록하기 전, (b)는 데이터를 기록하고 베이크하기 전, (c)는 데이터의 기록 및 150℃에서 1시간 내지 2시간의 베이크 후, (d)는 데이터의 기록 및 150℃에서 4시간의 베이크 후의 결과를 도시한다. 도 23b를 참조하여, (a)는 데이터를 기록하기 전, (b)는 데이터를 기록하고 베이크하기 전, (c)는 데이터의 기록 및 150℃에서 1시간 내지 24시간의 베이크 후의 결과를 도시한다. Ge1Te1-x 상변화 보조막이 상기 Ge-Sb-Te 상변화 물질막을 덮지 않으면, 150℃에서 베이크 동안의 데이터 보유 특성이 2시간 이내이었다. 상기 Ge1Te1-x 상변화 보조막이 상기 Ge-Sb-Te 상변화 물질막을 덮으면, 150℃에서 베이크 동안의 데이터 보유 특성이 24시간으로 향상되었다.
도 24는 본 발명의 기술적 사상에 의한 실시예들에 따른 상변화 메모리 장치의 테스트 결과를 정리한 것이다. Ge 또는 Ge1Te1 -x 상변화 보조막이 상변화 물질막을 덮은 경우, 누설전류, 내구성 및 데이터 보유 특성이 향상될 수 있다.
본 발명의 기술적 사상에 의한 실시예 1의 일 예에 따른 상변화 메모리 소자의 형성방법이 설명된다. 도 25 내지 도 32는 본 발명의 기술적 사상에 의한 실시예 1의 일 예에 따른 상변화 메모리 장치의 형성방법을 나타내는 것으로, 도 2의 I-I'에 따른 단면도들이다.
도 25을 참조하여, 반도체 기판(101)이 제공된다. 상기 반도체 기판(101)은 P형의 실리콘 기판 및/또는 상기 P형의 실리콘 기판 상의 절연막을 포함할 수 있다. 상기 반도체 기판(101) 내에 제 1 방향으로 연장된 워드 라인(WL)이 형성될 수 있다. 상기 워드 라인(WL)은, 예를 들면, 상기 반도체 기판에 불순물이 도핑되어 형성될 수 있다. 나아가, 상기 반도체 기판(101) 내에 상기 워드 라인(WL)에 연결된 선택 소자가 형성될 수 있다. 상기 선택 소자는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 반도체 기판(101) 상에 제 1 층간 절연막(110)이 형성된다. 상기 제 1 층간 절연막(110)은 실리콘 산화막일 수 있다. 상기 제 1 층간 절연막(110)에 관통홀(113)이 형성되고, 상기 관통홀(113) 내 에 도전성 물질이 채워질 수 있다. 상기 도전성 물질에 대하여 평탄화 공정이 수행되어, 상기 제 1 층간 절연막(110) 내에 제 1 전극들(112)이 형성될 수 있다. 상기 제 1 전극들(112)은 상기 제 1 층간 절연막(110)의 상부면에서 노출될 수 있다.상기 평탄화 공정은 CMP 공정일 수 있다. 상기 제 1 층간 절연막(110)과 상기 제 1 전극들(112)의 형성 순서는 위와 다를 수 있다. 예를 들면, 상기 도전성 물질을 상기 반도체 기판(101) 상에 형성하고, 상기 도전성 물질을 패터닝하여 상기 제 1 전극들(112)을 형성하고, 상기 제 1 층간 절연막(110)을 형성하여 상기 제 1 전극들(112)을 덮도록 하고, 상기 제 1 층간 절연막(110)을 평탄화하여 상기 제 1 전극들(112)을 노출하는 공정 단계들이 수행될 수 있다. 상기 도전성 물질을 포함하는 상기 제 1 전극들(112)은 상변화 메모리 장치의 가열 전극으로 이용될 수 있다. 상기 제 1 전극들(112)은, 예를 들어 질화티타늄(TiN), 질화알루미늄티타늄(TiAlN), 질화탄탈륨(TaN), 질화텅스텐 (WN), 질화몰리브데늄(MoN), 질화니오비윰(NbN), 질화실리콘티타늄(TiSiN), 질화붕소티타늄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화붕소텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화알루미늄몰리브데늄(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 텅스텐티타늄(TiW), 알루미늄티타늄(TiAl), 질화산화티타늄(TiON), 질화산화알루미늄티타늄(TiAlON), 질화산화텅스텐(WON), 질화산화탄탈륨(TaON) 또는 이들의 조합의 물질을 포함할 수 있다.
상기 제 1 전극들(112)은 상기 선택 소자와 전기적으로 연결되도록 형성될 수 있다. 상기 제 1 전극들(112)은 상기 워드 라인(WL) 상에서 상기 제 1 방향으로 서로 이격되도록 형성될 수 있다. 도 25에서는 상기 제 1 전극들(112)이 도 16의 예가 도시되고 있지만, 이에 한정되지 않는다.
도 26을 참조하여, 제 2 층간 절연막(120)이 상기 제 1 층간 절연막(110) 및 상기 제 1 전극들(112) 상에 형성된다. 상기 제 2 층간 절연막(120)은 실리콘 산화막일 수 있다. 상기 제 2 층간 절연막(120)의 형성 전에, 제 1 식각 정지막(121)이 형성될 수 있다. 상기 제 2 층간 절연막(120) 상에 제 2 식각 정지막(122)이 추가적으로 형성될 수 있다. 상기 제 1 및 제 2 식각 정지막(121, 122)은 인접한 다른 박막들과 식각 선택비를 가지는 것일 수 있다. 상기 제 1 및 제 2 식각 정지막들은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
예비 트렌치(123)가 상기 제 2 식각 정지막(122) 및 상기 제 2 층간 절연막(120)에 형성되어, 상기 제 1 식각 정지막(121)을 노출할 수 있다. 상기 예비 트렌치(223)는 상기 제 1 전극들(112)과 중첩될 수 있다. 상기 예비 트렌치(123)는 상기 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 상기 예비 트렌치(123)의 상부의 폭이 상기 예비 트렌치(123)의 하부의 폭보다 넓을 수 있다.
도 27을 참조하여, 상기 예비 트렌치(123)의 측벽에 제 2 상변화 보조막(134)이 형성될 수 있다. 상기 제 2 상변화 보조막(134)을 형성하는 것은, 상기 예비 트렌치(123)의 측벽 및 상기 제 2 식가 정지막(122)의 상부면을 덮는 상변화 보조 물질막을 형성하는 것을 포함할 수 있다. 상기 상변화 보조 물질막을 이방성 식각하여, 상기 예비 트렌치의 측벽에 스페이서형의 상기 제 2 상변화 보조막(134)을 형성할 수 있다. 상기 제 2 상변화 보조막(134)를 식각 마스크로 상기 제 1 식각 정지막(121)을 식각하여 상기 제 1 전극들(112)을 노출할 수 있다. 상기 제 2 상변화 보조막(134)의 형성 단계 및 상기 제 1 식각 정지막(121)의 식각 단계는 동시 또는 연속 공정에 의하여 수행될 수 있다.
전술한 방법으로, 트렌치(126)가 상기 제 2 식각 정지막(122), 상기 제 2 층간 절연막(120) 및 상기 제 1 식각 정지막(121)에 형성되어, 상기 제 1 전극들(112)을 노출할 수 있다. 상기 트렌치(126)는 상기 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 상기 트렌치(126)의 상부의 폭이 상기 트렌치(126)의 하부의 폭보다 넓을 수 있다. 상기 트렌치(126)는 상기 제 1 전극들(112)을 노출하는 바닥면(124) 및 상기 바닥면(124)에서 상부로 연장된 측면들(125)을 포함할 수 있다. 상기 바닥면(124)과 상기 측면들(125) 사이의 각도는 90도 이상일 수 있다.
도 26 및 도 27을 참조하는 설명과는 상기 예비 트렌치(123)의 형성은 생략될 수 있다. 이러한 경우, 상기 제 2 상변화 보조막(134)이 형성되지 않을 수 있다. 즉, 상기 제 2 식각 정지막(122), 상기 제 2 층간 절연막(120) 및 상기 제 1 식각 정지막(121)을 식각하여, 상기 제 1 전극(112)을 노출하는 상기 트렌치(126)가 형성될 수 있다.
도 28을 참조하여, 상변화 물질막(141)이 상기 트렌치(126) 내와 상기 제 2 식각 정지막(122)의 상부면 상에 형성될 수 있다. 상기 상변화 물질막(141)은 상기 트렌치(126)를 완전치 채우지 않도록 형성될 수 있다. 상기 상변화 물직막(141)은 상기 제 1 전극들(112)과 접촉하는 바닥부(143) 및 상기 바닥부의 양단으로부터 상부로 연장된 측벽부(145)를 포함할 수 있다. 상기 바닥부(143)는 상기 트렌치의 바닥면(124)에 형성되고, 상기 측벽부(145)는 상기 측면들(125)에 형성된다. 상기 바닥부(143)은 상기 측벽부(145) 보다 두껍게 형성될 수 있다. 내부공간(129)이 상기 바닥부(143) 및 상기 측벽부(145)에 의하여 형성된다. 상기 내부공간(129)은, 상기 트렌치(126)와 상기 내부공간 사이에 상기 상변화 물질막(141)이 개재하도록 정의될 수 있다. 상기 상변화 물질막(141)은, 예를 들어 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 D1-Ge-Sb-Te, D2-Ge-Bi-Te, D3-Sb-Te, D4-Sb-Se 및 D5-Sb 중 적어도 하나를 포함할 수 있다. 상기 D1은 C, N, Si, Bi, In, As 및 Se 중 적어도 하나를 포함할 수 있고, 상기 D2는 C, N, Si, In, As 및 Se 중 적어도 하나를 포함할 수 있고, 상기 D3은 As, Sn, SnIn, 5B족 원소 및 6B족 원소 중 적어도 하나를 포함할 수 있고, 상기 D4는 5A족 원소 및 6A족 원소 중 적어도 하나를 포함할 수 있고, 상기 D5는 Ge, Ga 및 In 중 적어도 하나를 포함할 수 있다.
도 29를 참조하여, 제 1 상변화 보조막(132)이 상기 내부공간(129)에 형성될 수 있다. 상기 제 1 상변화 보조막(132)은 상기 내부공간(129)을 부분적으로 채울 수 있다. 예를 들면, 상기 제 1 상변화 보조막(132)은 상기 상변화 물질막(141)의 내부표면(127) 상에 컨포말하게 형성될 수 있다. 상기 제 1 상변화 보조막(132)은 상기 제 2 식각 정지막(122) 상의 상기 상변화 물질막(141)을 추가적으로 덮을 수 있다. 상기 제 1 및 제 2 상변화 보조막들(132, 134)을 구성하는 상변화 보조 물질 막은 화학식 DaMbGe(0≤a≤0.7, 0≤b≤0.2)를 갖는 화합물을 포함할 수 있다. 상기 화학식에서 상기 D는 C, N 및 O 중 적어도 하나를 포함하고, 상기 M은 전이금속, 희토류금속, 귀금속, Al, Ga, 및 In 중 적어도 하나를 포함할 수 있다. 이와는 다르게, 상기 상변화 보조막들은 화학식 DaMb[GxTy]c(0≤a/(a+b+c)≤0.2, 0≤b/(a+b+c)≤0.1, 0.3≤x/(x+y)≤0.7)를 갖는 화합물을 포함할 수 있다. 상기 화학식에서, 상기 D는 C, N 및 O 중 적어도 하나를 포함할 수 있고, 상기 M은 전이금속, Al, Ga 및 In 중 적어도 하나를 포함할 수 있다. 상기 G는 Ge를 포함할 수 있고, 상기 T는 Te를 포함할 수 있다. 상기 화학식에서, 상기 Gx는 Gex1G'x2(0.8≤x1/(x1+x2)≤1)일 수 있고, 상기 G'은 3A족 원소 내지 5A족 원소일 수 있다. 예를 들어, 상기 G'는 Al, Ga, In, Si, Sn, As, Sb 또는 Bi일 수 있다. 상기 Ty는 Tey1Sey2(0.8≤y1/(y1+y2)≤1)일 수 있다. 상기 상변화 보조막들은 일반적인 상변화 물질인 Ge-Sb-Te와는 다르게 Ge 또는 Te를 비교적 많이 함유한다.
한편, 본 발명의 실시예 1의 또 다른 예에 따라(도 3c 참조), 제 1 배리어막(161)이 상기 제 1 상변화 보조막(132)의 형성 전에 형성될 수 있다. 상기 제 2 배리어막(162)은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V 중의 하나와 N, C, Al, B, P, O, Si 중의 적어도 하나를 포함하는 물질 또는 이들의 조합일 수 있다. 상기 제 2 배리어막(162)은, 예를 들면 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, WN, MoN 및 CN 중 적어도 하나를 포함할 수 있다.
갭필 절연막(150)이 상기 제 1 상변화 보조막(132) 상에 형성되어, 상기 내 부공간(129)을 완전히 채울 수 있다. 상기 갭필 절연막(150)은 갭필 특성이 좋은 실리콘 산화막, 예를 들면 HDP (high density plasma) 산화물, PE-TEOS (plasma-enhanced tetraethylorthosilicate), BPSG (borophosphosilicate glass), USG (undoped silicate glass), FOX(flowable oxide), HSQ(hydrosilsesquioxane) 또는 SOG (spin on glass)를 포함할 수 있다.
다음, 상기 갭필 절연막(150), 상기 제 1 상변화 보조막(132) 및 상기 상변화 물질막(141)에 평탄화 공정이 수행될 수 있다. 상기 제 2 식각 정지막(122)은 상기 평탄화 공정에서 식각 스토퍼로 기능할 수 있다. 상기 평탄화 공정에 의하여, 상기 제 2 식각 정지막(122), 상기 갭필 절연막(150), 상기 제 1 상변화 보조막(132), 상기 제 2 상변화 보조막(134), 및 상기 측벽부(145)의 상부면들은 평탄한 공면을 가질 수 있다. 이에 따라 상기 상변화 물질막(141)은 U자형의 단면을 가지고, 상기 트렌치(126) 내에서 상기 제 2 방향으로 연장할 수 있다. 평탄화 공정 후, 불활성 기체를 이용한 플라즈마 처리가 수행될 수 있다. 플라즈마 처리는 평탄화 공정에 의한 상기 가변저항 패턴들의 상부면 손상 또는 오염을 제거할 수 있다. 상기 불활성 기체는, 예를 들어 Ar, He, Ne, Kr 또는 Xe일 수 있다.
상기 갭필 절연막은 도 29와는 다른 방법으로 형성될 수 있다. 도 30을 참조하여, 본 발명의 기술적 사상에 의한 실시예 1의 다른 예에 따라, 상기 갭필 절연막(150)을 형성하는 것은 상기 상변화 물질막(141) 상에 제 1 갭필 절연막(152)을 형성하는 것, 그리고 상기 제 1 갭필 절연막 상에 제 2 갭필 절연막(154)을 형성하는 것을 포함할 수 있다. 상기 제 1 갭필 절연막(152)은 상기 상변화 물질막(141) 에 접할 수 있고, 상기 제 2 갭필 절연막(154)은 상기 제 1 갭필 절연막(152)에 의하여 상기 상변화 물질막(141)과 이격될 수 있다. 상기 제 1 갭필 절연막(152)은 상기 제 2 갭필 절연막(154) 보다 상대적으로 산소 이온 함유량이 적은 산소 소스를 사용하는 공정에 의하여 형성될 수 있다. 예를 들면, 상기 제 1 갭필 절연막(152)은 산소 또는 N2O 가스를 사용하는 USG 공정으로 형성되고, 상기 제 2 갭필 절연막(154)은 오존 가스를 사용하는 USG 공정으로 형성될 수 있다. 이러한 방법에 의하여, 상기 상변화 물질막(141) 내로 산소가 유입되는 것을 줄일 수 있다.
도 31을 참조하여, 다시 본 발명의 실시예 1의 일 예에 따른 상변화 메모리 장치의 형성방법이 설명된다. 상기 제 2 전극(164)이 상기 제 2 층간 절연막(120) 상에 형성된다. 상기 제 2 전극(164)이 상기 상변화 물질막(141)의 상기 측벽부(145)의 상부면에 접촉할 수 있다. 상기 상변화 물질막(141)과 상기 제 2 전극(145) 사이에, 제 2 배리어막(162)이 추가적으로 형성될 수 있다. 상기 제 2 배리어막(162)은 상기 상변화 물질막(141)과 상기 제 2 전극(164) 사이의 상호 확산을 방지할 수 있다. 상기 제 2 전극(164)은, 예를 들어 질화티타늄(TiN), 질화탄탈륨(TaN), 질화몰리브덴(MoN), 질화니오븀(NbN), 질화실리콘티타늄(TiSiN), 질화알루미늄티타늄(TiAlN), 질화보론티타늄(TiBN), 질화실리콘지르코늄(ZrSiN), 질화실리콘텅스텐(WSiN), 질화보론텅스텐(WBN), 질화알루미늄지르코늄(ZrAlN), 질화실리콘몰리브덴(MoSiN), 질화알루미늄몰리브덴(MoAlN), 질화실리콘탄탈륨(TaSiN), 질화알루미늄탄탈륨(TaAlN), 질화산화티타늄(TiON), 질화산화알루미늄티타늄(TiAlON), 질화산화텅스텐(WON), 질화산화탄탈륨(TaON), 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드, 탄탈륨 실리사이드, 그라파이트(graphite), 또는 이들의 조합의 물질을 포함할 수 있다. 상기 제 2 배리어막(162)은 Ti, Ta, Mo, Hf, Zr, Cr, W, Nb, V 중의 하나와 N, C, Al, B, P, O, Si 중의 적어도 하나를 포함하는 물질 또는 이들의 조합일 수 있다. 상기 제 2 배리어막(162)은, 예를 들면 TiN, TiW, TiCN, TiAlN, TiSiC, TaN, TaSiN, WN, MoN 및 CN 중 적어도 하나를 포함할 수 있다.
상기 제 2 전극(164) 및 상기 제 2 배리어막(162)이 동시에 패터닝된다. 이에 따라, 상기 제 2 전극(164)와 상기 제 2 배리어막(162)은 정렬된 측면들을 가질 수 있다. 상기 제 2 전극(164)은 상기 워드라인(WL)과 교차하는 라인 형태일 수 있다.
도 32를 참조하여, 제 3 층간 절연막(170)이 상기 제 2 층간 절연막(120) 상에 형성될 수 있다. 상기 제 3 층간 절연막(170)은 상기 제 2 전극(164)를 덮을 수 있다. 콘택 플러그(172)가 상기 제 3 층간 절연막(170)의 관통홀에 형성되어, 상기 제 2 전극(164)와 접촉할 수 있다. 상기 제 3 층간 절연막(170) 상에 비트라인(BL)이 형성되어, 상기 콘택 플러그(172)에 접촉할 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(170)의 콘택 플러그(172)를 통해 상기 제 2 전극(164)과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에 의한 실시예 2에 따른 상변화 메모리 소자의 형성방법이 설명된다. 도 33 및 도 34는 본 발명의 기술적 사상에 의한 실시예 2에 따른 상변화 메모리 장치의 형성방법을 나타내는 것으로, 도 2의 I-I'에 따른 단면도 들이다. 전술한 본 발명의 실시예 1의 일 예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 33을 참조하여, 상기 제 1 상변화 보조막(135)은, 도 28의 상기 내부공간(129)을 완전히 채우도록 형성될 수 있다. 본 발명의 실시예 1과는 달리 상기 갭필 절연막이 상기 내부공간(129)에 형성되지 않는다.
상기 제 1 상변화 보조막(135) 및 상기 상변화 물질막(141)에 평탄화 공정이 수행될 수 있다. 상기 제 2 식각 정지막(122)은 상기 평탄화 공정에서 식각 스토퍼로 기능할 수 있다. 상기 평탄화 공정에 의하여, 상기 제 2 식각 정지막(122), 상기 제 1 상변화 보조막(135), 상기 제 2 상변화 보조막(134), 및 상기 측벽부(145)의 상부면들은 평탄한 공면을 가질 수 있다. 이에 따라 상기 제 1 상변화 보조막(135)은 사각형(예를 들면, 등변 사다리꼴)의 단면을 가지고, 상기 트렌치(126) 내에서 상기 제 2 방향으로 연장할 수 있다. 평탄화 공정 후, 불활성 기체를 이용한 플라즈마 처리가 수행될 수 있다. 플라즈마 처리는 평탄화 공정에 의한 상기 가변저항 패턴들의 상부면 손상 또는 오염을 제거할 수 있다. 상기 불활성 기체는, 예를 들어 Ar, He, Ne, Kr 또는 Xe일 수 있다.
도 34를 참조하여, 본 발명의 실시예 1과 유사한 공정(도 31 및 도 32 참조)으로, 상기 제 2 전극(164)이 상기 제 2 층간 절연막(120) 상에 형성된다. 상기 제 2 전극(164)이 상기 상변화 물질막(141)의 상기 측벽부(145) 및 상기 제 1 상변화 보조막(132)의 상부면에 접촉할 수 있다. 상기 상변화 물질막(141)과 상기 제 2 전 극(145) 사이에, 제 2 배리어막(162)이 추가적으로 형성될 수 있다. 상기 제 2 배리어막(162)은 상기 상변화 물질막(141)과 상기 제 2 전극(145) 사이의 상호 확산을 방지할 수 있다. 상기 제 2 전극(164) 및 상기 제 2배리어막(162)이 동시에 패터닝된다. 이에 따라, 상기 제 2 전극(164)와 상기 제 2 배리어막(162)은 정렬된 측면들을 가질 수 있다. 상기 제 2 전극(164)은 상기 워드라인(WL)과 교차하는 라인 형태일 수 있다.
제 3 층간 절연막(170)이 상기 제 2 층간 절연막(120) 상에 형성될 수 있다. 상기 제 3 층간 절연막(170)은 상기 제 2 전극(164)를 덮을 수 있다. 콘택 플러그(172)가 상기 제 3 층간 절연막(170)의 관통홀에 형성되어, 상기 제 2 전극(164)와 접촉할 수 있다. 상기 제 3 층간 절연막(170) 상에 비트라인(BL)이 형성되어, 상기 콘택 플러그(172)에 접촉할 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(170)의 콘택 플러그(172)를 통해 상기 제 2 전극(164)과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에 의한 실시예 3에 따른 상변화 메모리 소자의 형성방법이 설명된다. 도 35 및 도 36은 본 발명의 실시예 3에 따른 상변화 메모리 장치의 형성방법을 나타내는 것으로, 도 2의 I-I'에 따른 단면도들이다. 전술한 본 발명의 실시예 1의 일 예와 실질적으로 동일한 구성 요소들에 대해서는 동일한 도면 부호를 사용하며, 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
도 35를 참조하여, 상변화 물질막(142)이 도 27의 상기 트렌치(126)을 완전 히 채우도록 형성된다. 상기 상변화 물질막(141)에 평탄화 공정이 수행될 수 있다. 상기 제 2 식각 정지막(122)은 상기 평탄화 공정에서 식각 스토퍼로 기능할 수 있다. 상기 평탄화 공정에 의하여, 상기 제 2 식각 정지막(122), 상기 제 2 상변화 보조막(134), 및 상기 측벽부(145)의 상부면들은 평탄한 공면을 가질 수 있다. 이에 따라 상기 상변화 물질막(141)은 사각형(예를 들면, 등변 사다리꼴)의 단면을 가지고, 상기 트렌치(126) 내에서 상기 제 2 방향으로 연장할 수 있다. 평탄화 공정 후, 불활성 기체를 이용한 플라즈마 처리가 수행될 수 있다. 플라즈마 처리는 평탄화 공정에 의한 상기 가변저항 패턴들의 상부면 손상 또는 오염을 제거할 수 있다. 상기 불활성 기체는, 예를 들어 Ar, He, Ne, Kr 또는 Xe일 수 있다.
도 36을 참조하여, 제 1 상변화 보조막(136)이 상기 상변화 물질막(142)의 상부면에 형성된다. 상기 제 1 상변화 보조막(136)은 상기 상변화 물질막(142)의 상부면과 접촉함과 함께, 상기 제 2 층간 절연막(120) 또는 상기 제 2 식각 정지막(122)을 덮을 수 있다. 제 2 전극(164)이 상기 제 1 상변화 보조막(136) 상에 형성된다. 상기 상변화 물질막(141)과 상기 제 2 전극(145) 사이에, 제 2 배리어막(162)이 추가적으로 형성될 수 있다. 상기 제 2 배리어막(162)은 상기 상변화 물질막(141)과 상기 제 2 전극(145) 사이의 상호 확산을 방지할 수 있다. 상기 제 2 전극(164), 상기 제 2 배리어막(162), 및 제 1 상변화 보조막(136)이 동시에 패터닝된다. 이에 따라, 상기 제 2 전극(164), 상기 제 2 배리어막(162) 및 상기 제 1 상변화 보조막(136)은 정렬된 측면들을 가질 수 있다. 상기 제 2 전극(164)은 상기 워드라인(WL)과 교차하는 라인 형태일 수 있다.
제 3 층간 절연막(170)이 상기 제 2 층간 절연막(120) 상에 형성될 수 있다. 상기 제 3 층간 절연막(170)은 상기 제 2 전극(164)를 덮을 수 있다. 콘택 플러그(172)가 상기 제 3 층간 절연막(170)의 관통홀에 형성되어, 상기 제 2 전극(164)와 접촉할 수 있다. 상기 제 3 층간 절연막(170) 상에 비트라인(BL)이 형성되어, 상기 콘택 플러그(172)에 접촉할 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(170)의 콘택 플러그(172)를 통해 상기 제 2 전극(164)과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에 의한 실시예 4에 따른 상변화 메모리 소자의 형성방법이 설명된다. 도 37 및 도 42는 본 발명의 기술적 사상에 의한 실시예 4에 따른 상변화 메모리 장치의 형성방법을 나타내는 것으로, 도 6의 I-I'에 따른 단면도들이다.
도 37을 참조하여, 반도체 기판(201)이 제공된다. 상기 반도체 기판(201)은 P형의 실리콘 기판 및/또는 상기 P형의 실리콘 기판 상의 절연막을 포함할 수 있다. 상기 반도체 기판(201) 내에 제 1 방향으로 연장된 워드 라인(WL)이 형성될 수 있다. 상기 워드 라인(WL)은, 예를 들면, 상기 반도체 기판에 불순물이 도핑되어 형성될 수 있다. 나아가, 상기 반도체 기판(201) 내에 상기 워드 라인(WL)에 연결된 선택 소자가 형성될 수 있다. 상기 선택 소자는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 반도체 기판(201) 상에 제 1 층간 절연막(210)이 형성된다. 상기 제 1 층간 절연막(210)은 실리콘 산화막일 수 있다. 상기 제 1 층간 절연막(210)에 관통 홀들(213)이 형성되고, 상기 관통홀들(213)에 도전성 물질이 채워질 수 있다. 상기 도전성 물질에 대하여 평탄화 공정이 수행되어, 상기 제 1 층간 절연막(210) 내에 서로 마주보는 한 쌍의 제 1 전극들(211, 212)이 형성될 수 있다. 상기 제 1 전극들(211, 212)은 상기 제 1 층간 절연막(210)의 상부면에서 노출될 수 있다. 상기 평탄화 공정은 CMP 공정일 수 있다. 상기 제 1 층간 절연막(210)과 상기 제 1 전극들(211, 212)의 형성 순서는 위와 다를 수 있다. 예를 들면, 상기 도전성 물질을 상기 반도체 기판(201) 상에 형성하고, 상기 도전성 물질을 패터닝하여 상기 한 쌍의 제 1 전극들(211, 212)을 형성하고, 상기 제 1 층간 절연막(210)을 형성하여 상기 제 1 전극들(211, 212)을 덮도록 하고, 상기 제 1 층간 절연막(210)을 평탄화하여 상기 제 1 전극들(211, 212)을 노출하는 공정 단계들이 수행될 수 있다. 상기 도전성 물질을 포함하는 상기 제 1 전극들(211, 212)은 상변화 메모리 장치의 가열 전극으로 이용될 수 있다. 상기 도전성 물질은, 전술한 실시예 1의 물질을 포함할 수 있다.
상기 제 1 전극들(211, 212)은 상기 선택 소자와 전기적으로 연결되도록 형성될 수 있다. 상기 한 쌍의 제 1 전극들(211, 212)은 상기 워드 라인(WL) 상에서 상기 제 1 방향으로 서로 이격되도록 형성될 수 있다. 상기 한 쌍의 제 1 전극들(211, 212)은 제 1 가열전극(211)과 제 2 가열전극(212)을 포함할 수 있다. 도 37에서는 상기 제 1 전극들(212)이 도 16의 예가 도시되고 있지만, 이에 한정되지 않는다.
도 38을 참조하여, 제 2 층간 절연막(220)이 상기 제 1 층간 절연막(210) 및 상기 제 1 전극들(211, 212) 상에 형성된다. 상기 제 2 층간 절연막(220)은 실리콘 산화막일 수 있다. 상기 제 2 층간 절연막(220)의 형성 전에, 제 1 식각 정지막(221)이 형성될 수 있다. 상기 제 2 층간 절연막(220) 상에 제 2 식각 정지막(222)이 추가적으로 형성될 수 있다. 상기 제 1 및 제 2 식각 정지막(221, 222)은 인접한 다른 박막들과 식각 선택비를 가지는 것일 수 있다. 상기 제 1 및 제 2 식각 정지막들은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
예비 트렌치(223)가 상기 제 2 식각 정지막(222) 및 상기 제 2 층간 절연막(220)에 형성되어, 상기 제 1 식각 정지막(221)을 노출할 수 있다. 상기 예비 트렌치(223)는 상기 한 쌍의 제 1 전극들(211, 212)과 중첩될 수 있다. 상기 예비 트렌치(223)는 상기 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 상기 예비 트렌치(223)의 상부의 폭이 상기 예비 트렌치(223)의 하부의 폭보다 넓을 수 있다.
도 39를 참조하여, 상기 예비 트렌치(223)의 측벽에 제 2 상변화 보조막(234)이 형성될 수 있다. 상기 제 2 상변화 보조막(234)을 형성하는 것은, 상기 예비 트렌치(223)의 측벽 및 상기 제 2 식각 정지막(222)의 상부면을 덮는 상변화 보조 물질막을 형성하는 것을 포함할 수 있다. 상기 상변화 보조 물질막을 이방성 식각하여, 상기 예비 트렌치의 측벽에 스페이서형의 상기 제 2 상변화 보조막(234)을 형성할 수 있다. 상기 제 2 상변화 보조막(234)를 식각 마스크로 상기 제 1 식각 정지막(221)을 식각하여 상기 한 쌍의 제 1 전극들(211, 212)을 공통으로 노출할 수 있다. 상기 제 2 상변화 보조막(234)의 형성 단계 및 상기 제 1 식각 정지막(221)의 식각 단계는 동시 또는 연속 공정에 의하여 수행될 수 있다.
전술한 방법으로, 트렌치(226)가 상기 제 2 식각 정지막(222), 상기 제 2 층간 절연막(220) 및 상기 제 1 식각 정지막(221)에 형성되어, 상기 한 쌍의 제 1 전극들(211, 212)을 노출할 수 있다. 상기 트렌치(226)는 상기 제 1 방향에 교차하는 제 2 방향으로 연장할 수 있다. 상기 트렌치(226)의 상부의 폭이 상기 트렌치(226)의 하부의 폭보다 넓을 수 있다. 상기 트렌치(226)는 상기 제 1 전극들(212)을 노출하는 바닥면(224) 및 상기 바닥면(224)에서 상부로 연장된 측면들(225)을 포함할 수 있다. 상기 바닥면(224)과 상기 측면들(225) 사이의 각도는 90도 이상일 수 있다.
도 38 및 도 39를 참조하는 설명과는 달리, 상기 예비 트렌치(223)의 형성은 생략될 수 있다. 이러한 경우, 상기 제 2 상변화 보조막(234)이 형성되지 않을 수 있다. 즉, 상기 제 2 식각 정지막(222), 상기 제 2 층간 절연막(220) 및 상기 제 1 식각 정지막(221)을 식각하여, 상기 제 1 전극(211, 212)을 노출하는 상기 트렌치(226)가 형성될 수 있다.
도 40을 참조하여, 상변화 물질막(241, 242)이 상기 트렌치(226) 내와 상기 제 2 식각 정지막(222)의 상부면 상에 형성될 수 있다. 상기 상변화 물질막(241, 242)은 상기 트렌치(226)를 완전치 채우지 않도록 형성될 수 있다. 상기 상변화 물질막(241. 242)은, 전술한 실시예 1의 물질을 포함할 수 있다.
상변화 보조 물질막이 형성되어, 상기 상변화 물질막(241, 242)을 덮는다. 상기 상변화 보조 물질막은 상기 상변화 물질막(241, 242)의 표면을 따라 연장하도록 컨포말하게 형성될 수 있다. 상기 상변화 보조 물질막의 두께는 상기 트렌 치(226)의 바닥면(224)의 폭의 절반 보다 작을 수 있다. 즉, 상기 상변화 보조 물질막은 상기 트렌치(226)를 완전히 채우지 않을 수 있다. 상기 상변화 보조 물질막은 전술한 실시예 1의 물질을 포함할 수 있다.
상기 상변화 보조 물질막에 대한 스페이서 형성 공정을 수행하여, 제 1 상변화 보조막(232)을 형성한다. 상기 스페이서 형성 공정은 상기 상변화 보조 물질막에 대한 이방성 식각 공정, 예를 들면 에치백 공정일 수 있다. 상기 제 1 상변화 보조막(232)은 스페이서형일 수 있다. 상기 제 1 상변화 보조막(232)은 상기 트렌치(226)의 상기 측면들(225) 상에 형성되어, 상기 상변화 물질막(241)을 덮을 수 있다. 상기 제 1 상변화 보조막(232)은 상기 트렌치 바닥면(224) 상의 상기 상변화 물질막(241)의 일부를 노출할 수 있다.
상기 제 1 상변화 보조막(232)을 마스크로 상기 상변화 물질막(241)의 노출된 부분을 제거하여, 서로 분리된 제 1 상변화 물질막(241) 및 제 2 상변화 물질막(242)을 형성할 수 있다. 상기 제거 공정은 이방성 식각 공정을 포함할 수 있다. 상기 제 1 상변화 보조막(232)은 상기 이방성 식각 공정의 플라즈마에 의하여 상기 상변화 물질막(241)이 손상되는 것을 보호할 수 있다.
상기 제 1 상변화 물질막(241)은 제 1 바닥부(243)와 제 1 측벽부(245)를 포함하고, 상기 제 2 상변화 물질막(242)은 제 2 바닥부(244)와 제 2 측벽부(246)를 포함할 수 있다. 상기 상변화 물질막들(241, 242)은 L자형 단면을 가질 수 있다. 상기 제 1 상변화 물질막(241)은 상기 제 1 가열전극(211)과 접촉하는 제 1 바닥부(243) 및 상기 제 1 바닥부(243)의 일단으로부터 상부로 연장된 제 1 측벽 부(245)를 포함한다. 상기 제 1 바닥부(243) 및 상기 제 1 측벽부(245)는 L자형 단면을 형성한다. 상기 제 2 상변화 물질막(242)은 상기 제 2 가열전극(212)과 접촉하는 제 2 바닥부(244) 및 상기 제 2 바닥부(244)의 일단으로부터 상부로 연장된 제 2 측벽부(246)를 포함한다. 상기 제 2 바닥부(244) 및 상기 제 2 측벽부(246)는 L자형 단면을 형성한다. 상기 바닥부들(243, 244)은 상기 트렌치의 바닥면(224)에 제공되고, 상기 측벽부들(245, 246)은 상기 트렌치의 측면들(225)에 제공된다. 상기 제 1 바닥부(243) 및 상기 제 2 바닥부(244)는 상기 트렌치의 바닥면(243)에 형성되어, 각각 상기 제 1 가열전극(211) 및 상기 제 2 가열전극(212)과 접촉하도록 형성될 수 있다.
상기 상변화 물질막이 상기 제 1 상변화 보조막(232)을 마스크로 식각되기 때문, 상기 제 1 바닥부(243) 및 상기 제 2 바닥부(244)의 타단은 상기 제 1 상변화 보조막(232)의 하부와 공면을 가질 수 있다. 즉, 상기 제 1 바닥부(134) 및 상기 제 2 바닥부(244)의 타단은 상기 제 1 상변화 보조막(232)의 하부와 정렬될 수 있다.
도 29를 참조하여 설명 제 1 배리어막이 상기 상변화 물질막들(241, 242)과 상기 제 1 상변화 보조막(232) 사이에 추가적으로 제공될 수 있다.
갭필 절연막(250)이 상기 제 1 상변화 보조막(232) 상에 형성되어, 상기 제 1 상변화 물질막(241)과 상기 제 2 상변화 물질막(242) 사이의 내부공간을 채울 수 있다. 상기 갭필 절연막은 도 29 및 /또는 도 30를 참조하여 설명한 실시예 1의 방법과 같이 형성될 수 있다.
상기 갭필 절연막(250), 상기 제 1 상변화 보조막(232) 및 상기 상변화 물질막들(241, 242)을 평탄화할 수 있다. 상기 평탄화는 화학적 기계적 연마(CMP) 공정 또는 에치-백(etch-back) 공정에 의하여 수행될 수 있다. 상기 제 2 식각 정지막(222)이 상기 평탄화의 정지막으로 사용될 수 있다. 상기 제 2 층간 절연막(220)(또는 상기 식각 정지막), 상기 갭필 절연막(250), 상기 제 1 상변화 보조막(232), 상기 제 1 측벽부(246) 및 상기 제 2 측벽부(246)의 상부면들은 실질적으로 평탄한 공면을 가질 수 있다.
평탄화 공정 후, 불활성 기체를 이용한 플라즈마 처리가 수행될 수 있다. 플라즈마 처리는 평탄화 공정에 의한 상기 가변저항 패턴들의 상부면 손상 또는 오염을 제거할 수 있다. 상기 불활성 기체는, 예를 들어 Ar, He, Ne, Kr 또는 Xe일 수 있다.
도 41을 참조하여, 제 2 전극(264)이 상기 제 2 층간 절연막(220) 상에 제공되어, 상기 상변화 물질막들의 상기 측벽부들(245, 246)의 상부면에 접촉할 수 있다. 상기 상변화 물질막들(241, 242)과 상기 제 2 전극(264) 사이의 물질 확산을 방지하기 위한 제 2 배리어막(262)이 추가적으로 제공될 수 있다. 상기 제 2 전극(264) 및 상기 제 2 배리어막(262)은 전술한 실시예 1의 물질을 포함할 수 있다. 상기 제 2 전극(264)은 상기 워드라인(WL)과 교차하는 라인 형태일 수 있다. 라인 형태의 제 2 전극(264)은 비트 라인(BL)으로 이용될 수도 있다.
도 42를 참조하여, 제 3 층간 절연막(270)이 상기 제 2 층간 절연막(220) 상에 형성될 수 있다. 상기 제 3 층간 절연막(270)은 상기 제 2 전극(264)를 덮을 수 있다. 콘택 플러그(1282)가 상기 제 3 층간 절연막(270)의 관통홀에 형성되어, 상기 제 2 전극(264)와 접촉할 수 있다. 상기 제 3 층간 절연막(270) 상에 비트라인(BL)이 형성되어, 상기 콘택 플러그(272)에 접촉할 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(270)의 콘택 플러그(272)를 통해 상기 제 2 전극(264)과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에 의한 실시예 5에 따른 상변화 메모리 소자의 형성방법이 설명된다. 도 43 내지 도 45는 본 발명의 기술적 사상에 의한 실시예 5에 따른 상변화 메모리 장치의 형성방법을 나타내는 것으로, 도 8의 I-I'에 따른 단면도들이다.
도 43을 참조하여, 반도체 기판(301)이 제공된다. 상기 반도체 기판(301)은 P형의 실리콘 기판 및/또는 상기 P형의 실리콘 기판 상의 절연막을 포함할 수 있다. 상기 반도체 기판(301) 내에 제 1 방향으로 연장된 워드 라인(WL)이 형성될 수 있다. 상기 워드 라인(WL)은, 예를 들면, 상기 반도체 기판에 불순물이 도핑되어 형성될 수 있다. 나아가, 상기 반도체 기판(301) 내에 상기 워드 라인(WL)에 연결된 선택 소자가 형성될 수 있다. 상기 선택 소자는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 반도체 기판(301) 상에 제 1 층간 절연막(310)이 형성된다. 상기 제 1 층간 절연막(310)은 실리콘 산화막일 수 있다. 상기 제 1 층간 절연막(310)에 관통홀(313)이 형성되고, 상기 관통홀(313)에 도전성 물질이 채워질 수 있다. 상기 도전성 물질에 대하여 평탄화 공정이 수행되어, 상기 제 1 층간 절연막(310) 내에 제 1 전극들(312)이 형성될 수 있다. 상기 제 1 전극들(212)은 상기 제 1 층간 절연막(310)의 상부면에서 노출될 수 있다.상기 평탄화 공정은 CMP 공정일 수 있다. 상기 제 1 층간 절연막(310)과 상기 제 1 전극들(312)의 형성 순서는 위와 다를 수 있다. 예를 들면, 상기 도전성 물질을 상기 반도체 기판(301) 상에 형성하고, 상기 도전성 물질을 패터닝하여 상기 제 1 전극들(312)을 형성하고, 상기 제 1 층간 절연막(310)을 형성하여 상기 제 1 전극들(312)을 덮도록 하고, 상기 제 1 층간 절연막(310)을 평탄화하여 상기 제 1 전극들(312)을 노출하는 공정 단계들이 수행될 수 있다. 상기 도전성 물질을 포함하는 상기 제 1 전극들(312)은 상변화 메모리 장치의 가열 전극으로 이용될 수 있다. 상기 도전성 물질은, 전술한 실시예 1의 물질을 포함할 수 있다.
상기 제 1 전극들(312)은 상기 선택 소자와 전기적으로 연결되도록 형성될 수 있다. 상기 제 1 전극들(312)은 상기 워드 라인(WL) 상에서 상기 제 1 방향으로 서로 이격되도록 형성될 수 있다. 도 43에서는 상기 제 1 전극들(312)이 도 17의 예가 도시되고 있지만, 이에 한정되지 않는다.
도 44를 참조하여, 실시예 1의 도 26 및 도 27을 참조하여 설명한 방법 유사하게, 제 2 층간 절연막(320)이 상기 제 1 층간 절연막(310) 및 상기 제 1 전극들(312) 상에 형성된다. 상기 제 2 층간 절연막(320)은 실리콘 산화막일 수 있다. 상기 제 2 층간 절연막(320)의 형성 전에, 제 1 식각 정지막(321)이 형성될 수 있다. 상기 제 2 층간 절연막(320) 상에 제 2 식각 정지막(322)이 추가적으로 형성될 수 있다. 상기 제 1 및 제 2 식각 정지막들(321, 322)은 인접한 다른 박막들과 식 각 선택비를 가지는 것일 수 있다. 상기 제 1 및 제 2 식각 정지막들은, 예를 들면 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
예비 관통홀들(323)가 상기 제 2 식각 정지막(322) 및 상기 제 2 층간 절연막(320)에 형성되어, 상기 제 1 식각 정지막(321)을 노출할 수 있다. 상기 예비 관통홀(323)는 상기 제 1 전극들(312)에 대응하는 위치에 형성될 수 있다. 상기 예비 트렌치(323)의 상부의 폭이 상기 예비 트렌치(323)의 하부의 폭보다 넓을 수 있다.
상기 예비 관통홀들(323)의 측벽에 제 2 상변화 보조막(334)이 형성될 수 있다. 상기 제 2 상변화 보조막(234)을 형성하는 것은, 상기 예비 관통홀들(323)의 측벽 및 상기 제 2 식각 정지막(322)의 상부면을 덮는 상변화 보조 물질막을 형성하는 것을 포함할 수 있다. 상기 상변화 물질막을 이방성 식각하여, 상기 예비 관통홀들(323)의 측벽에 스페이서형의 상기 제 1 상변화 보조막(332)을 형성할 수 있다. 상기 제 2 상변화 보조막(334)을 식각 마스크로 상기 제 1 식각 정지막(321)을 식각하여 상기 제 1 전극들(312)을 노출할 수 있다. 상기 제 2 상변화 보조막(334)의 형성 단계 및 상기 제 1 식각 정지막(321)의 식각 단계는 동시 또는 연속 공정에 의하여 수행될 수 있다.
전술한 방법으로, 관통홀들(326)이 상기 제 2 식각 정지막(322), 상기 제 2 층간 절연막(320) 및 상기 제 1 식각 정지막(321)에 형성되어, 상기 제 1 전극들(312)을 노출할 수 있다. 상기 관통홀들(326)은 상기 제 1 전극들(312)에 대응하는 위치에 형성될 수 있다. 상기 관통홀들(326)의 상부의 폭이 상기 관통홀(326)의 하부의 폭보다 넓을 수 있다. 상기 관통홀들(326)는 상기 제 1 전극들(312)을 노출 하는 바닥면(324) 및 상기 바닥면(324)에서 상부로 연장된 측면(325)을 포함할 수 있다. 상기 바닥면(324)과 상기 측면(325) 사이의 각도는 90도 이상일 수 있다.
도 44를 참조하는 설명과는 상기 예비 관통홀(323)의 형성은 생략될 수 있다. 이러한 경우, 상기 제 2 상변화 보조막(334)이 형성되지 않을 수 있다. 즉, 상기 제 2 식각 정지막(322), 상기 제 2 층간 절연막(320) 및 상기 제 1 식각 정지막(321)을 식각하여, 상기 제 1 전극(312)을 노출하는 상기 관통홀(326)이 형성될 수 있다.
도 45를 참조하여, 실시예 1의 도 28 내지 도 32와 유사한 공정이 수행될 수 있다. 도 28 내지 도 32를 참조하여 설명한 본 발명의 실시예 1와 실질적으로 동일한 구성 요소들 및 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
상변화 물질막(341)이 상기 관통홀들(326) 내와 상기 제 2 식각 정지막(322)의 상부면 상에 형성될 수 있다. 상기 상변화 물질막(341)은 상기 관통홀들(326)를 완전치 채우지 않도록 형성될 수 있다. 상기 상변화 물직막(341)은 상기 제 1 전극들(312)과 접촉하는 바닥부(343) 및 상기 바닥부의 양단으로부터 상부로 연장된 측벽부(345)를 포함할 수 있다. 상기 바닥부(343)는 상기 트렌치의 바닥면(324)에 형성되고, 상기 측벽부(345)는 상기 측면(325)에 형성된다. 내부공간이 상기 바닥부(343) 및 상기 측벽부(345)에 의하여 형성된다. 상기 내부공간은, 상기 관통홀들(326)과 상기 내부공간 사이에 상기 상변화 물질막(341)이 개재하도록 정의될 수 있다. 상기 상변화 물질막(341)은, 전술한 실시예 1의 물질을 포함할 수 있다.
제 1 상변화 보조막(332)이 상기 내부공간에 형성될 수 있다. 상기 제 1 상 변화 보조막(332)은 상기 내부공간을 부분적으로 채울 수 있다. 예를 들면, 상기 제 1 상변화 보조막(332)은 상기 상변화 물질막(341)의 내부표면 상에 컨포말하게 형성될 수 있다. 상기 제 1 상변화 보조막(332)은 상기 제 2 식각 정지막(322) 상의 상기 상변화 물질막(341)을 추가적으로 덮을 수 있다. 상기 제 1 및 제 2 상변화 보조막(332, 334)은 전술한 실시예 1의 물질을 포함할 수 있다.
도 29를 참조하여 설명 제 1 배리어막이 상기 상변화 물질막들(241, 242)과 상기 제 1 상변화 보조막(332) 사이에 제공될 수 있다.
갭필 절연막(350)이 상기 제 1 상변화 보조막(332) 상에 형성되어, 상기 내부공간을 완전히 채울 수 있다. 상기 갭필 절연막(350)은 도 29 및/또는 도 30를 참조하여 설명한 실시예 1의 방법과 같이 형성될 수 있다.
다음, 상기 갭필 절연막(350), 상기 제 1 상변화 보조막(332) 및 상기 상변화 물질막(341)에 평탄화 공정이 수행될 수 있다. 상기 제 2 식각 정지막(322)은 상기 평탄화 공정에서 식각 스토퍼로 기능할 수 있다. 상기 평탄화 공정에 의하여, 상기 제 2 식각 정지막(322), 상기 갭필 절연막(350), 상기 제 1 상변화 보조막(332), 상기 제 2 상변화 보조막(334), 및 상기 측벽부(345)의 상부면들은 평탄한 공면을 가질 수 있다. 이에 따라 상기 상변화 물질막(341)은 U자형의 단면을 가지는 실린더형일 수 있다.
상기 제 2 전극(364)이 상기 제 2 층간 절연막(320) 상에 형성된다. 상기 제 2 전극(364)이 상기 상변화 물질막(341)의 상기 측벽부(346)의 상부면에 접촉할 수 있다. 상기 상변화 물질막(341)과 상기 제 2 전극(346) 사이에, 제 2 배리어 막(362)이 추가적으로 형성될 수 있다. 상기 제 2 배리어막(362)은 상기 상변화 물질막(341)과 상기 제 2 전극(346) 사이의 상호 확산을 방지할 수 있다. 상기 제 2 전극(346) 및 상기 제 2 배리어막(362)은, 전술한 실시예 1의 물질을 포함할 수 있다.
상기 제 2 전극(364) 및 상기 제 2 배리어막(362)이 동시에 패터닝된다. 이에 따라, 상기 제 2 전극(364)와 상기 제 2 배리어막(362)은 정렬된 측면들을 가질 수 있다.
제 3 층간 절연막(370)이 상기 제 2 층간 절연막(320) 상에 형성될 수 있다. 상기 제 3 층간 절연막(370)은 상기 제 2 전극(364)를 덮을 수 있다. 콘택 플러그(372)가 상기 제 3 층간 절연막(370)의 관통홀에 형성되어, 상기 제 2 전극(364)와 접촉할 수 있다. 상기 제 3 층간 절연막(370) 상에 비트라인(BL)이 형성되어, 상기 콘택 플러그(372)에 접촉할 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(370)의 콘택 플러그(372)를 통해 상기 제 2 전극(364)과 전기적으로 연결될 수 있다.
도 10을 참조하여, 본 발명의 기술적 사상에 의한 실시예 6에 따른 상변화 메모리 소자의 형성방법이 설명된다.
도 44를 참조하여 설명된 관통홀들(326) 내에, 실시예 2의 도 33 내지 도 34와 유사한 공정이 수행될 수 있다. 도 33 내지 도 34를 참조하여 설명한 본 발명의 실시예 1와 실질적으로 동일한 구성 요소들 및 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
상변화 물질막(341)이 상기 관통홀들(326) 내와 상기 제 2 식각 정지막(322)의 상부면 상에 형성될 수 있다. 상기 상변화 물질막(341)은 상기 관통홀들(326)를 완전치 채우지 않도록 형성될 수 있다. 상기 상변화 물직막(341)은 상기 제 1 전극들(312)과 접촉하는 바닥부(343) 및 상기 바닥부의 양단으로부터 상부로 연장된 측벽부(345)를 포함할 수 있다. 상기 바닥부(343)는 상기 트렌치의 바닥면(324)에 형성되고, 상기 측벽부(345)는 상기 측면(325)에 형성된다. 내부공간이 상기 바닥부(343) 및 상기 측벽부(346)에 의하여 형성된다. 상기 내부공간은, 상기 관통홀들(326)과 상기 내부공간 사이에 상기 상변화 물질막(341)이 개재하도록 정의될 수 있다. 상기 상변화 물질막(341)은, 전술한 실시예 1의 물질을 포함할 수 있다.
제 1 상변화 보조막(335)이 상기 내부공간을 완전히 채우도록 형성될 수 있다. 상기 제 1 상변화 보조막(335)은 상기 제 2 식각 정지막(322) 상의 상기 상변화 물질막(341)을 추가적으로 덮을 수 있다. 상기 제 1 및 제 2 상변화 보조막(335, 334)은 전술한 실시예 1의 물질을 포함할 수 있다. 도 29를 참조하여 설명 제 1 배리어막이 상기 상변화 물질막들(341)과 상기 제 1 상변화 보조막(335) 사이에 제공될 수 있다.
다음, 상기 제 1 상변화 보조막(335) 및 상기 상변화 물질막(341)에 평탄화 공정이 수행될 수 있다. 상기 제 2 식각 정지막(322)은 상기 평탄화 공정에서 식각 스토퍼로 기능할 수 있다. 상기 평탄화 공정에 의하여, 상기 제 2 식각 정지막(322), 상기 제 1 상변화 보조막(335), 상기 제 2 상변화 보조막(334), 및 상기 측벽부(345)의 상부면들은 평탄한 공면을 가질 수 있다. 이에 따라 상기 상변화 물 질막(341)은 U자형의 단면을 가지는 실린더형일 수 있다. 상기 제 1 상변화 보조막(335)의 단면은 사각형(예를 들면, 사다리꼴)일 수 있다.
상기 제 2 전극(364)이 상기 제 2 층간 절연막(320) 상에 형성된다. 상기 제 2 전극(364)이 상기 상변화 물질막(341)의 상기 측벽부(346)의 상부면에 접촉할 수 있다. 상기 상변화 물질막(341)과 상기 제 2 전극(364) 사이에, 제 2 배리어막(362)이 추가적으로 형성될 수 있다. 상기 제 2 배리어막(362)은 상기 상변화 물질막(341)과 상기 제 2 전극(364) 사이의 상호 확산을 방지할 수 있다. 상기 제 2 전극(346) 및 상기 제 2 배리어막(362)은, 전술한 실시예 1의 물질을 포함할 수 있다.
상기 제 2 전극(364) 및 상기 제 2배리어막(362)이 동시에 패터닝된다. 이에 따라, 상기 제 2 전극(364)와 상기 제 2 배리어막(362)은 정렬된 측면들을 가질 수 있다.
제 3 층간 절연막(370)이 상기 제 2 층간 절연막(320) 상에 형성될 수 있다. 상기 제 3 층간 절연막(370)은 상기 제 2 전극(364)를 덮을 수 있다. 콘택 플러그(372)가 상기 제 3 층간 절연막(370)의 관통홀에 형성되어, 상기 제 2 전극(364)와 접촉할 수 있다. 상기 제 3 층간 절연막(370) 상에 비트라인(BL)이 형성되어, 상기 콘택 플러그(372)에 접촉할 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(370)의 콘택 플러그(372)를 통해 상기 제 2 전극(364)과 전기적으로 연결될 수 있다.
도 11을 참조하여, 본 발명의 기술적 사상에 의한 실시예 7에 따른 상변화 메모리 소자의 형성방법이 설명된다.
도 44를 참조하여 설명된 관통홀들(326) 내에, 실시예 2의 도 35 내지 도 36와 유사한 공정이 수행될 수 있다. 도 35내지 도 36을 참조하여 설명한 본 발명의 실시예 1와 실질적으로 동일한 구성 요소들 및 중복되는 기술적 특징에 대한 상세한 설명은 생략하기로 한다.
상변화 물질막(342)이 상기 관통홀들(326) 내와 상기 제 2 식각 정지막(322)의 상부면 상에 형성될 수 있다. 상기 상변화 물질막(342)은 상기 관통홀들(326)를 완전치 채우도록 형성될 수 있다. 상기 상변화 물질막(342)에 평탄화 공정이 수행될 수 있다. 상기 제 2 식각 정지막(322)은 상기 평탄화 공정에서 식각 스토퍼로 기능할 수 있다. 상기 평탄화 공정에 의하여, 상기 제 2 식각 정지막(322), 상기 제 2 상변화 보조막(334), 및 상기 상변화 물질막(342)의 상부면들은 평탄한 공면을 가질 수 있다. 이에 따라 상기 상변화 물질막(342)은 사각형(예를 들면, 사다리꼴)의 단면을 가지는 원통형일 수 있다.
상기 상변화 물질막(342) 상에, 제 1 상변화 보조막(336) 및 상기 제 2 전극(364)이 차례로 적층될 수 있다. 상기 상변화 물질막(342)과 상기 제 2 전극(364) 사이에, 제 2 배리어막(362)이 추가적으로 형성될 수 있다. 상기 제 2 배리어막(362)은 상기 상변화 물질막(342)과 상기 제 2 전극(364) 사이의 상호 확산을 방지할 수 있다. 상기 제 2 전극(346) 및 상기 제 2 배리어막(362)은, 전술한 실시예 1의 물질을 포함할 수 있다. 상기 제 2 전극(364) 및 상기 제 1 상변화 보조막(336)은 동시에 패터닝된다. 이에 따라, 상기 제 2 전극(364)과 상기 제 1 상 변화 보조막(336)은 정렬된 측면들을 가질 수 있다.
제 3 층간 절연막(370)이 상기 제 2 층간 절연막(320) 상에 형성될 수 있다. 상기 제 3 층간 절연막(370)은 상기 제 2 전극(364)를 덮을 수 있다. 콘택 플러그(372)가 상기 제 3 층간 절연막(370)의 관통홀에 형성되어, 상기 제 2 전극(364)와 접촉할 수 있다. 상기 제 3 층간 절연막(370) 상에 비트라인(BL)이 형성되어, 상기 콘택 플러그(372)에 접촉할 수 있다. 상기 비트라인(BL)은 제 3 층간 절연막(370)의 콘택 플러그(372)를 통해 상기 제 2 전극(364)과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에 의한 실시예 8에 따른 상변화 메모리 소자의 형성방법이 설명된다.
도 13을 참조하여, 반도체 기판(401)이 제공된다. 상기 반도체 기판(401)은 P형의 실리콘 기판 및/또는 상기 P형의 실리콘 기판 상의 절연막을 포함할 수 있다. 상기 반도체 기판(401) 내에 제 1 방향으로 연장된 워드 라인(WL)이 형성될 수 있다. 상기 워드 라인(WL)은, 예를 들면, 상기 반도체 기판에 불순물이 도핑되어 형성될 수 있다. 나아가, 상기 반도체 기판(401) 내에 상기 워드 라인(WL)에 연결된 선택 소자가 형성될 수 있다. 상기 선택 소자는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 반도체 기판(401) 상에 제 1 층간 절연막(410)이 형성된다. 상기 제 1 층간 절연막(410)은 실리콘 산화막일 수 있다. 상기 제 1 층간 절연막(410) 상에 식각 정지막(421)가 추가로 형성될 수 있다. 도 43에서 설명된 방법과 같이 상기 제 1 층간 절연막(410) 내에 제 1 전극들(412)이 형성될 수 있다.
상기 제 1 전극들(412)은 상기 선택 소자와 전기적으로 연결되도록 형성될 수 있다. 상기 제 1 전극들(412)은 상기 워드 라인(WL) 상에서 상기 제 1 방향으로 서로 이격되도록 형성될 수 있다. 도 13에서는 상기 제 1 전극들(412)이 도 17의 예가 도시되고 있지만, 이에 한정되지 않는다.
상변화 물질막(440)이 상기 제 1 전극들(412) 상에 형성될 수 있다. 상기 상변화 물질막(440)은 상기 식각 정지막(421) 상에 제공될 수 있다. 상기 상변화 물질막(440)은, 전술한 실시예 1의 물질과 동일할 수 있다.
제 1 상변화 보조막(432)이 상기 상변화 물질막(440) 상에 형성될 수 있다. 상기 제 1 상변화 보조막(432) 상에 제 2 전극들(464)이 형성될 수 있다. 상기 상변화 물질막(440)과 상기 제 2 전극들(464) 사이 제 2 배리어막(462)이 추가적으로 형성될 수 있다. 상기 제 2 전극들(464) 및 상기 제 2 배리어막(462)은 전술한 실시예 1의 물질을 포함할 수 있다. 상기 상변화 물질막(440), 상기 제 1 상변화 보조막(432) 및 상기 제 2 전극들(464)이 하나의 마스크에 의한 식각 공정에 의하여 패터닝될 수 있다. 상기 상변화 물질막(440), 상기 제 1 상변화 보조막(432) 및 상기 제 2 전극들(464)의 측면들은 공면을 이룰 수 있다. 상기 제 2 전극들(464)은 상기 제 1 전극들(412)에 대응되는 위치에 형성될 수 있다.
제 2 상변화 보조막(434)이 상기 상변화 물질막(440), 상기 제 1 상변화 보조막(432) 및 상기 제 2 전극(464)의 측면들을 덮도록 형성될 수 있다. 상기 제 2 상변화 보조막(434)을 형성하는 것은 상기 상변화 물질막(440), 상기 제 1 상변화 보조막(432) 및 상기 제 2 전극(464)을 덮는 상변화 보조 물질막을 형성하고 이방성 식각하는 것을 포함할 수 있다. 상기 제 1 및 제 2 상변화 보조막은 전술한 실시예 1의 물질을 포함할 수 있다.
제 2 층간 절연막(470)이 상기 제 1 층간 절연막(410) 상에 형성될 수 있다. 상기 제 2 층간 절연막(470)은 상기 제 2 전극(464)를 덮을 수 있다. 콘택 플러그(472)가 상기 제 2 층간 절연막(470)의 관통홀에 형성되어, 상기 제 2 전극들(464)과 접촉할 수 있다. 상기 제 2 층간 절연막(470) 상에 비트라인(BL)이 형성되어, 상기 콘택 플러그(472)에 접촉할 수 있다. 상기 비트라인(BL)은 제 2 층간 절연막(470)의 콘택 플러그(472)를 통해 상기 제 2 전극들(464)과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에 의한 실시예 9에 따른 상변화 메모리 소자의 형성방법이 설명된다.
도 15를 참조하여, 반도체 기판(401)이 제공된다. 상기 반도체 기판(401)은 P형의 실리콘 기판 및/또는 상기 P형의 실리콘 기판 상의 절연막을 포함할 수 있다. 상기 반도체 기판(401) 내에 제 1 방향으로 연장된 워드 라인(WL)이 형성될 수 있다. 상기 워드 라인(WL)은, 예를 들면, 상기 반도체 기판에 불순물이 도핑되어 형성될 수 있다. 나아가, 상기 반도체 기판(401) 내에 상기 워드 라인(WL)에 연결된 선택 소자가 형성될 수 있다. 상기 선택 소자는 다이오드(diode), 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터일 수 있다.
상기 반도체 기판(401) 상에 상변화 구조물들(420)이 형성될 수 있다. 상기 상변화 구조물들(420)은 제 1 전극(412), 상변화 물질막(440), 상변화 보조막(432) 및 제 2 전극(464)을 순차적으로 적층하고, 이들을 동시에 패터닝하는 것을 포함할 수 있다. 상기 상변화 물질막과 상기 제 2 전극(464) 사이의 물질 확산을 방지하기 위한 배리어막(462)이 추가적으로 형성될 수 있다. 상기 제 1 전극(412), 상기 제 2 전극(464), 상기 상변화 물질막(440) 및 상기 배리어막(462)은 전술한 실시예 1의 물질을 포함할 수 있다.
상기 상변화 구조물들(420)은 제 1 전극(412), 상변화 물질막(440), 상변화 보조막(432) 및 제 2 전극(464)의 측벽들은 공면을 가질 수 있다. 상기 상변화 구조물들(420)은 상기 워드 라인(WL) 상에서 상기 제 1 방향으로 서로 이격되도록 형성될 수 있다. 상기 상변화 구조물들(420)은 기둥형일 수 있다. 상기 제 1 전극(412)은 상기 가열 전극으로 이용될 수 있다. 상기 제 1 전극(412)은 상기 선택 소자와 전기적으로 연결되도록 상기 선택 소자에 대응되는 위치에 형성될 수 있다.
제 1 층간 절연막(410)이 상기 상변화 구조물들(420)을 덮도록 형성되고, 상기 제 2 전극을 노출할 때까지 평탄화 공정이 수행될 수 있다.
제 2 층간 절연막(470)이 상기 제 1 층간 절연막(410) 상에 형성될 수 있다. 상기 제 2 층간 절연막(470)은 상기 제 2 전극(464)를 덮을 수 있다. 콘택 플러그(472)가 상기 제 2 층간 절연막(470)의 관통홀에 형성되어, 상기 제 2 전극(464)와 접촉할 수 있다. 상기 제 2 층간 절연막(470) 상에 비트라인(BL)이 형성되어, 상기 콘택 플러그(472)에 접촉할 수 있다. 상기 비트라인(BL)은 제 2 층간 절연막(470)의 콘택 플러그(472)를 통해 상기 제 2 전극(464)과 전기적으로 연결될 수 있다.
도 46을 참조하여, 본 발명의 기술적 사상에 의한 실시예들에 따른 상변화 메모리 장치들을 포함하는 메모리 카드 시스템(1100)의 일 예가 설명된다. 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드 시스템(1100)은 본 발명의 실시예들에 따른 상변화 메모리 장치(1110)를 구비한다. 상기 메모리 카드(1100)는 호스트(Host)와 상변화 메모리 장치(1110) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
SRAM(1121)은 프로세싱 유닛(1122)의 동작 메모리로써 사용된다. 호스트 인터페이스(1123)는 상기 메모리 카드 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1124)은 상기 상변화 메모리 장치(1110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1125)는 상기 상변화 메모리 장치(1110)와 인터페이싱 한다. 프로세싱 유닛(1122)은 메모리 컨트롤러(1120)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 상기 메모리 카드 시스템(1100)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 메모리 카드 시스템(1100)은 멀티 미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장장치일 수 있다.
도 47은 본 발명의 기술적 사상에 의한 실시예들에 따른 상변화 메모리 장 치(1211) 및 메모리 콘트롤러(1212)를 포함하는 메모리 장치(1210)를 장착하는 정보 처리 시스템(1200)을 간략히 보여주는 블록도이다. 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 상기 메모리 장치(1210)가 장착된다. 본 발명에 따른 정보 처리 시스템(1200)은 상기 메모리 장치(1210)와 각각 시스템 버스(1260)에 전기적으로 연결된 모뎀(1220), 중앙처리장치(1230), 램(1240), 유저 인터페이스(1250)를 포함한다. 상기 상변화 메모리 장치(1210)는 앞서 언급된 것과 실질적으로 동일하게 구성될 것이다. 상기 메모리 장치(1210)에는 중앙처리장치(1230)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상기 메모리 장치(1210)가 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 상기 정보 처리 시스템(1200)은 대용량의 데이터를 상기 메모리 장치(1210)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 상기 메모리 장치(1210)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 상기 정보 처리 시스템(1200)에 제공할 것이다. 도시되지 않았지만, 상기 정보 처리 시스템(1200)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 정보 처리 시스템(1200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
또한, 본 발명의 기술적 사상에 의한 실시예들에 따른 상변화 메모리 장치 또는 메모리 카드 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 상변화 메모리 장치 또는 메모리 카드 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1은 본 발명의 실시예들에 따른 상변화 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 2는 본 발명의 실시예 1 내지 3에 따른 상변화 메모리 장치들의 레이아웃의 개략도이다.
도 3a는 본 발명의 실시예 1의 일 예에 따른 상변화 메모리 장치에 관한 것으로, 도 2의 I-I'에 따른 단면도이다.
도 3b는 본 발명의 실시예 1의 다른 예에 따른 상변화 메모리 장치에 관한 것으로, 도 2의 I-I'에 따른 단면도이다.
도 3c는 본 발명의 실시예 1의 또 다른 예에 따른 상변화 메모리 장치에 관한 것으로, 도 2의 I-I'에 따른 단면도이다.
도 4는 본 발명의 실시예 2에 따른 상변화 메모리 장치에 관한 것으로, 도 2의 I-I'에 따른 단면도이다.
도 5는 본 발명의 실시예 3에 따른 상변화 메모리 장치에 관한 것으로, 도 2의 I-I'에 따른 단면도이다.
도 6은 본 발명의 실시예 4에 따른 상변화 메모리 장치의 레이아웃의 개략도이다.
도 7은 본 발명의 실시예 4에 따른 상변화 메모리 장치에 관한 것으로, 도 6의 I-I'에 따른 단면도이다.
도 8은 본 발명의 실시예 5 내지 7에 따른 상변화 메모리 장치의 레이아웃의 개략도이다.
도 9는 본 발명의 실시예 5에 따른 상변화 메모리 장치에 관한 것으로, 도 8의 I-I'에 따른 단면도이다.
도 10은 본 발명의 실시예 6에 따른 상변화 메모리 장치에 관한 것으로, 도 8의 I-I'에 따른 단면도이다.
도 11은 본 발명의 실시예 7에 따른 상변화 메모리 장치에 관한 것으로, 도 8의 I-I'에 따른 단면도이다.
도 12는 본 발명의 실시예 8에 따른 상변화 메모리 장치의 레이아웃의 개략도이다.
도 13은 본 발명의 실시예 8에 따른 상변화 메모리 장치에 관한 것으로, 도 12의 I-I'에 따른 단면도이다.
도 14는 본 발명의 실시예 9에 따른 상변화 메모리 장치의 레이아웃의 개략도이다.
도 15는 본 발명의 실시예 9에 따른 상변화 메모리 장치에 관한 것으로, 도 14의 I-I'에 따른 단면도이다.
도 16 내지 도 19는 본 발명의 실시예들에 따른 상변화 메모리 장치의 제 1 전극의 예들을 도시한다.
도 20은 본 발명의 실시예들에서 상변화 보조막으로 Ge을 사용한 경우의 성변화 메모리 장치의 내구성(endurance) 테스트 결과를 나타내는 그래프이다.
도 21a 및 도 21b는 각각 상기 상변화 보조막을 사용하지 않은 경우와, 본 발명의 실시예들에서의 상변화 보조막으로 Ge을 사용한 경우의 상변화 메모리 장치의 데이터 보유 특성(retention) 테스트 결과를 나타내는 그래프이다.
도 22는 본 발명의 실시예들에서 상변화 보조막으로 Ge1Te1-x을 사용한 경우의 상변화 메모리 장치의 내구성(endurance) 테스트 결과를 나타내는 그래프이다.
도 23a 및 도 23b는 본 발명의 실시예들에서 상변화 보조막으로 Ge1Te1-x를 사용한 경우의 상변화 메모리 장치의 데이터 보유 특성(retention) 테스트 결과를 나타내는 그래프이다.
도 24는 본 발명의 실시예들에 따른 상변화 메모리 장치의 테스트 결과이다.
도 25 내지 도 32는 본 발명의 실시예 1에 따른 상변화 메모리 장치의 형성방법을 나타내는 것으로, 도 2의 I-I'에 따른 단면도들이다.
도 33 및 도 34는 본 발명의 실시예 2에 따른 상변화 메모리 장치의 형성방법을 나타내는 것으로, 도 2의 I-I'에 따른 단면도들이다.
도 35 및 도 36은 본 발명의 실시예 3에 따른 상변화 메모리 장치의 형성방법을 나타내는 것으로, 도 2의 I-I'에 따른 단면도들이다.
도 37 내지 도 42는 본 발명의 실시예 4에 따른 상변화 메모리 장치의 형성방법을 나타내는 것으로, 도 6의 I-I'에 따른 단면도들이다.
도 43 내지 도 45는 본 발명의 실시예 5에 따른 상변화 메모리 장치의 형성방법을 나타내는 것으로, 도 8의 I-I'에 따른 단면도들이다.
도 46은 본 발명의 실시예들에 따른 상변화 메모리 장치들을 포함하는 메모 리 카드 시스템을 개략적으로 도시한다.
도 47은 본 발명의 실시예들에 따른 상변화 메모리 장치들을 포함하는 전자장치를 개략적으로 도시한다.
Claims (24)
- 제 1 전극;상기 제 1 전극과 이격된 제 2 전극;상기 제 1 전극과 상기 제 2 전극 사이의 상변화 물질막; 및상기 상변화 물질막의 적어도 일부를 덮고 상기 제 1 전극과 이격되고, 상기 상변화 물질막을 구성하는 성분들 중 적어도 하나를 포함하는 상변화 보조막을 포함하는 상변화 메모리 장치.
- 청구항 1에 있어서,상기 상변화 물질막은 상기 제 1 전극과 접촉하는 바닥부 및 상기 바닥부로부터 상기 제 2 전극으로 연장된 측벽부를 포함하는 상변화 메모리 장치.
- 청구항 2에 있어서,상기 상변화 물질막은 상기 바닥부 및 상기 측벽부가 형성하는 U자형 단면을 가지는 상변화 메모리 장치.
- 청구항 3에 있어서,상기 상변화 보조막은, 상기 바닥부 및 상기 측벽부가 형성하는 내부공간에 노출된 상기 상변화 물질막의 내부 표면을 덮고 상기 상변화 물질막의 상부면을 노 출하는 제 1 상변화 보조막을 포함하는 상변화 메모리 장치.
- 청구항 4에 있어서,상기 제 1 상변화 보조막은 상기 내부 공간을 부분적으로 채우고,상기 제 1 상변화 보조막 상에 상기 내부 공간을 채우는 절연막을 더 포함하는 상변화 메모리 장치.
- 청구항 4에 있어서,상기 상변화 보조막은, 상기 바닥부 및 상기 측벽부가 형성하는 내부공간에 노출된 상기 상변화 물질막의 내부 표면에 대향하는 상기 측벽부의 외부 표면을 덮고 상기 제 1 전극과 이격되는 제 2 상변화 보조막을 더 포함하는 상변화 메모리 장치.
- 청구항 2에 있어서,상기 상변화 물질막은 상기 바닥부와 상기 측벽부가 형성하는 L자형 단면을 가지는 상변화 메모리 장치.
- 청구항 7에 있어서,상기 상변화 보조막은, 상기 바닥부의 상부면 및 상기 바닥부의 상부면으로부터 연장하는 상기 측벽부의 내부 표면를 덮는 제 1 상변화 보조막을 포함하는 상 변화 메모리 장치.
- 청구항 8에 있어서,상기 제 1 상변화 보조막의 하부는 상기 바닥부 타단의 측면과 공면을 갖고, 상기 상변화 보조막의 상부는 상기 측벽부의 상부면과 공면을 가지는 상변화 메모리 장치.
- 청구항 8에 있어서,상기 상변화 보조막은, 상기 측벽부의 내부 표면에 대향하는 상기 측벽부의 외부 표면을 덮고 상기 제 1 전극과 이격되는 제 2 상변화 보조막을 더 포함하는 상변화 메모리 장치.
- 청구항 7에 있어서,상기 바닥부는 서로 분리된 제 1 바닥부와 제 2 바닥부를 포함하고, 상기 측벽부는 서로 분리된 제 1 측벽부와 제 2 측벽부를 포함하고,상기 상변화 물질막은, 상기 제 1 바닥부와 상기 제 1 측벽부가 구성하는 제 1 L자형 상변화 물질막, 및 상기 제 2 바닥부와 상기 제 2 측벽부가 구성하는 제 2 L자형 상변화 물질막을 포함하되, 상기 제 1 L자형 상변화 물질막과 상기 제 2 L자형 상변화 물질막은 서로 대칭적으로 마주보는 상변화 메모리 장치.
- 청구항 1에 있어서,상기 상변화 보조막은 상기 상변화 물질막과 상기 제 2 전극 사이에 제공되는 제 1 상변화 보조막을 포함하는 상변화 메모리 장치.
- 청구항 12에 있어서,상기 상변화 물질막의 상부는 상기 상변화 물질막의 하부보다 넓은 폭을 갖고, 상기 제 1 상변화보조막은 상기 상변화 물질막의 상부보다 넓은 폭을 갖는 상변화 메모리 장치.
- 청구항 12에 있어서,상기 상변화 물질막, 상기 제 1 상변화 보조막 및 상기 제 2 전극의 측벽들은 공면을 이루도록 정열된 상변화 메모리 장치.
- 청구항 14에 있어서,상기 상변화 물질막, 상기 제 1 상변화 보조막, 상기 제 1 전극 및 상기 제 2 전극의 측벽들은 공면을 이루도록 정열된 상변화 메모리 장치.
- 청구항 12에 있어서,상기 상변화 보조막은, 상기 상변화 물질막의 측벽을 덮고 상기 제 1 전극과 이격되고, 상기 상변화 물질막을 구성하는 성분들 중 적어도 하나를 포함하는 제 2 상변화 보조막을 더 포함하는 상변화 메모리 장치.
- 청구항 1에 있어서,상기 상변화 물질막은 칼코게아니드 물질을 포함하는 상변화 메모리 장치.
- 청구항 17에 있어서,상기 상변화 보조막은 화학식 DaMbGe(0≤a≤0.7, 0≤b≤0.2)를 갖는 화합물을 포함하고,상기 화학식에서 상기 D는 C, N 및 O 중 적어도 하나를 포함하고, 상기 M은 전이금속, 희토류금속, Al, Ga, In 중 적어도 하나를 포함하는 상변화 메모리 장치.
- 청구항 17에 있어서,상기 상변화 보조막은 화학식 DaMb[GxTy](0≤a/(a+b+c)≤0.2, 0≤b/(a+b+c)≤0.1, 0.3≤x/(x+y)≤0.7)를 갖는 화합물을 포함하고,상기 화학식에서 상기 D는 C, N 및 O 중 적어도 하나를 포함하고, 상기 M은 전이금속, 희토류금속, Al, Ga, In 중 적어도 하나를 포함하고, 상기 G는 Ge를 포함하고, 상기 T는 Te를 포함하는 상변화 메모리 장치.
- 청구항 19에 있어서,상기 Gx는 Gex1G'x2(0.8≤x1/(x1+x2)≤1)이고, 상기 G'은 3A족 원소 내지 5A족 원소인 상변화 메모리 장치.
- 청구항 20에 있어서,상기 G'은 Al, Ga, In, Si, Sn, As, Sb 또는 Bi인 상변화 메모리 장치.
- 청구항 19에 있어서,상기 Ty는 Tey1Sey2(0.8≤y1/(y1+y2)≤1)인 상변화 메모리 장치.
- 청구항 1에 있어서,상기 상변화 물질막은 Ge, Te 및 Se을 포함하고, 상기 상변화 보조막은 Ge를 포함하는 상변화 메모리 장치.
- 청구항 1에 있어서,상기 상변화 물질막과 상기 상변화 보조막 사이의 배리어막을 더 포함하는 상변화 메모리 장치.
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