TWI559452B - 電阻式記憶體 - Google Patents

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Description

電阻式記憶體
本發明係關於一種電阻式記憶體；特別是關於一種含有不同介電係數材質的電阻式記憶體。
記憶體(Memory)廣泛的使用在各種電子產品上，在各種記憶體元件中，電阻式記憶體(RRAM)具有操作電壓低、讀寫速度快及可微縮性高等優點，有機會取代傳統的快閃記憶體(Flash Memory)以及動態隨機存取記憶體(DRAM)，成為下個世代的記憶體元件主流。
請參閱第1圖所示，其係習知電阻式記憶體之側面剖視圖，其中，習知電阻式記憶體9具有一下電極91、一第一介質體92、一第二介質層93及一上電極94，該下電極91用於疊設該第一介質體92，該第一介質體92設有一通孔921，該第二介質層93疊設於該通孔921內的下電極91及第一介質體92的表面，且該第二介質層93形成一槽部931，該上電極94由該槽部931內延伸至該槽部931外，並形成一溝部941；其中，該第一介質體92的介電係數(如：K值=3.9)通常遠小於該第二介質層93的介電係數(如：K值=25)，當該下電極91與上電極94之間外加一電源，即可切換該第二介質層93為低阻態(LRS)或高阻態(HRS)，其一實施例可參酌「”Characteristics and Mechanisms of Silicon-Oxide-Based Resistance Random Access Memory”IEEE ELECTRON DEVICE LETTERS,VOL.34,NO.3,MARCH 2013」。
由於該第一介質體92的介電係數小於該第二介質層93的介電係數，該通孔921尺寸(via size)縮小通常會增加習知電阻式記憶體9 形成電壓(Forming voltage)的平均值，惟如第2圖所示，當該通孔921之尺寸由1微米(μm)放大至4微米時，其形成電壓的平均值仍維持在14至16伏特(V)之間。是以，習知電阻式記憶體9之形成電壓並無法藉由通孔尺寸而降低，如記憶體的形成電壓過大，會進一步造成記憶體元件在集成電路中操作上的問題(如：耗電量大等)。
有鑑於此，有必要改善上述先前技術的缺點，以符合實際需求，提升其實用性。
本發明係提供一種電阻式記憶體，可降低記憶體的形成電壓。
本發明揭示一種電阻式記憶體，可包含：一第一電極層；一阻隔體，疊設於該第一電極層，該阻隔體設有一通孔，用以露出該第一電極層；一側壁層，環設於該阻隔體之通孔的內側壁，該側壁層連接該第一電極層，該側壁層含有一第一介質；一含氧變阻層，覆蓋該第一電極層、該阻隔體及該側壁層，該含氧變阻層含有一第二介質，該第二介質的介電係數低於該第一介質的介電係數；及一第二電極層，疊設於該含氧變阻層。
所述側壁層的第一介質可為二氧化鉿、四氮化三矽或二氧化矽。
所述第一電極層可具有一設置面，該阻隔體可具有一第一表面及一第二表面，該第二表面與該第一表面為相對二表面，該第一表面結合於該第一電極層之設置面，該通孔貫穿該第一表面及該第二表面，使該第一電極層之設置面裸露於該通孔中。
所述含氧變阻層可自該阻隔體之通孔中露出的設置面經由該側壁層延伸至該阻隔體之第二表面。
所述含氧變阻層的第二介質可為二氧化鉿與二氧化矽的組 成物。
所述二氧化鉿佔該組成物之莫爾百分比值可為1~10%。
所述阻隔體含有一第三介質，該第三介質的介電係數可小於該第二介質的介電係數。
所述阻隔體的第三介質可為二氧化矽。
所述含氧變阻層可形成一槽部，該槽部位於該阻隔體的通孔內。
所述第二電極層可由該槽部內延伸至該槽部外。
所述第二電極層可形成一溝部，該溝部位於該含氧變阻層的槽部內。
上揭電阻式記憶體，藉由該側壁層中第一介質的介電係數高於該含氧變阻層中第二介質的介電係數，電場可集中於具有較低介電係數的含氧變阻層，電阻式記憶體元件所需之崩潰電壓並不會改變，可以達成「降低記憶體元件的形成電壓」功效。另，本發明電阻式記憶體實施例的體積縮小時，該形成電壓並不會隨著通孔尺寸微縮而升高，可以達成「維持形成電壓的穩定性」功效，本發明可以改善習知電阻式記憶體「形成電壓隨通孔尺寸縮小而不斷上升」及「集成電路耗電量大」等問題，有利於提升產品利用性。
〔習知〕
9‧‧‧習知電阻式記憶體
91‧‧‧下電極
92‧‧‧第一介質體
921‧‧‧通孔
93‧‧‧第二介質層
931‧‧‧槽部
94‧‧‧上電極
941‧‧‧溝部
〔本發明〕
1‧‧‧第一電極層
11‧‧‧設置面
2‧‧‧阻隔體
21‧‧‧通孔
2a‧‧‧第一表面
2b‧‧‧第二表面
3‧‧‧側壁層
4‧‧‧含氧變阻層
41‧‧‧槽部
5‧‧‧第二電極層
51‧‧‧溝部
第1圖：係習知電阻式記憶體之側面剖視圖。
第2圖：係習知電阻式記憶體之形成電壓與通孔尺寸的關係圖。
第3圖：係本發明電阻式記憶體實施例之側面剖視圖。
第4圖：係本發明電阻式記憶體實施例之形成電壓與通孔尺寸的關係圖。
為讓本發明之上述及其他目的、特徵及優點能更明顯易懂，下文特舉本發明之較佳實施例，並配合所附圖式，作詳細說明如下：
請參閱第3圖所示，其係本發明電阻式記憶體實施例的側面剖視圖。其中，該電阻式記憶體第一實施例可包含一第一電極層1、一阻隔體2、一側壁層3、一含氧變阻層4及一第二電極層5，該阻隔體2可疊設於該第一電極層1，該阻隔體2可設有一通孔21，用以露出該第一電極層1；該側壁層3可環設於該阻隔體2之通孔21的內側壁，該側壁層3連接該第一電極層1，該側壁層3可含有一第一介質；該含氧變阻層4可覆蓋該第一電極層1、該阻隔體2及該側壁層3，該含氧變阻層4可含有一第二介質，該第二介質的介電係數低於該第一介質的介電係數；該第二電極層5可疊設於該含氧變阻層4。以下舉例說明本發明電阻式記憶體實施例的實施方式，惟不以此為限。
舉例而言，該第一電極層1可由導電材料構成，如：氮化鈦(TiN)或鉑(Pt)等，該第一電極層1具有一設置面11，用以設置該阻隔體2、側壁層3、含氧變阻層4及第二電極層5；另，該阻隔體2可具有一第一表面2a及一第二表面2b，該第二表面2b與第一表面2a為相對二表面，該第一表面2a可結合於該第一電極層1之設置面11，利用蝕刻技術可形成貫穿該第一表面2a及第二表面2b之通孔21，使該第一電極層1之設置面11可裸露於該通孔21中，該阻隔體2可含有一第三介質，該第三介質的介電係數小於該第二介質的介電係數，該第三介質可為二氧化矽(SiO2，介電係數為3.9)，惟不以此為限。
另，該側壁層3可環設於該阻隔體2之通孔21的內側壁，如：利用非等向性蝕刻技術，使該阻隔體2之通孔21的內側壁殘留高介電係數的材料等，該側壁層3之一端連接該第一電極層1之設置面11，該側 壁層3的第一介質可為介電係數(k值)大於或等於3.9之材料，如：二氧化鉿(HfO2，k值為25)、四氮化三矽(Si3N4，k值為7)或二氧化矽(SiO2，k值為3.9)等，惟不以此為限。
又，該含氧變阻層4的第二介質可為二氧化鉿(HfO2)與二氧化矽的組成物，二氧化鉿佔該組成物之莫爾百分比值可為1~10%，該組成物的介電係數可介於4.0至5.9之間，該第二介質的介電係數低於該第一介質的介電係數，以利電場集中於該含氧變阻層4，該含氧變阻層4可自該阻隔體2之通孔21中裸露的第一電極層1之設置面11經由該側壁層3延伸至該阻隔體2的第二表面2b，該含氧變阻層4可向下凹入而形成一槽部41(如：利用蝕刻技術等)，該槽部41可位於該阻隔體2的通孔21內。
另，該第二電極層5可由導電材料構成，如：銦錫氧化物(ITO)或鉑(Pt)等，該第二電極層5可由該含氧變阻層4之槽部41內延伸至該槽部41外，該第二電極層5可向下凹入而形成一溝部51，該溝部51位於該含氧變阻層4的槽部41內；又，上述通孔21、槽部41、溝部51的形狀可依實際需求而調整，在此並不設限。
請參閱第4圖所示，其係本發明電阻式記憶體實施例之形成電壓與通孔尺寸的關係圖。其中，該通孔21之尺寸介於1至4微米(μm)之間，其形成電壓的平均值均可降低為1.0至1.4伏特(V)之間，相較於習知電阻式記憶體之形成電壓(如第2圖所示，約介於14至16伏特)，本發明電阻式記憶體實施例可大幅降低形成電壓，可防止記憶體的形成電壓過大，避免造成記憶體元件在集成電路中操作上的問題(如：耗電量大等)。
此外，本發明電阻式記憶體實施例使用時，可於該第一電極層1及第二電極層5施加一外在電場，以驅動該含氧變阻層4中的氧離子產生氧化還原反應，用以主導該含氧變阻層4的電阻值切換成高阻態(HRS)或低阻態(LRS)。
藉此，在本發明電阻式記憶體實施例中，由於該側壁層3中 第一介質的介電係數高於該含氧變阻層4中第二介質的介電係數，當該外加電場作用於該含氧變阻層3時，電場可集中於具有較低介電係數的含氧變阻層3，而不被該阻隔體2分散，電阻式記憶體元件所需之崩潰電壓並不會改變，可以達成「降低記憶體元件的形成電壓」功效。
另，本發明電阻式記憶體實施例的體積縮小時，如：該通孔 21之尺寸由4微米縮至1微米，其形成電壓可維持於1.0至1.4伏特，該形成電壓並不會隨著通孔尺寸微縮而升高，可以達成「維持形成電壓的穩定性」功效，相較習知電阻式記憶體的形成電壓隨通孔尺寸縮小而不斷上升，本發明電阻式記憶體實施例可避免習知記憶體元件在集成電路中操作上的問題(如：耗電量大等)。
雖然本發明已利用上述較佳實施例揭示，然其並非用以限定本發明，任何熟習此技藝者在不脫離本發明之精神和範圍之內，相對上述實施例進行各種更動與修改仍屬本發明所保護之技術範疇，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧第一電極層
11‧‧‧設置面
2‧‧‧阻隔體
21‧‧‧通孔
2a‧‧‧第一表面
2b‧‧‧第二表面
3‧‧‧側壁層
4‧‧‧含氧變阻層
41‧‧‧槽部
5‧‧‧第二電極層
51‧‧‧溝部

Claims (11)

  1. 一種電阻式記憶體，包含：一第一電極層；一阻隔體，疊設於該第一電極層，該阻隔體設有一通孔，用以露出該第一電極層；一側壁層，環設於該阻隔體之通孔的內側壁，該側壁層連接該第一電極層，該側壁層含有一第一介質；一含氧變阻層，覆蓋該第一電極層、該阻隔體及該側壁層，該含氧變阻層含有一第二介質，該第二介質的介電係數低於該第一介質的介電係數；及一第二電極層，疊設於該含氧變阻層。
  2. 根據申請專利範圍第1項所述之電阻式記憶體，其中該側壁層的第一介質為二氧化鉿、四氮化三矽或二氧化矽。
  3. 根據申請專利範圍第1項所述之電阻式記憶體，其中該第一電極層具有一設置面，該阻隔體具有一第一表面及一第二表面，該第二表面與該第一表面為相對二表面，該第一表面結合於該第一電極層之設置面，該通孔貫穿該第一表面及該第二表面，使該第一電極層之設置面裸露於該通孔中。
  4. 根據申請專利範圍第3項所述之電阻式記憶體，其中該含氧變阻層自該阻隔體之通孔中露出的設置面經由該側壁層延伸至該阻隔體之第二表面。
  5. 根據申請專利範圍第1項所述之電阻式記憶體，其中該含氧變阻層的第二介質為二氧化鉿與二氧化矽的組成物。
  6. 根據申請專利範圍第5項所述之電阻式記憶體，其中該二氧化鉿佔該組成物之莫爾百分比值為1~10%。
  7. 根據申請專利範圍第1項所述之電阻式記憶體，其中該阻隔體含有一第三介質，該第三介質的介電係數小於該第二介質的介電係數。
  8. 根據申請專利範圍第7項所述之電阻式記憶體，其中該阻隔體的第三介質為二氧化矽。
  9. 根據申請專利範圍第1項所述之電阻式記憶體，其中該含氧變阻層形成一槽部，該槽部位於該阻隔體的通孔內。
  10. 根據申請專利範圍第9項所述之電阻式記憶體，其中該第二電極層由該槽部內延伸至該槽部外。
  11. 根據申請專利範圍第9項所述之電阻式記憶體，其中該第二電極層形成一溝部，該溝部位於該含氧變阻層的槽部內。
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