CN112018234B - 半导体器件和半导体器件的制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及半导体器件的制造方法。该半导体器件包括：位于半导体衬底上的底部电极金属层和顶部电极金属层；位于所述底部电极金属层和顶部电极金属层之间的电介质层，所述电介质层的横向宽度小于所述底部电极金属层和顶部电极金属层的横向宽度；位于所述底部电极金属层和顶部电极金属层之间的阻变层，所述阻变层覆盖所述电介质层的侧壁，所述阻变层具有可变电阻。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件和半导体器件的制造方法。
背景技术
阻变存储器(RRAM，Resistive Random Access Memory)作为一种新型非挥发性存储器，其具有结构简单、工作速度快、功耗低以及信息保持稳定等优点，是下一代非挥发性存储器的有力竞争者之一。
图1是现有的一种阻变存储器的结构示意图，所述阻变存储器包括由下而上依次层叠设置的底部电极金属层电极106、阻变层110以及顶部电极金属层108，具有阻变效应的阻变层110在外加电压作用下发生电阻状态(高阻态和低阻态)间的相互转换，形成“0”态和“1”态的二进制信息存储。包括金属氧化物在内的许多材料都有显著的阻变性能，阻变机理以氧空位等缺陷的聚集形成导电丝为基础，氧空位是金属氧化物阻变材料中主要的缺陷。
现有的阻变存储器，其阻变层中缺陷的随机分布，导致导电路径也随机分布，即每次开态时导电路径不同且导电丝大小不一，因此阻变存储器稳定性不足。导电丝大小的随机性将引起阻变存储器的参数波动，降低阻变存储器的可靠性，阻碍阻变存储器大规模集成和实际应用。
发明内容
本发明的发明人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。
本发明一个实施例的目的之一是：提供一种半导体器件的结构，能够在形成导电丝时，控制器件中导电丝的大小，进而改善导电丝的均匀性，提升器件的稳定性和可靠性。
根据本发明的第一方面，提供了一种半导体器件，包括：
位于半导体衬底上的底部电极金属层和顶部电极金属层；
位于所述底部电极金属层和顶部电极金属层之间的电介质层，所述电介质层的横向宽度小于所述底部电极金属层和/或顶部电极金属层的横向宽度；
位于所述底部电极金属层和顶部电极金属层之间的阻变层，所述阻变层覆盖所述电介质层的侧壁，所述阻变层具有可变电阻。
在一个实施例中，所述电介质层的组成材料为二氧化硅或氮化硅。
在一个实施例中，所述阻变层覆盖所述电介质层的侧壁、所述底部电极金属层的上表面和顶部电极金属层的下表面。
在一个实施例中，所述阻变层的组成材料为氧化铝铪(HfAlO)、氧化铪(HfOx)、氧化铝(AlOx)和氧化钽(TaOx)中的一种或多种。
所述阻变层的横向宽度为形成导电丝所需的最小宽度。
根据发明的第二方面，提供了一种半导体器件的制造方法，包括：
在半导体衬底上沉积底部电极金属层材料；
在所述底部电极金属层材料之上沉积电介质层材料；
在所述电介质层材料之上沉积顶部电极金属层材料；
图案化所述底部电极金属层材料、电介质层材料、顶部电极金属层材料，形成底部电极金属层、电介质层、顶部电极金属层；
蚀刻所述电介质层，使得所述电介质层的横向宽度小于所述底部电极金属层和顶部电极金属层的横向宽度；
沉积阻变层材料，使得所述阻变层材料包覆性覆盖所述底部电极金属层和所述电介质层的侧壁和所述顶部电极金属层；
蚀刻所述阻变层材料以形成阻变层，使得所述阻变层覆盖所述电介质层的侧壁，所述阻变层具有可变电阻。
在一个实施例中，所述沉积阻变层材料的步骤包括：利用原子层沉积技术沉积阻变层材料，使得所述阻变层材料包覆性覆盖所述底部电极金属层和所述电介质层和所述顶部电极金属层；
所述阻变层的横向宽度为形成导电丝所需的最小宽度。
在一个实施例中，所述蚀刻所述阻变层材料形成阻变层，使得所述阻变层覆盖所述电介质层的侧壁、所述底部电极金属层的上表面和顶部电极金属层的下表面。
在一个实施例中，所述电介质层的组成材料为二氧化硅或氮化硅。
在一个实施例中，所述阻变层的组成材料为氧化铝铪(HfAlO)、氧化铪(HfOx)、氧化铝(AlOx)和氧化钽(TaOx)中的一种或多种。
在上述制造方法中，通过部分地蚀刻电介质层，使得电介质层的横向宽度小于底部电极金属层和顶部电极金属层的横向宽度，并将阻变层形成于该电介质层的侧壁，从而控制了阻变层的位置，这能够在形成导电丝时，控制器件中导电丝的位置，并且，阻变层仅覆盖在电介质层的侧壁，其厚度(即横向宽度)大大减小，阻变层的横向宽度缩小后，形成的导电丝的阻值也被限定，如此，提高了半导体器件阻值的均匀性和稳定性。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1示出了现有的一种阻变存储器的结构示意图；
图2示出了根据本发明一个实施例的半导体器件的截面图；
图3示出了根据本发明一个实施例的半导体器件形成导电丝的截面图；
图4示出了根据本发明另一个实施例的半导体器件的截面图；
图5示出根据本发明一个实施例的半导体器件的制造方法的流程图；
图6示出根据本发明一个实施例的半导体器件的制造过程中的半导体器件的截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
图1是示出了现有的一种阻变存储器的结构示意图。如图1所示，阻变存储器包括底部电极金属层106、阻变层110、顶部电极金属层108。对阻变存储器施加形成电压后，阻变层110中会形成导电丝，由于阻变存储器为平面式，阻变层110中导电丝任意形成，导电丝的阻值大小不一，而导电丝阻值的大小不同会导致阻变存储器的阻值的均匀性较差，影响到阻变存储器的使用效果。
为了解决现有技术中的技术问题，本发明提供了一种半导体器件，包括：
半导体衬底；
位于所述半导体衬底上的底部电极金属层和顶部电极金属层；
位于所述底部电极金属层和顶部电极金属层之间的电介质层，所述电介质层的横向宽度小于所述底部电极金属层和顶部电极金属层的横向宽度；
位于所述底部电极金属层和顶部电极金属层之间的阻变层，所述阻变层位于所述电介质层的侧壁，所述阻变层具有可变电阻。
根据本发明的半导体器件，通过缩短半导体器件的电介质层的横向宽度，使得电介质层的横向宽度小于半导体器件的底部电极金属层和顶部电极金属层的横向宽度，并通过将半导体器件的阻变层形成于电介质层的侧壁位置，使得半导体器件的导电丝形成于电介质层的侧壁，进而控制了阻变层的位置、即控制了导电丝形成的位置；通过控制形成于电介质层侧壁的阻变层的横向宽度，从而在形成导电丝时，可控制阻变层中的导电丝的阻值大小，从而改善了导电丝大小的均匀性，提升器件的稳定性和可靠性。
下面参看图2，对本发明的所提出的一种半导体器件进行示例性说明，图2示出了根据本发明一个实施例的半导体器件的截面图。
首先参看图2，半导体器件位于半导体衬底100上，半导体衬底100可以是由未掺杂的单晶硅、掺有杂质的单晶硅、绝缘体上硅(SOI)等晶圆经过半导体工艺形成的具有多个器件功能区的晶圆，半导体衬底100中形成有互联通孔101，作为一个实施例，互联通孔101的组成材料为导电金属，用于电连接位于半导体衬底100之上的半导体器件。
半导体器件包括：位于半导体衬底100上的底部电极金属层106，覆盖半导体衬底100中的互联通孔101；电介质层109位于底部电极金属层106和顶部电极金属层108之间，电介质层109的横向宽度小于底部电极金属层106和顶部电极金属层108；阻变层110位于底部电极金属层106和顶部电极金属层108之间，并且阻变层110覆盖电介质层108的侧壁，阻变层110具有可变电阻。底部电极金属层106和顶部电极金属层108构成半导体器件的导电连接层，作为一个优选的实施例，底部电极金属层106和顶部电极金属层108包括钛(Ti)、钽(Ta)、氮化钛(TiN)和氮化钽(TaN)中的一种或多种。
为了防止在电介质层109中形成导电丝，本实施例所采用的电介质层109的材料不同于阻变层110的材料，在一个实施例中，相比于阻变层110，电介质层109需要更高的电压才能在其中形成导电丝，电介质层109的材料可为二氧化硅或氮化硅。阻变层110的材料为氧化铝铪(HfAlO)、氧化铪(HfOx)、氧化铝(AlOx)和氧化钽(TaOx)中的一种或多种。
在图2所示的示例中，阻变层110环形覆盖于电介质层109的侧壁，阻变层110可为一个空心的圆柱体，圆柱体中间空心的部分被电介质层109填满。阻变层110具有一定的厚度，导电丝在阻变层110中形成，如图3所示。
在一个实施例中，阻变层110可采用原子层沉积工艺完成，采用该工艺形成的阻变层110的横向宽度(即厚度)大大减小。结合本发明上述的半导体结构采用原子层沉积工艺形成的阻变层，其厚度可达到形成导电丝所需的最小厚度，进而其中产生的导电丝的大小也被限定，且不会随时间的增加而改变，稳定性有了极大的提升。
并且，本发明实施例中借助电介质层，通过其横向宽度可以控制阻变层的位置，例如，电介质层的横向宽度越大，阻变层的位置就越靠近半导体器件的边缘，电介质层的横向宽度越小，阻变层的位置就越靠近半导体器件的边缘的中央。如此，可以实现阻变层在特定的位置形成，保证了导电丝的均匀分布。
如此，上述实施例提供的半导体结构可保证半导体器件的稳定性和均匀性。
图4示出了根据本发明再一个实施例的半导体器件的截面图，其中，阻变层110覆盖于电介质层109的侧壁，在顶部电极金属层108的下表面边缘区域和底部电极金属层106的上表面边缘区域也覆盖了阻变层110，半导体器件的导电丝在具有一定宽度的、连通顶部电极金属层108和底部电极金属层106的阻变层中形成。由于在顶部电极金属层108的下表面边缘区域和底部电极金属层106的上表面边缘区域上沉积的阻变层110的组成材料不会影响导电丝的形成(包括位置和阻值大小)，导电丝产生的位置和阻值大小仍然如图3所示，而对这部分组成材料进行蚀刻会增加制造工艺步骤和难度，因此对这部分组成材料(例如，图4中的1)予以保留可以提高生产效率、降低制造难度。
本发明还提供了一种半导体器件的制造方法，如图5所示，包括：
S11：在半导体衬底上沉积底部电极金属层材料；
S12：在所述底部电极金属层材料之上沉积电介质层材料；
S13：在所述电介质层材料之上沉积顶部电极金属层材料；
S14：图案化所述底部电极金属层材料、电介质层材料、顶部电极金属层材料，形成底部电极金属层、电介质层、顶部电极金属层；
S15：蚀刻所述电介质层，使得所述电介质层的横向宽度小于所述底部电极金属层和顶部电极金属层的横向宽度；
本发明实施例中，阻变层为一个空心的圆柱体，其空心部分被电介质等填满，则可根导电丝的预制位置来确定电介质层的横向宽度的大小，例如，在导电丝的预制位置处预留出阻变层的宽度，根据阻变层的宽度和位置即可确定出电介质层的宽度和位置。
S16：沉积阻变层材料，使得所述阻变层材料包覆性覆盖所述底部电极金属层和所述电介质层和所述顶部电极金属层，如图6中阴影部分所示即为沉积的阻变层材料。
S17：蚀刻所述阻变层材料以形成阻变层，所述阻变层覆盖于所述电介质层的侧壁，所述阻变层具有可变电阻，蚀刻之后阻变层的形态可如图2中110所示，也可如图4中110所示。
在一个实施例中，所述包覆性沉积阻变层材料的步骤S16包括：利用原子层沉积技术(ALD)沉积阻变层材料，使得所述阻变层材料包覆性覆盖所述底部电极金属层和所述电介质层和所述顶部电极金属层，且采用原子层沉积技术可使阻变层的横向宽度大大的减小。
在一个实施例中，所述蚀刻所述阻变层材料以形成阻变层的步骤S16包括：蚀刻所述阻变层材料形成阻变层，使得所述阻变层覆盖所述电介质层的侧壁、所述底部电极金属层的上表面和顶部电极金属层的下表面。这里，阻变层覆盖于电介质层的侧壁，在顶部电极金属层的下表面边缘区域和底部电极金属层的上表面边缘区域也覆盖了阻变层，由于在顶部电极金属层的下表面边缘区域和底部电极金属层的上表面边缘区域上沉积的阻变层的组成材料不会影响导电丝的形成(包括位置和阻值大小)，导电丝产生的位置和阻值大小与阻变层仅覆盖电介质层的侧壁时产生的导电丝一致，而对这部分组成材料进行蚀刻会增加制造工艺步骤和难度，因此对这部分组成材料予以保留可以提高生产效率、降低制造难度。
在一个实施例中，为了防止电介质层中也产生导电丝，电介质层可以采用需要更高的电压才能在其中形成导电丝的材料，例如二氧化硅或氮化硅。
在一个实施例中，所述阻变层的组成材料为氧化铝铪(HfAlO)、氧化铪(HfOx)、氧化铝(AlOx)和氧化钽(TaOx)中的一种或多种。
本发明上述的实施例中，阻变层采用原子层沉积工艺完成，采用该工艺形成的阻变层的横向宽度(即厚度)大大减小，阻变层的厚度可达到形成导电丝所需的最小厚度，进而其中产生的导电丝的阻值被限定，且导电丝的阻值不会随着使用时间的增加而改变，稳定性有了极大的提升。并且，本发明实施例中借助电介质层，通过其横向宽度可以控制阻变层的位置，例如，电介质层的横向宽度越大，阻变层的位置就越靠近半导体器件的边缘，电介质层的横向宽度越小，阻变层的位置就越靠近半导体器件的边缘的中央。如此，可以实现阻变层在特定的位置形成，保证了导电丝的均匀分布。
这里需要指出的是：以上对针对半导体器件的制造方法实施例的描述，与前述图2、图3、图4所示的半导体器件实施例的描述是类似的，具有同前述图2、图3、图4所示的集成电路器件实施例相似的有益效果，因此不做赘述。
前述描述旨在使得任何本领域的技术人员能够实现和使用本公开内容，并且在特定应用及其要求的上下文中提供。此外，仅出于例证和描述的目的，给出本公开的实施例的前述描述。它们并非旨在为详尽的或将本公开限制于所公开的形式。因此，许多修改和变型对于本领域熟练的从业者将显而易见，并且本文所定义的一般性原理可在不脱离本公开的实质和范围的前提下应用于其他实施例和应用。此外，前述实施例的论述并非旨在限制本公开。因此，本公开并非旨在限于所示出的实施例，而是将被赋予与本文所公开的原理和特征一致的最宽范围。
Claims (7)
1.一种半导体器件，其特征在于，包括：
位于半导体衬底上的底部电极金属层和顶部电极金属层；
位于所述底部电极金属层和顶部电极金属层之间的电介质层，所述电介质层的横向宽度小于所述底部电极金属层和顶部电极金属层的横向宽度；
位于所述底部电极金属层和顶部电极金属层之间的阻变层，所述阻变层覆盖所述电介质层的侧壁、所述底部电极金属层的上表面和顶部电极金属层的下表面，所述阻变层具有可变电阻，所述阻变层的横向宽度为形成导电丝所需的最小宽度。
2.根据权利要求1所述的半导体器件，其特征在于，所述电介质层的组成材料为二氧化硅或氮化硅。
3.根据权利要求1所述的半导体器件，其特征在于，所述阻变层的组成材料为氧化铝铪(HfAlO)、氧化铪(HfOx)、氧化铝(AlOx)和氧化钽(TaOx)中的一种或多种。
4.一种半导体器件的制造方法，其特征在于，包括：
在半导体衬底上沉积底部电极金属层材料；
在所述底部电极金属层材料之上沉积电介质层材料；
在所述电介质层材料之上沉积顶部电极金属层材料；
图案化所述底部电极金属层材料、电介质层材料、顶部电极金属层材料，形成底部电极金属层、电介质层、顶部电极金属层；
蚀刻所述电介质层，使得所述电介质层的横向宽度小于所述底部电极金属层和顶部电极金属层的横向宽度；
沉积阻变层材料，使得所述阻变层材料包覆性覆盖所述底部电极金属层和所述电介质层的侧壁和所述顶部电极金属层；
蚀刻所述阻变层材料形成阻变层，使得所述阻变层覆盖所述电介质层的侧壁，所述阻变层具有可变电阻；
利用原子层沉积工艺沉积阻变层材料，使得所述阻变层材料包覆性覆盖所述底部电极金属层和所述电介质层和所述顶部电极金属层；
所述阻变层的横向宽度为形成导电丝所需的最小宽度。
5.根据权利要求4所述的方法，其特征在于，所述蚀刻所述阻变层材料形成阻变层，使得所述阻变层覆盖所述电介质层的侧壁、所述底部电极金属层的上表面和顶部电极金属层的下表面。
6.根据权利要求4所述的方法，其特征在于，所述电介质层的组成材料为二氧化硅或氮化硅。
7.根据权利要求4所述的方法，其特征在于，所述阻变层的组成材料为氧化铝铪(HfAlO)、氧化铪(HfOx)、氧化铝(AlOx)和氧化钽(TaOx)中的一种或多种。
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