KR20120059399A - 반도체 디바이스 및 그 형성 방법 - Google Patents

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Abstract

반도체 디바이스는 서로 대면하는 제 1 측벽 및 제 2 측벽을 갖는 제 1 게이트 그루브를 가지는 반도체 기판을 포함한다. 제 1 게이트 절연막은 제 1 측벽 및 제 2 측벽을 커버한다. 제 1 게이트 전극은, 제 1 게이트 절연막 상에 그리고 제 1 게이트 그루브의 하부 부분에 배치된다. 제 1 매립 절연막은 제 1 게이트 그루브를 매립하고 제 1 게이트 전극을 커버한다. 제 1 확산 영역은 제 1 게이트 절연막의 제 1 상부 부분에 인접한다. 제 1 상부 부분은 제 1 게이트 그루브의 제 1 측벽의 상부 부분 상에 위치된다. 제 2 확산 영역은 제 1 게이트 그루브의 제 2 측벽의 전체 부분과 접촉한다.

Description

반도체 디바이스 및 그 형성 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은, 일반적으로 반도체 디바이스 및 그 형성 방법에 관한 것이다.
2010년 11월 30일자로 출원된 일본 특허 출원 번호 제2010-266916호 및 2011년 5월 10일자로 출원된 일본 특허 출원 번호 제2011-105376호에 대해 우선권을 주장하며, 그 내용은 참조로서 본 명세서에 통합된다.
최근, DRAM (Dynamic Random Access Memories) 와 같은 반도체 디바이스들이 소형화되고 있다. 이에 따라, 트랜지스터의 게이트 길이가 축소되면, 트랜지스터의 짧은 채널 효과는 현저하다. 그 결과, 서브 임계치 (sub-threshold) 전류는 증가하고, 트랜지스터의 임계 전압 (Vt) 은 감소한다.
또한, 트랜지스터의 임계 전압 (Vt) 의 감소를 억제하기 위해 반도체 기판의 불순물 농도가 증가하는 경우, 접합 누설 전류 (junction leak current) 가 증가한다.
이 때문에, DRAM 과 같은 반도체 디바이스의 메모리 셀이 소형화되는 경우, 리프레시 특성의 저하는 심각한 문제이다.
이러한 문제들을 해결하기 위한 구조로서, 게이트 전극이 반도체 기판의 메인 표면에 형성된 트렌치 내에 매립된 트렌치 게이트 트랜지스터 (또한, "리세스 채널 트랜지스터 (recess channel transistor)" 로 지칭됨) 가 일본 특허 공개 공보 제2006-339476호 및 일본 특허 공개 공보 제2007-081095호에 기재되어 있다.
트랜지스터가 트렌치 게이트 트랜지스터이기 때문에, 유효 채널 길이 (게이트 길이) 가 물리적으로 충분히 확보될 수 있고, 60㎚ 이하의 최소 프로세싱 치수를 갖는 미세한 셀을 포함하는 DRAM 이 실현될 수 있다.
또한, 반도체 기판에서 서로 인접하도록 형성된 2 개의 트렌치들, 게이트 절연막을 통해서 개별적인 트렌치들 내에 형성된 게이트 전극들, 2 개의 게이트 전극들에 대해 공통이고 2 개의 게이트 전극들 사이에 위치된 반도체 기판의 메인 표면 에 형성된 제 1 불순물 확산 영역, 및 2 개의 게이트 전극의 엘리먼트 소자분리 영역의 측부에 위치된 반도체 기판의 메인 표면에 형성된 제 2 불순물 확산 영역을 포함하는 DRAM 이 일본 특허 공개 공보 제2007-081095호에 기재된다.
일 실시형태에서, 반도체 디바이스는, 서로 대면하는 제 1 측벽 및 제 2 측벽을 갖는 제 1 게이트 그루브를 갖는 반도체 기판; 제 1 게이트 그루브의 제 1 측벽 및 제 2 측벽을 커버하는 제 1 게이트 절연막; 제 1 게이트 절연막 위에 있고, 제 1 게이트 그루브의 하부 부분에 있는 제 1 게이트 전극; 제 1 게이트 그루브를 매립하고, 제 1 게이트 전극을 커버하는 제 1 매립 절연막; 제 1 게이트 절연막의 (제 1 게이트 그루브의 제 1 측벽의 상부 부분 위에 있는) 제 1 상부 부분에 인접하는 제 1 확산 영역; 및 제 1 게이트 그루브의 제 2 측벽의 전체 부분과 접촉하는 제 2 확산 영역을 포함할 수도 있지만 이에 한정하지 않는다.
다른 실시형태에서, 반도체 디바이스는, 제 1 방향으로 연장하는 적어도 하나의 활성 영역을 갖고, 제 1 게이트 전극 그루브 및 제 2 게이트 전극 그루브를 갖는 반도체 기판; 반도체 기판 내에 있고, 제 2 방향으로 연장하며, 적어도 하나의 활성 영역을 복수의 디바이스 형성 영역들로 분할하기 위해 적어도 하나의 활성 영역을 가로질러서 연장하는, 제 1 및 제 2 소자분리 영역; 제 1 소자분리 영역과 제 2 소자분리 영역 사이에 배치되고, 제 1 방향으로 서로 인접하게 배향되며, 제 1 확산 영역 및 제 2 확산 영역을 각각 갖고, 공통 확산 영역으로서 제 1 게이트 전극 그루브와 제 2 게이트 전극 그루브 사이에 배치되어 있는 제 3 확산 영역을 갖는, 제 1 및 제 2 트랜지스터; 제 3 확산 영역에 전기적으로 커플링된 비트 라인; 제 1 및 제 2 게이트 전극 그루브 내에 있는 제 1 및 제 2 게이트 절연막; 및 제 1 및 제 2 게이트 절연막 각각의 위에 있고, 제 1 및 제 2 게이트 전극 그루브의 하부 부분들을 매립하는 제 1 및 제 2 게이트 전극을 포함할 수도 있지만 이에 한정하지 않는다. 제 1 확산 영역은 반도체 기판 내에 있고, 제 1 확산 영역은 제 1 소자분리 영역과 제 1 게이트 전극 그루브 사이에 배치되며, 제 1 확산 영역은 제 1 게이트 전극의 최상부 부분보다 높은 레벨에 있는 제 1 저부를 갖는다. 제 2 확산 영역은 반도체 기판 내에 있고, 제 2 확산 영역은 제 2 소자분리 영역과 제 2 게이트 전극 그루브 사이에 배치되며, 제 2 확산 영역은 제 2 게이트 전극의 최상부 부분 보다 높은 레벨에 있는 제 2 저부를 갖는다. 제 1 게이트 전극 그루브는 제 1 측면 및 제 2 측면 그리고 제 1 저부를 갖고, 제 1 측면은 제 1 소자분리 영역에 대면하고, 제 2 측면은 제 3 확산 영역에 인접한다. 제 2 게이트 전극 그루브는 제 3 측면 및 제 4 측면 그리고 제 2 저부를 갖고, 제 3 측면은 제 2 소자분리 영역에 대면하고, 제 4 측면은 제 3 확산 영역에 인접한다. 제 3 확산 영역은 제 1 게이트 전극 그루브와 제 2 게이트 전극 그루브 사이의 반도체 기판의 개재된 영역을 완전히 충진하고, 제 3 확산 영역은 반도체 기판의 상부 표면으로부터 제 1 게이트 전극 그루브 및 제 2 게이트 전극 그루브의 저부들로 연장한다. 제 1 트랜지스터는 제 1 확산 영역과 제 3 확산 영역의 저부 사이에 제 1 채널 영역을 갖는다. 제 2 트랜지스터는 제 2 확산 영역과 제 3 확산 영역의 저부 사이에 제 2 채널 영역을 갖는다.
또 다른 실시형태에서, 반도체 디바이스를 형성하는 방법은, 반도체 기판 내에 게이트 전극 그루브를 형성하는 단계로서, 게이트 전극 그루브는 서로 대면하는 제 1 측면과 제 2 측면을 갖고, 제 1 방향으로 연장하는, 게이트 전극 그루브를 형성하는 단계; 게이트 전극 그루브의 제 1 측면과 제 2 측면 상에 게이트 절연막을 형성하는 단계; 게이트 전극 그루브의 하부 부분을 매립하는 게이트 전극을 형성하는 단계; 게이트 전극 그루브를 매립하는 매립 절연막을 형성하는 단계로서, 상기 매립 절연막은 상기 게이트 전극을 커버하는, 상기 매립 절연막을 형성하는 단계; 반도체 기판 내에 제 1 불순물 확산 영역을 형성하는 단계로서, 제 1 불순물 확산 영역은 제 1 측면상에 배치된 게이트 절연막의 최상부를 커버하는, 제 1 불순물 확산 영역을 형성하는 단계; 그리고 반도체 기판 내에 제 2 불순물 확산 영역을 형성하는 단계로서, 제 2 불순물 확산 영역은 제 2 측면상에 배치된 게이트 절연막의 최상부를 커버하는, 제 2 불순물 확산 영역을 형성하는 단계를 포함할 수도 있지만 이에 한정하지 않는다.
본 발명의 전술한 특징 및 이점들은 첨부된 도면과 관련하여 취해진 특정 바람직한 실시형태들의 후술하는 설명으로부터 더욱 명백하게 될 것이다.
도 1 은 본 발명의 제 1 실시형태에 따라서 반도체 디바이스의 메모리 셀 어레이의 부분 평면도.
도 2 는 도 1 의 반도체 디바이스에서 도 1 의 A-A' 라인을 따라서 취해진 부분 단면도.
도 3a 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 3b 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 3a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 3c 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 3a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 4a 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 3a, 도 3b, 및 도 3c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 4b 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 4a 의 단계에서의 메모리 셀 어레이의 A-A' 라인에 따라서 취해진 부분 단면도.
도 4c 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 4a 의 단계에서의 메모리 셀 어레이의 B-B' 라인에 따라서 취해진 부분 단면도.
도 5a 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 4a, 도 4b, 및 도 4c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 5b 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 5a 의 단계에서의 메모리 셀 어레이의 A-A' 라인에 따라서 취해진 부분 단면도.
도 5c 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 5a 의 단계에서의 메모리 셀 어레이의 B-B' 라인에 따라서 취해진 부분 단면도.
도 6a 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 5a, 도 5b, 및 도 5c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 6b 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 6a 의 단계에서의 메모리 셀 어레이의 A-A' 라인에 따라서 취해진 부분 단면도.
도 6c 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 6a 의 단계에서의 메모리 셀 어레이의 B-B' 라인에 따라서 취해진 부분 단면도.
도 7a 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 6a, 도 6b, 및 도 6c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 7b 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 7a 의 단계에서의 메모리 셀 어레이의 A-A' 라인에 따라서 취해진 부분 단면도.
도 7c 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 7a 의 단계에서의 메모리 셀 어레이의 B-B' 라인에 따라서 취해진 부분 단면도.
도 8a 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 7a, 도 7b, 및 도 7c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 8b 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 8a 의 단계에서의 메모리 셀 어레이의 A-A' 라인에 따라서 취해진 부분 단면도.
도 8c 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 8a 의 단계에서의 메모리 셀 어레이의 B-B' 라인에 따라서 취해진 부분 단면도.
도 9a 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 8a, 도 8b, 및 도 8c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 9b 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 9a 의 단계에서의 메모리 셀 어레이의 A-A' 라인에 따라서 취해진 부분 단면도.
도 9c 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 9a 의 단계에서의 메모리 셀 어레이의 B-B' 라인에 따라서 취해진 부분 단면도.
도 10a 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 9a, 도 9b, 및 도 9c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 10b 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 10a 의 단계에서의 메모리 셀 어레이의 A-A' 라인에 따라서 취해진 부분 단면도.
도 10c 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 10a 의 단계에서의 메모리 셀 어레이의 B-B' 라인에 따라서 취해진 부분 단면도.
도 11a 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 10a, 도 10b, 및 도 10c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 11b 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 11a 의 단계에서의 메모리 셀 어레이의 A-A' 라인에 따라서 취해진 부분 단면도.
도 11c 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 11a 의 단계에서의 메모리 셀 어레이의 B-B' 라인에 따라서 취해진 부분 단면도.
도 12a 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 11a, 도 11b, 및 도 11c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 12b 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 12a 의 단계에서의 메모리 셀 어레이의 A-A' 라인에 따라서 취해진 부분 단면도.
도 12c 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 12a 의 단계에서의 메모리 셀 어레이의 B-B' 라인에 따라서 취해진 부분 단면도.
도 13 은 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 12a, 도 12b, 및 도 12c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 도 2 와 동일한 섹션을 갖는 부분 단면도.
도 14 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 13 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 도 2 와 동일한 섹션을 갖는 부분 단면도.
도 15 는 도 1 및 도 2 의 반도체 디바이스를 형성하는 방법에 수반되는 도 14 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 도 2 와 동일한 섹션을 갖는 부분 단면도.
도 16 은 본 발명의 제 2 실시형태에서 반도체 디바이스의 도 1 의 A-A' 라인을 따라서 취해진 부분 단면도.
도 17a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 17b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 17a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 17c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 17a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 18a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 17a, 도 17b, 및 도 17c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 18b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 18a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 18c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 18a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 19a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 18a, 도 18b, 및 도 18c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 19b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 19a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 19c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 19a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 20a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 19a, 도 19b, 및 도 19c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 20b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 20a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 20c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 20a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 21a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 20a, 도 20b, 및 도 20c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 21b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 21a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 21c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 21a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 22a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 21a, 도 21b, 및 도 21c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 22b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 22a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 22c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 22a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 23a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 22a, 도 22b, 및 도 22c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 23b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 23a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 23c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 23a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 24a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 23a, 도 23b, 및 도 23c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 24b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 24a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 24c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 24a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 25a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 24a, 도 24b, 및 도 24c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 25b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 25a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 25c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 25a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 26a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 25a, 도 25b, 및 도 25c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 26b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 26a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 26c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 26a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 27a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 26a, 도 26b, 및 도 26c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 27b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 27a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 27c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 27a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 28a 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 27a, 도 27b, 및 도 27c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 28b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 28a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 28c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 28a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 29 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 28a, 도 28b, 및 도 28c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 도 16 과 동일한 섹션을 갖는 부분 단면도.
도 30a 는 본 발명의 제 2 실시형태의 변형된 예시에서 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 30b 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 30a 의 단계에서 메모리 셀 어레이의 A-A' 라인에 따라서 취해진 부분 단면도.
도 30c 는 도 16 의 반도체 디바이스를 형성하는 방법에 수반되는 도 30a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 31 은 본 발명의 제 3 실시형태에서 반도체 디바이스의 도 1 의 A-A' 라인을 따라서 취해진 부분 단면도.
도 32a 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 32b 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 32a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 32c 는 도 31 의 반도체 디바이를 형성하는 방법에 수반되는 도 32a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 33a 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 32a, 도 32b, 및 도 32c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 33b 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 33a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 33c 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 33a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 34a 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 33a, 도 33b 및 도 33c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 34b 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 34a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 34c 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 34a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 35a 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 34a, 도 34b 및 도 34c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 35b 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 35a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 35c 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 35a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 36a 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 35a, 도 35b 및 도 35c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 36b 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 36a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 36c 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 36a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 37a 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 36a, 도 36b 및 도 36c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 37b 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 37a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 37c 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 37a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 38a 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 37a, 도 37b 및 도 37c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 38b 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 38a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 38c 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 38a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 39a 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 38a, 도 38b 및 도 38c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 부분 평면도.
도 39b 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 39a 의 단계에서의 메모리 셀 어레이의 A-A' 라인을 따라서 취해진 부분 단면도.
도 39c 는 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 39a 의 단계에서의 메모리 셀 어레이의 B-B' 라인을 따라서 취해진 부분 단면도.
도 40 은 도 31 의 반도체 디바이스를 형성하는 방법에 수반되는 도 39a, 도 39b 및 도 39c 의 단계에 후속하는 단계에서의 메모리 셀 어레이의 도 16 과 동일한 섹션을 갖는 부분 단면도.
도 41 은 본 발명의 제 1 실시형태 내지 제 3 실시형태 중 하나의 실시형태의 반도체 디바이스의 다른 메모리 셀 어레이 부분 평면도.
도 42 는 관련 기술에서의 DRAM 의 메모리 셀 어레이의 부분 평면도.
도 43 은 도 42 의 Z-Z 라인을 따라서 취해진 부분 단면도.
본 발명을 설명하기 전에, 본 발명의 이해를 용이하게 하기 위해 관련 기술이 설명될 것이다.
일본 특허 공개 공보 제2006-339476호 및 일본 특허 공개 공보 제2007-081095호에 기재된 트렌치 게이트 트랜지스터를 갖는 DRAM 에서, 트랜지스터의 채널 영역은 3 개의 표면, 즉, 양 측면들 및 트렌치의 저부에 형성된다.
발명자는, 이러한 구성을 갖는 트랜지스터가 더욱 소형화되는 경우에, 트랜지스터의 온 전류 (on current) 가 충분히 확보되지 않고, DRAM 의 정상 동작이 방해된다는 것을 발견했다. 이는, 전술한 바와 같이, 트렌치를 구성하는 3 개의 표면들에 형성되는 트랜지스터의 채널 영역으로 인한 높은 채널 저항에 의해 야기된다.
또한, 트렌치 게이트의 배치 피치 (arrangement pitch) 가 작으면, 트랜지스터가 동작될 때, 트랜지스터의 동작 상태는 다른 인접 트랜지스터를 간섭한다. 따라서, 트랜지스터는 독립적으로 동작될 수 없다.
이는, 인접 트렌치 게이트들 사이에 형성된 채널 영역에 의해 야기될 수 있다.
또한, 트렌치 게이트 트랜지스터에서, 게이트 전극이 반도체 기판의 표면으로부터 상향하여 돌출하도록 형성되기 때문에, 돌출하는 게이트 전극 그 자체는 후속 프로세스에서 형성될 비트 라인 또는 커패시터를 형성하는 것을 매우 어렵게 만든다. 그러므로, DRAM 을 제조하는 것은 어렵다.
이에 따라, 트렌치를 이용하는 트랜지스터를 포함하는 DRAM 에서 조차, 트랜지스터의 온 전류가 충분히 확보되고 인접 트랜지스터의 동작 간섭이 회피되어 이에 따라 제조의 어려움을 해결하는, 반도체 디바이스 및 그 제조 방법이 필요하다.
발명자는, DRAM (동적 랜덤 액세스 메모리) 의 메모리 셀이 소형화되는 경우에, 하나의 활성 영역 내에 제공된 2 개의 인접하는 셀들 사이의 인터벌은 작게 되고, 그 결과, 하나의 셀이 데이터 "0" 을 축적할 때 다른 하나의 셀은 데이터 "1" 을 축적하고, 데이터 "0" 을 축적하는 셀은 연속적으로 액세스되고, 데이터 "1" 을 축적하는 셀 내에 축적된 데이터는 파괴되는, 인접 셀들 사이의 방해 결함 (disturbance defect) (이하, "방해 결함" 으로서 간단하게 지칭됨) 이 발생된다는 것을 새롭게 발견하였다. 이러한 방해 결함은 반도체 디바이스의 신뢰성의 저하를 야기한다.
도 42 는 종래의 DRAM 의 레이아웃의 예시를 나타내는 평면도이고, 도 43 은 도 42 에 도시된 DRAM 의 라인 Z-Z 에 따라서 취해진 단면도이다.
다음으로, 발명자에 의해 발견된 전술된 방해 결함은 도 42 및 도 43 을 참조하여 설명될 것이다.
도 42 를 참조하여, 규칙적으로 배치된 복수의 활성 영역 (302) 이 반도체 기판 (301) 의 표면에 제공된다. 각각의 활성 영역 (302) 은, 반도체 기판 (301) 의 표면에 형성된 트렌치가 절연막으로 매립된 엘리먼트 소자분리 영역 (303) 에 의해 둘러싸인다. 활성 영역 (302) 을 가로지르는 Y 방향에서, Y 방향으로 연장하는 복수의 워드 라인들 WL 이 배치된다.
도 43 을 참조하여, 워드 라인 (WL1 및 WL2) 은 게이트 절연막 (305) 을 통해서 반도체 기판 (301) 의 표면 내의 복수의 활성 영역들 (302) 및 엘리먼트 소자분리 영역 (303) 을 가로질러서 제공된 트렌치들을 매립함으로써 형성된다.
워드 라인 (WL1 및 WL2) 의 상부 표면들 상에서, 캡 절연막 (306) 이 트렌치들을 매립하기 위해 형성된다. 일 활성 영역 (302) 에서, 워드 라인 (WL1 및 WL2) 로 구성되는 2 개의 워드 라인이 서로 교차되도록 제공된다.
2 개의 워드 라인 (WL1 및 WL2) 은 2 개의 대응 트랜지스터들 (Tr1 및 Tr2) 각각의 게이트 전극들을 구성한다. 트랜지스터 Tr1 은, 워드 라인 WL1 으로 구성되는 게이트 전극뿐만 아니라 드레인 확산층 (307) 및 소스 확산층 (308) 을 포함한다.
또한, 트랜지스터 Tr2 는, 워드 라인 WL2 로 구성되는 게이트 전극뿐만 아니라 드레인 확산층 (312) 및 소스 확산층 (308) 을 포함한다. 소스 확산층 (308) 은, 트랜지스터들 (Tr1 및 Tr2) 에 대해 공통이고 비트 라인 콘택트 (311) 에서 비트 라인 BL 에 접속된다.
한편, 드레인 확산층 (307 및 312) 은 층간 절연막 (309) 에 형성된 용량성 콘택트 플러그 (310) 를 통해서 하부 전극들 (313 및 314) (저장 노드들) 에 접속된다.
하부 전극들 (313 및 314) 은, 각각, 도시되지 않은 용량성 절연막 및 상부 전극과 함께 용량성 엘리먼트들 (316 및 317) 을 구성한다. 저부에 대응하는 반도체 기판 (301) 의 표면 및 워드 라인들로 매립된 트렌치들의 2 개의 대향 측면들은 트랜지스터들 (Tr1 및 Tr2) 의 채널들이다.
예를 들어, 워드 라인 WL1 이 트랜지스터 Tr1 의 채널을 형성하기 위해 온 상태에 있고, 로우 (L) 레벨에서의 전위가 비트 라인 (319) 에 인가되는 경우, 하부 전극 (313) 은 "L" 상태로 진입한다. 그후, 워드 라인 WL1 이 오프 상태로 전환되어 이에 따라 하부 전극 (313) 내에 L (데이터 "0") 정보를 축적한다.
또한, 예를 들어, 워드 라인 WL2 이 트랜지스터 Tr2 의 채널을 형성하기 위해 온 상태에 있고, 하이 (H) 레벨에서의 전위가 비트 라인 (319) 에 인가되는 경우, 하부 전극 (314) 은 "H" 상태로 진입한다. 그후, 워드 라인 WL2 가 오프 상태로 전환되어 이에 따라 하부 전극 (314) 에서 H (데이터 "1") 정보를 축적한다.
그 결과, 트랜지스터 Tr1 의 채널 내에 유도된 전자들 e- 이 인접하는 드레인 확산 층 (312) 에 도달하여, 하부 전극 (314) 내에 축적된 H 정보가 파괴되고, 그 상태는 L 상태로 변경된다.
즉, 데이터 "1" 이 데이터 "0" 으로 변화된다는 것을 나타내는 모드 결함이 발생된다. 이러한 결함은 워드 라인 WL1 의 온/오프 횟수에 의존한다. 예를 들어, 온/오프 횟수가 10000 이면 복수의 셀들 중 하나의 셀이 파괴되고, 온/오프 횟수가 100000 이면 10 개의 셀들이 파괴된다.
본래, 인접하는 셀들은 독립적으로 정보를 가지고 있어야만 한다. 그러나, 하나의 셀의 축적 상태가 다른 인접 셀의 동작 상태로 인해서 변화되는 방해 결함이 발생되는 경우, 반도체 디바이스 (DRAM) 의 정상 동작은 방해되고, 신뢰성은 저하된다.
이러한 방해 결함은, 셀이 큰 경우에, 즉, 도 42 에 도시된 바와 같이 최소 프로세싱 치수 F 로서 정의된 워드 라인 WL1 과 워드 라인 WL2 사이의 인터벌 L 이 70㎚ 인 경우에는 문제가 되지 않는다.
그러나, 메모리 셀이 감소되고, 워드 라인 WL1 과 워드 라인 WL2 사이의 인터벌이 50㎚ 미만이 되는 경우에는, 방해 결함은 중요하다. 또한, 매우 작은 인터벌은 더 심각한 문제를 야기한다.
이제, 본 발명의 실시형태들이 예시적인 실시형태들을 참조하여 본 명세서에 설명된다. 당업자는, 수많은 대안적인 실시형태들이 본 발명의 실시형태들의 교시를 이용하여 달성될 수 있고, 본 발명이 해석적인 목적을 위해 예시된 실시형태들에 한정되지 않는다는 것을 인식할 것이다.
일 실시형태에서, 반도체 디바이스는, 서로 대면하는 제 1 및 제 2 측벽을 갖는 제 1 게이트 그루브를 갖는 반도체 기판; 제 1 게이트 그루브의 제 1 및 제 2 측벽을 커버하는 제 1 게이트 절연막; 제 1 게이트 절연막 상에 있고, 제 1 게이트 그루브의 하부 부분 내에 있는 제 1 게이트 전극; 제 1 게이트 그루브를 매립하고, 제 1 게이트 전극을 커버하는 제 1 매립 절연막; 제 1 게이트 절연막의 (제 1 게이트 그루브의 제 1 측벽의 상부 부분 상에 있는) 제 1 상부 부분에 인접하는 제 1 확산 영역; 및 제 1 게이트 그루브의 제 2 측벽의 전체 부분에 접촉하는 제 2 확산 영역을 포함할 수도 있지만 이에 한정하지 않는다.
몇몇 경우에, 반도체 기판은 서로 대면하는 제 3 측벽 및 제 4 측벽을 갖는 제 2 게이트 그루브를 더 포함하고, 제 2 확산 영역은 제 1 게이트 그루브와 제 2 게이트 그루브 사이에 배치되고, 제 2 확산 영역은 제 1 게이트 그루브와 제 2 게이트 그루브에 인접한다.
몇몇 경우에, 제 2 확산 영역은 제 1 게이트 그루브와 제 2 게이트 그루브 사이에 반도체 기판의 개재된 영역을 완전히 충진한다.
몇몇 경우에, 반도체 디바이스는, 제 2 게이트 그루브의 제 3 측벽 및 제 4 측벽을 커버하는 제 2 게이트 절연막; 제 2 게이트 절연막 위에 있고, 제 2 게이트 그루브의 상부 부분 내에 있는 제 2 게이트 전극; 및 제 2 게이트 그루브를 매립하고, 제 2 게이트 전극을 커버하는 제 2 매립 절연막을 포함할 수도 있지만 이에 한정하지 않는다.
몇몇 경우에, 제 2 확산 영역은 제 1 게이트 그루브 및 제 2 게이트 그루브들의 저부 보다 낮은 저부 부분을 갖는다.
몇몇 경우에, 제 2 확산 영역은 서로 결합된 제 1 영역과 제 2 영역을 포함하고, 제 1 영역은 제 1 및 제 2 게이트 그루브들의 저부들에 인접하고, 제 2 영역은 제 1 게이트 그루브와 제 2 게이트 그루브 사이의 반도체 기판의 개재된 영역을 완전히 충진한다.
몇몇 경우에, 제 1 게이트 그루브 및 제 2 게이트 그루브는 반도체 기판에서 제 1 방향으로 연장한다.
몇몇 경우에, 반도체 디바이스는, 반도체 기판 내에 있고, 제 1 방향을 가로지르는 제 2 방향으로 연장하며, 반도체 기판의 적어도 하나의 활성 영역을 정의하는 제 1 소자분리 영역; 및 반도체 기판 내에 있고, 제 1 방향으로 연장하며, 적어도 하나의 활성 영역을 복수의 디바이스 형성 영역들로 분할하는 제 2 소자분리 영역을 포함하지만 이에 한정하지 않는다.
몇몇 경우에, 제 2 확산 영역의 제 1 영역은 층을 이룬 (layered) 영역이고, 제 1 소자분리 영역 및 제 2 소자분리 영역은 제 2 확산 영역의 제 1 영역의 저부 보다 더 깊은 저부들을 갖고, 제 1 소자분리 영역 및 제 2 소자분리 영역은 제 2 확산 영역의 제 1 영역을 복수의 영역들로 분할한다.
몇몇 경우에, 제 2 소자분리 영역들은 제 1 게이트 그루브 및 제 2 게이트 그루브의 저부들과 실질적으로 동일한 레벨인 저부들을 갖는다.
몇몇 경우에, 반도체 디바이스는, 제 4 영역의 저부들 주위에 있고, 반도체 기판과 동일한 도전형이며, 반도체 기판보다 높은 불순물 농도이고, 제 2 확산 영역의 제 1 영역에 접촉하는 제 3 확산 영역을 포함하지만 이에 한정하지 않는다.
몇몇 경우에, 제 1 소자분리 영역은 반도체 기판 내에서 그리고 제 2 방향으로 연장하는 제 1 소자분리 그루브 내에 매립하는 제 1 절연막을 포함한다.
몇몇 경우에, 제 2 소자분리 영역은 반도체 기판 내에서 그리고 제 1 방향으로 연장하는 제 2 소자분리 그루브 내에 매립하는 제 2 절연막을 포함한다.
몇몇 경우에, 반도체 디바이스는, 제 2 확산 영역에 전기적으로 커플링되고, 게이트 전극의 연장 방향을 가로지르는 방향으로 연장하는 비트 라인을 더 포함할 수도 있지만 이에 한정하지 않는다.
몇몇 경우에, 반도체 디바이스는, 제 1 매립 절연막 위에 층간 절연막; 제 1 확산 영역에 접촉하고, 제 1 매립 절연막 및 층간 절연막 내에 있는 콘택트 플러그; 층간 절연막 위에 있고, 콘택트 플러그의 상부 표면에 접촉하는 콘택트 패드; 및 콘택트 패드에 전기적으로 커플링된 커패시터를 더 포함할 수도 있지만 이에 한정하지 않는다.
다른 실시형태에서, 반도체 디바이스는, 제 1 방향으로 연장하는 적어도 하나의 활성 영역을 갖고, 제 1 게이트 전극 그루브 및 제 2 게이트 전극 그루브를 갖는 반도체 기판; 반도체 기판 내에 있고, 제 2 방향으로 연장하며, 적어도 하나의 활성 영역을 복수의 디바이스 형성 영역들로 분할하기 위해 적어도 하나의 활성 영역을 가로질러 연장하는 제 1 소자분리 영역 및 제 2 소자분리 영역; 제 1 소자분리 영역 및 제 2 소자분리 영역 사이에 배치되고, 제 1 방향으로 서로 인접하게 배향되고, 제 1 확산 영역 및 제 2 확산 영역을 각각 갖고, 공통 확산 영역으로서 (제 1 게이트 전극 그루브와 제 2 게이트 전극 그루브 사이에 배치된) 제 3 확산 영역을 갖는 제 1 및 제 2 트랜지스터들; 제 3 확산 영역에 전기적으로 커플링된 비트 라인; 제 1 게이트 전극 그루브 및 제 2 게이트 전극 그루브 내에 있는 제 1 게이트 절연막 및 제 2 게이트 절연막; 및 제 1 게이트 절연막 및 제 2 게이트 절연막 각각의 위에 있고 제 1 게이트 전극 그루브와 제 2 게이트 전극 그루브의 하부 부분들을 매립하는 제 1 게이트 전극 및 제 2 게이트 전극을 포함할 수도 있지만 이에 한정하지 않는다. 제 1 확산 영역은, 반도체 기판 내에 있고, 제 1 소자분리 영역과 제 1 게이트 전극 그루브 사이에 배치되며, 제 1 게이트 전극의 최상부 부분 보다 높은 레벨에 있는 제 1 저부를 갖는다. 제 2 확산 영역은 반도체 기판 내에 있고, 제 2 소자분리 영역과 제 2 게이트 전극 그루브 사이에 배치되며, 제 2 게이트 전극의 최상부 부분 보다 높은 레벨에 있는 제 2 저부를 갖는다. 제 1 게이트 전극 그루브는 제 1 측면과 제 2 측면 그리고 제 1 저부를 갖고, 제 1 측면은 제 1 소자분리 영역에 대면하고, 제 2 측면은 제 3 확산 영역에 인접한다. 제 2 게이트 전극 그루브는 제 3 측면과 제 4 측면 그리고 제 2 저부를 갖고, 제 3 측면은 제 2 소자분리 영역에 대면하고, 제 4 측면은 제 3 확산 영역에 인접한다. 제 3 확산 영역은, 제 1 게이트 그루브와 제 2 게이트 그루브 사이의 반도체 기판의 개재된 영역을 완전히 충진하고, 반도체 기판의 상부 표면으로부터 제 1 게이트 전극 그루브와 제 2 게이트 전극 그루브 사이의 저부들로 연장한다. 제 1 트랜지스터는 제 1 확산 영역과 제 3 확산 영역의 저부 사이에 제 1 채널 영역을 갖는다. 제 2 트랜지스터는 제 2 확산 영역과 제 3 확산 영역의 저부 사이에 제 2 채널 영역을 갖는다.
몇몇 경우에, 제 1 채널 영역은 제 1 확산 영역의 저부으로부터 제 1 게이트 전극 그루브의 제 1 측면을 따라서 연장하고, 제 2 채널 영역은 제 2 확산 영역의 저부으로부터 제 2 게이트 전극 그루브의 제 3 측면을 따라서 연장한다.
몇몇 경우에, 제 3 확산 영역은 서로 결합된 제 1 영역과 제 2 영역을 포함하고, 제 1 영역은 제 1 게이트 전극 그루브와 제 2 게이트 전극 그루브 사이에 개재된 영역에서 전체적으로 연장되며 또한 반도체 기판의 상부 표면으로부터 제 1 게이트 전극 그루브와 제 2 게이트 전극 그루브의 저부들 사이의 깊은 부분으로 연장하고, 제 2 영역은, 제 1 게이트 전극 그루브와 제 2 게이트 영역 그루브의 저부들 사이에서 연장하고, 제 1 게이트 전극 그루브와 제 2 게이트 전극 그루브의 저부들에 접촉하며, 낮아진 영역이고, 제 1 채널 영역은 제 1 확산 영역의 저부과 제 3 확산 영역의 제 2 영역 사이에서 연장하고, 제 2 채널 영역은 제 2 확산 영역의 저부과 제 3 확산 영역의 제 2 영역 사이에서 연장한다.
몇몇 경우에, 제 1 소자분리 영역 및 제 2 소자분리 영역은 제 3 확산 영역의 저부 보다 깊은 저부들을 갖고, 제 3 확산 영역은 제 1 소자분리 영역 및 제 2 소자분리 영역에 의해 복수의 확산 영역들로 분할된다.
몇몇 경우에, 반도체 디바이스는, 제 1 소자분리 영역 및 제 2 소자분리 영역의 저부들 주위에 있고, 반도체 기판과 동일한 도전형이며, 반도체 기판 보다 불순물 농도가 높고, 제 3 확산 영역의 제 2 영역에 접촉하는 제 4 확산 영역을 더 포함할 수도 있지만, 이에 한정하지 않는다.
또 다른 실시형태에서, 반도체 디바이스를 형성하는 방법은, 반도체 기판 내에 있고, 서로에 대해 대면하는 제 1 측면과 제 2 측면을 가지며, 제 1 방향으로 연장하는 게이트 전극 그루브를 형성하는 단계; 게이트 전극 그루브의 제 1 측면과 제 2 측면상에 게이트 절연막을 형성하는 단계; 게이트 전극 그루브의 하부 부분을 매립하는 게이트 전극을 형성하는 단계; 게이트 전극 그루브를 매립하는 매립 절연막을 형성하는 단계로서, 상기 매립 절연막은 상기 게이트 전극을 커버하는, 상기 매립 절연막을 형성하는 단계; 제 1 측면 상에 배치된 게이트 절연막의 최상부를 커버하는 제 1 불순물 확산 영역을 반도체 기판 내에 형성하는 단계; 및 제 2 측면 상에 배치된 게이트 절연막의 최상부를 커버하는 제 2 불순물 확산 영역을 반도체 기판 내에 형성하는 단계를 포함할 수도 있지만 이에 한정하지 않는다.
몇몇 경우에, 이 방법은, 게이트 전극 그루브를 형성하는 단계 이전에, 제 1 방향을 가로지르는 제 2 방향으로 연장하는 제 1 소자분리 그루브를 반도체 기판 내에 형성하는 단계; 활성 영역들을 정의하는 제 1 소자분리 영역들을 형성하기 위해 제 1 소자분리 그루브들을 매립하는 제 1 소자분리 절연막을 형성하는 단계; 제 1 방향으로 연장하는 제 2 소자분리 그루브들을 반도체 기판 내에 형성하는 단계; 및 활성 영역들을 복수의 디바이스 형성 영역들로 분할하는 제 2 소자분리 영역들을 형성하기 위해 제 2 소자분리 그루브들을 매립하는 제 2 소자분리 절연막을 형성하는 단계를 더 포함할 수도 있지만 이에 한정하지 않는다. 게이트 전극 그루브들을 형성하는 단계는 제 2 소자분리 영역들 사이에 각각 배치되는 게이트 전극 그루브들을 형성하는 단계를 포함한다. 제 2 확산 영역은 제 2 확산 영역을 형성하기 위해 게이트 전극 그루브들 사이의 반도체 기판의 부분들에 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 형성된다.
몇몇 경우에, 제 2 확산 영역이 게이트 전극 그루브들의 저부들보다 아래에 있는 저부 부분을 갖도록 형성된다.
몇몇 경우에, 이 방법은, 게이트 전극 그루브들을 형성하는 단계 이전에, 제 1 방향을 가로지르는 제 2 방향으로 연장하고, 게이트 전극 그루브들과 동일한 깊이를 갖는 그루브들을 반도체 기판 내에 형성하는 단계; 제 1 소자분리 그루브들을 형성하기 위해 그루브들을 더 깊게 만드는 단계; 활성 영역들을 정의하는 제 1 소자분리 영역들을 형성하기 위해 제 1 소자분리 그루브들을 매립하는 제 1 소자분리 절연막들을 형성하는 단계; 제 1 방향으로 연장하는 제 2 소자분리 그루브들을 반도체 기판 내에 형성하는 단계; 활성 영역들을 복수의 디바이스 형성 영역들로 분할하기 위해 제 2 소자분리 그루브들을 매립하는 제 2 소자분리 절연막을 형성하는 단계; 제 1 소자분리 절연막을 형성하는 단계 이전에, 그루브들의 저부들에 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 반도체 기판 내에 층의 형태로 제 1 영역을 형성하는 단계; 및 제 2 확산 영역을 형성하기 위해 게이트 전극 그루브들 사이의 반도체 기판의 부분에 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 제 1 영역에 접촉하는 제 2 영역을 게이트 전극 그루브들 사이에 형성하는 단계를 더 포함할 수도 있지만 이에 한정하지 않는다. 게이트 전극 그루브들의 저부이 제 1 영역에 의해 커버되도록, 게이트 전극 그루브들이 형성된다.
몇몇 경우에, 이 방법은, 게이트 전극 그루브들을 형성하는 단계 이전에, 제 1 방향을 가로지르는 제 2 방향으로 연장하는 제 1 소자분리 그루브들을 반도체 기판 내에 형성하는 단계; 활성 영역들을 정의하는 제 1 소자분리 영역들을 형성하기 위해 제 1 소자분리 그루브들을 매립하는 제 1 소자분리 절연막을 형성하는 단계; 제 1 방향으로 연장하는 제 2 소자분리 그루브들을 반도체 기판 내에 형성하는 단계; 활성 영역들을 복수의 디바이스 형성 영역들로 분할하기 위해 제 2 소자분리 그루브들을 매립하는 제 2 소자분리 절연막을 형성하는 단계; 제 1 소자분리 절연막을 형성하는 단계 이전에, 그루브들의 메인 표면에 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 전체적으로 수행함으로써 반도체 기판 내에 층의 형태로 제 1 영역을 형성하는 단계; 및 제 2 확산 영역을 형성하기 위해 게이트 전극 그루브들 사이의 반도체 기판의 부분에 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 게이트 전극 그루브들 사이에, 제 1 영역에 접촉하는 제 2 영역을 형성하는 단계를 더 포함할 수도 있지만, 이에 한정하지 않는다. 게이트 전극 그루브들의 저부들이 제 1 영역에 의해 커버되도록, 게이트 전극 그루브들이 형성된다.
몇몇 경우에, 이 방법은, 게이트 전극 그루브들을 형성하는 단계 이전에, 제 1 방향을 가로지르는 제 2 방향으로 연장하는 제 1 소자분리 그루브들을 반도체 기판 내에 형성하는 단계; 활성 영역들을 정의하는 제 1 소자분리 영역들을 형성하기 위해 제 1 소자분리 그루브들을 매립하는 제 1 소자분리 절연막들을 형성하는 단계; 제 1 방향으로 연장하고, 게이트 전극 그루브들과 동일한 깊이를 갖는 제 2 소자분리 그루브들을 반도체 기판 내에 형성하는 단계; 활성 영역들을 복수의 디바이스 형성 영역들로 분할하기 위해 제 2 소자분리 그루브들을 매립하는 제 2 소자분리 절연막들을 형성하는 단계; 제 2 소자분리 절연막을 형성하는 단계 이전에, 반도체 기판보다 높은 불순물 농도로 반도체 기판과 동일한 도전형의 불순물의 이온 주입을 수행함으로써 제 2 소자분리 그루브들의 저부들 주위에 제 3 확산 영역들을 형성하는 단계; 게이트 전극을 형성하는 단계 이전에, 게이트 전극 그루브들의 저부들에 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 반도체 기판 내에 층 형태로 제 1 영역을 형성하는 단계; 및 제 2 확산 영역을 형성하기 위해 게이트 전극 그루브들 사이의 반도체 기판의 부분에 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 제 1 영역에 접촉하는 제 2 영역을 게이트 전극 그루브들 사이에 형성하는 단계를 더 포함할 수도 있지만 이에 한정하지 않는다.
몇몇 경우에, 이 방법은, 제 2 확산 영역에 전기적으로 커플링되고, 게이트 전극의 연장 방향을 가로지르는 방향으로 연장하며, 게이트 전극 그루브들 사이의 제 2 확산 영역 위에서 연장하는 비트 라인을 형성하는 단계를 더 포함할 수도 있지만 이에 한정하지 않는다.
몇몇 경우에, 이 방법은, 매립 절연막 위에 층간 절연막을 형성하는 단계; 제 1 확산 영역에 접촉하는 콘택트 플러그를 매립 절연막 및 층간 절연막 내에 형성하는 단계; 콘택트 플러그의 상부 표면에 접촉하는 콘택트 패드를 층간 절연막 위에 형성하는 단계; 및 콘택트 패드에 전기적으로 커플링된 커패시터를 형성하는 단계를 더 포함할 수도 있지만 이에 한정하지 않는다.
이후, 본 발명이 적용되는 실시형태들은 첨부된 도면을 참조하여 상세하게 설명될 것이다. 또한, 이하의 설명에 이용된 도면은 본 발명의 실시형태들의 구성들을 설명하기 위한 것이고, 각각의 도시된 부분의 크기, 두께, 또는 치수는 실제 반도체 디바이스의 그것과는 상이할 수도 있다.
제 1 실시형태
도 1 은 본 발명의 제 1 실시형태에 따라서 반도체 디바이스에 제공된 메모리 셀 어레이의 개략적인 평면도이고, 도 2 는 도 1 에 도시된 메모리 셀 어레이의 라인 A-A 를 따라서 취해진 단면도이다.
도 1 및 도 2 에서, DRAM (동적 랜덤 액세스 메모리) 은 제 1 실시형태의 반도체 디바이스 (10) 의 예시로서 설명된다. 또한, 도 1 에서, DRAM 의 메모리 셀 어레이의 레이아웃의 예시가 도시된다.
도 1 에서, X 방향은 비트 라인 (34) 이 연장하는 방향을 나타내고, Y 방향은 X 방향을 교차하는 게이트 전극 (22) 및 제 2 엘리먼트 소자분리 영역 (17) 이 연장하는 방향 (제 2 방향) 을 나타낸다.
도 1 에서, 설명의 편리함을 위해, 메모리 셀 어레이 (11) 의 컴포넌트들 중에서, 반도체 기판 (13), 제 1 엘리먼트 소자분리 영역 (14), 활성 영역 (16), 제 2 엘리먼트 소자분리 영역 (17), 게이트 전극 트렌치 (18), 게이트 전극 (22), 비트 라인 (34), 용량성 콘택트 플러그 (42), 용량성 콘택트 패드 (44), 및 복수의 엘리먼트 형성 영역들 R 만이 도시되고, 메모리 셀 어레이 (11) 의 다른 컴포넌트들은 도시되지 않는다.
도 2 에서, 사실상, 도 1 에 도시된 X 방향으로 연장하는 비트 라인 (34) 이 개략적으로 도시된다. 도 2 에서, 도 1 에 도시된 반도체 디바이스 (10) 의 컴포넌트들과 동일한 컴포넌트들에는 동일한 참조 수치가 할당된다.
제 1 실시형태의 반도체 디바이스 (10) 는, 도 1 및 도 2 에 도시된 메모리 셀 어레이 (11) 가 형성된 메모리 셀 영역, 및 메모리 셀 영역 주위에 배치된 주변 회로 영역 (주변 회로가 형성된 영역; 미도시) 을 포함한다.
도 1 및 도 2 를 참조하여, 제 1 실시형태의 반도체 디바이스 (10) 에 제공된 메모리 셀 어레이 (11) 는 반도체 기판 (13), 제 1 엘리먼트 소자분리 영역 (14), 복수의 엘리먼트 형성 영역들 R 을 갖는 활성 영역 (16), 제 2 엘리먼트 소자분리 영역 (17), 게이트 전극 트렌치 (18), 제 1 트랜지스터 및 제 2 트랜지스터 (19-1 및 19-2), 게이트 절연막 (21), 매립된 게이트 전극 (22), 매립된 절연막 (24), 마스크 절연막 (26), 제 1 불순물 확산 영역 (28), 제 2 불순물 확산 영역 (29), 개구 (32; aperture), 비트 라인 콘택트 플러그 (33), 비트 라인 (34), 캡 절연막 (36), 측벽 막 (37), 층간 절연막 (38), 콘택트 홀 (41), 용량성 콘택트 플러그 (42), 용량성 콘택트 패드 (44), 실리콘 질화물 막 (46), 및 커패시터 (48) 를 포함한다.
도 1 및 도 2 를 참조하여, 반도체 기판 (13) 은 평판-형상 기판이다. 예를 들어, p-형 단결정 실리콘 기판이 반도체 기판 (12) 으로서 이용될 수도 있다. 이 경우에, 반도체 기판 (13) 의 p-형 불순물 농도는 예를 들어 1E16 원자/㎠ 일 수도 있다.
도 1 을 참조하여, 제 1 엘리먼트 소자분리 영역 (14) 은 제 1 엘리먼트 소자분리 트렌치 (51) 및 제 1 엘리먼트 소자분리 절연막 (52) 을 포함한다.
제 1 엘리먼트 소자분리 트렌치 (51) 는 도 1 에 도시된 X 방향에 대해 소정의 각도로 기울어진 방향 (제 2 방향) 으로 연장하도록 반도체 기판 (13) 내에 형성된다. 복수의 제 1 엘리먼트 소자분리 트렌치 (51) 는 도 1 에 도시된 Y 방향과 관련하여 소정의 인터벌로 형성된다. 제 1 엘리먼트 소자분리 트렌치 (51) 의 깊이는 예를 들어 250㎚ 일 수도 있다.
제 1 엘리먼트 소자분리 절연막 (52) 은 제 1 엘리먼트 소자분리 트렌치 (51) 를 매립하도록 배치된다. 도시되지 않았지만, 제 1 엘리먼트 소자분리 절연막 (52) 의 상부 표면은 반도체 기판 (13) 의 메인 표면 (13a) 과 같은 높이가 된다 (flush). 예를 들어, 실리콘 산화막 (SiO2 막) 이 제 1 엘리먼트 소자분리 절연막 (52) 으로서 이용될 수도 있다.
형성된 제 1 엘리먼트 소자분리 영역 (14) 은 제 2 방향에서 밴드 형상으로 연장하고 활성 영역 (16) 을 분할한다.
도 1 및 도 2 를 참조하여, 제 2 엘리먼트 소자분리 영역 (17) 은 제 2 엘리먼트 소자분리 트렌치 (54), 및 제 2 엘리먼트 소자분리 절연막 (55) 을 포함한다. 제 2 엘리먼트 소자분리 트렌치 (54) 는 반도체 기판 (13) 내에 형성되어 도 1 에 도시된 Y 방향 (제 1 방향) 으로 연장한다. 따라서, 제 2 엘리먼트 소자분리 트렌치 (54) 는 제 1 엘리먼트 소자분리 영역 (14) 의 일부를 분할한다. 제 2 엘리먼트 소자분리 트렌치 (54) 는 서로에 대해 인접하게 되도록 배치된 2 개의 게이트 전극들 (22) 사이에 끼워지도록 형성된다.
각각의 게이트 전극 (22) 은 메모리 셀의 워드 라인을 구성한다. 즉, 본 실시형태의 메모리 셀에서, Y 방향으로 연장하는 하나의 제 2 엘리먼트 소자분리 영역 (17) 및 2 개의 게이트 전극들 (22) (워드 라인) 이 한 쌍이 되고 반복적으로 X 방향으로 배치된다.
예를 들어, 제 2 엘리먼트 소자분리 트렌치 (54) 의 깊이는 250㎚ 일 수도 있다.
제 2 엘리먼트 소자분리 절연막 (55) 은, 제 2 엘리먼트 소자분리 트렌치 (54), 및 마스크 절연막 (26) 내에 형성된 개구 (26A) 를 매립하도록 배치된다. 제 2 엘리먼트 소자분리 절연막 (55) 의 상부 표면 (55a) 은 마스크 절연막 (26) 의 상부 표면 (26a) 과 같은 높이가 된다. 예를 들어, 실리콘 산화막 (SiO2 막) 이 제 2 엘리먼트 소자분리 절연막 (55) 으로서 이용될 수도 있다.
형성된 제 2 엘리먼트 소자분리 영역 (17) 은 제 2 방향에서 복수의 엘리먼트 형성 영역들 R 을 분할한다.
따라서, 제 1 엘리먼트 소자분리 절연막 (52) 으로 반도체 기판 (13) 내에 형성된 제 1 엘리먼트 소자분리 트렌치 (51) 를 매립함으로써 형성된 제 1 엘리먼트 소자분리 영역 (14), 및 제 2 엘리먼트 소자분리 절연막 (55) 으로 반도체 기판 (13) 내에 형성된 제 2 엘리먼트 소자분리 트렌치 (54) 를 매립함으로써 형성된 제 2 엘리먼트 소자분리 영역 (17) 이 활성 영역 (16) 을 복수의 엘리먼트 형성 영역들 R 로 분할하도록 제공된다. 따라서, 게이트 절연막 (21) 을 통해서 음 (nagative) 의 전위가 인가되는 더미 게이트 전극 (미도시) 이 복수의 엘리먼트 형성 영역들 R 을 분할하기 위해 제 2 엘리먼트 소자분리 트렌치 (54) 내에 제공되는 경우와 비교하여, 더미 게이트 전극의 전위가 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 에 부정적으로 영향을 주지 않도록, 제 1 트랜지스터 및 제 2 트랜지스터 (19-1 및 19-2) 가 쉽게 턴 온 될 수 있고 메모리 셀 어레이 (11) 의 데이터 보유 특성이 개선될 수 있다.
도 1 및 도 2 를 참조하여, 2 개의 게이트 전극 트렌치들 (18) 은 2 개의 제 2 엘리먼트 소자분리 영역 (17) 사이에 위치된 반도체 기판 (13) 내에서 Y 방향으로 연장하도록 제공된다. 게이트 전극 트렌치 (18) 는 저부 (18c) 및 제 1 및 제 2 대향 측면들 (18a 및 18b) 로 구성되는 내부 표면들에 의해 분할된다. 제 2 측면들 (18b) 이 서로에 대해 대향되도록, 2 개의 게이트 전극 트렌치들 (18) 이 배치된다.
게이트 전극 트렌치 (18) 의 깊이는 제 1 및 제 2 엘리먼트 소자분리 트렌치 (51 및 54) 의 깊이 (제 1 및 제 2 엘리먼트 소자분리 영역 (14 및 17) 의 깊이) 보다 작다. 제 1 및 제 2 엘리먼트 소자분리 트렌치 (51 및 54) 의 깊이가 250㎚ 인 경우, 게이트 전극 트렌치 (18) 의 깊이는 예를 들어 150㎚ 일 수도 있다.
도 2 를 참조하여, 제 1 및 제 2 트랜지스터 (19-1 및 19-2) 가 트렌치 게이트 트랜지스터들이고, 이들 각각은 게이트 절연막 (21), 게이트 전극 (22), 매립된 절연막 (24), 제 1 불순물 확산 영역 (28), 및 제 2 불순물 확산 영역 (29) 을 포함한다.
도 2 에 도시된 바와 같이, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 은 서로에 대해 인접하게 배치된다. 제 2 불순물 확산 영역 (29) 은 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 의 공통 불순물 확산 영역 (도 2 에 도시된 구조에서 드레인 영역) 으로서 기능한다.
즉, 제 1 트랜지스터 (19-1) 를 구성하는 게이트 전극 트렌치 (18) 의 제 2 측면 (18b), 및 제 2 트랜지스터 (19-2) 를 구성하는 게이트 전극 트렌치 (18) 의 제 2 측면 (18b) 은 제 2 불순물 확산 영역 (29) 을 통해서 서로 대면한다.
도 2 를 참조하여, 게이트 절연막 (21) 은 게이트 전극 트렌치 (18) 의 제 1 및 제 2 측면 (18a 및 18b) 및 게이트 전극 트렌치 (18) 의 저부 (18c) 을 커버하도록 제공된다. 예를 들어, 단일층의 실리콘 산화막 (SiO2 막), 실리콘 산화막의 질화에 의해 형성된 막 (SiON 막), 적층된 실리콘 산화막 (SiO2 막), 실리콘 산화막 (SiO2 막) 위에 실리콘 질화막 (SiN 막) 을 적층시킴으로써 형성된 적층된 막, 등이 게이트 절연막 (21) 으로서 이용될 수도 있다.
단일층의 실리콘 산화막 (SiO2 막) 이 게이트 절연막 (21) 으로서 이용되는 경우, 게이트 절연막 (21) 의 두께는 예를 들어 5㎚ 일 수도 있다.
도 2 를 참조하여, 게이트 전극 (22) 은 게이트 절연막 (21) 을 통해서 게이트 전극 트렌치 (18) 의 하부 부분을 매립하도록 배치된다. 따라서, 게이트 전극 (22) 의 상부 표면 (22a) 은 반도체 기판 (13) 의 메인 표면 (13a) 보다 낮은 위치에 배치된다. 예를 들어, 게이트 전극 (22) 은 티탄 질화막 및 텅스텐 막을 순차적으로 적층함으로써 형성된 적층된 구조를 가질 수도 있다.
도 2 를 참조하여, 매립된 절연막 (24) 은, 게이트 전극 (22) 의 상부 표면 (22a) 을 커버하기 위해 게이트 절연막 (21) 이 내부에 형성된 게이트 전극 트렌치 (18) 를 매립하도록 배치된다.
또한, 매립된 절연막 (24) 의 상부 부분은 반도체 기판 (13) 의 메인 표면 (13a) 으로부터 돌출되고, 그 돌출부의 상부 표면 (24a) 은 마스크 절연막 (26) 의 상부 표면 (26a) 과 같은 높이가 된다. 실리콘 산화막 (SiO2 막) 은 매립된 절연막 (24) 으로서 이용될 수도 있다.
도 2 를 참조하여, 마스크 절연막 (26) 은 제 1 불순물 확산 영역 (28) 의 상부 표면 (28a) 상에 제공된다. 마스크 절연막 (26) 은 제 2 엘리먼트 소자분리 트렌치 (54) 상에 형성된 트렌치 형상 개구 (26A) 를 갖는다. 마스크 절연막 (26) 은, 제 2 엘리먼트 소자분리 트렌치 (54) 가 이방성 에칭 (anisotropic etching) 에 의해 반도체 기판 (13) 내에 형성될 때, 에칭 마스크로서 기능한다. 실리콘 질화막은 마스크 절연막 (26) 으로서 이용된다. 이 경우, 마스크 절연막 (26) 의 두께는 예를 들어 50㎚ 일 수도 있다.
도 2 를 참조하여, 게이트 전극 트렌치 (18) 의 제 1 측면 (18a) 내에 형성된 게이트 절연막 (21) 의 상부 부분 (21A) 을 커버하기 위해 제 1 측면 (18a) 의 측면에 위치된 반도체 기판 (13) 내에 제 1 불순물 확산 영역 (28) 이 제공된다.
즉, 제 1 트랜지스터 (19-1) 를 구성하는 게이트 전극 트렌치 (18) 의 제 1 측면 (18a) 및 제 2 트랜지스터 (19-2) 를 구성하는 게이트 전극 트렌치 (18) 의 제 1 측면 (18a) 은 반도체 기판 (13) 을 통해서 제 2 엘리먼트 소자분리 트렌치 (54) 의 측면에 대면한다.
따라서, 제 1 불순물 확산 영역 (28) 은, 제 1 측면 (18a) 및 제 2 엘리먼트 소자분리 트렌치 (54) 사이에 끼워진 반도체 기판 (13) 의 상부 표면 (13a) 을 포함하고, 제 1 측면 (18a) 상에 형성된 게이트 절연막 (21) 의 상부 부분 (21A) 을 커버하기 위해 제공된다.
제 1 불순물 확산 영역 (28) 의 저부 (28b) 은 게이트 전극 트렌치 (18) 내에 매립된 게이트 전극 (22) 의 상부 표면 (22a) 보다 높은 위치 (반도체 기판 (13) 의 상부 표면 (13a) 의 측면에 있는 위치) 에 배치된다. 제 1 불순물 확산 영역 (28) 의 저부 (28b) 을 포함하는 수평 라인과 매립된 게이트 전극 (22) 의 상부 표면 (22a) 을 포함하는 수평 라인 사이의 거리는 10㎚ 미만인 것이 바람직하다.
제 1 불순물 확산 영역 (28) 은 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 를 구성하는 개별적인 게이트 전극 (22) 에 대해 제공된다.
제 1 불순물 확산 영역 (28) 은 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 의 소스/드레인 영역 (도 2 에 도시된 구조에서 소스 영역) 으로서 기능하는 불순물 확산 영역이다. 반도체 기판 (13) 이 p-형 실리콘 기판인 경우, 제 1 불순물 확산 영역 (28) 은 반도체 기판 (13) 에 n-형 불순물을 이온 주입함으로써 형성된다.
도 2 를 참조하여, 제 2 불순물 확산 영역 (29) 은 2 개의 게이트 전극 트렌치들 (18) 사이에 배치된 반도체 기판 (13) 의 전체 부분 내에 제공된다. 따라서, 제 2 불순물 확산 영역 (29) 은 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면 (18b) 상에 제공된 전체 게이트 절연막 (21) 을 커버하도록 배치된다.
또한, 제 2 불순물 확산 영역 (29) 의 저부은 2 개의 게이트 전극 트렌치들 (18) 의 저부들 (18c) 로부터 하향하여 돌출한다.
이에 따라, 2 개의 게이트 전극 트렌치들 (18) 사이에 배치되고, 2 개의 게이트 전극 트렌치들 (18) 의 저부들 (18c) 로부터 하향하여 돌출하는 저부를 갖는 반도체 기판 (13) 의 전체 부분에 제공된 제 2 불순물 확산 영역 (29) 이 제공되어, "L" 이 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적되고 "H" 가 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적된 상태가 획득된다. 이 상태에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복될 때, 제 1 트랜지스터 (19-1) (미도시) 의 채널에 도입된 전자들 e- 이 n-형 불순물들을 포함하는 제 2 불순물 확산 영역 (29) 의 저부에 의해 포집되며, 이에 따라, 제 1 트랜지스터 (19-1) 의 채널에 유도된 전자들 e- 이 제 2 트랜지스터 (19-2) 를 구성하는 제 2 불순물 확산 영역 (29) (드레인 영역) 에 도달하는 것이 억제될 수 있다.
따라서, 하나의 셀의 축적 상태가 다른 인접 셀의 동작 상태로 인해 변화되는 경우에 방해 결함의 발생이 억제될 수 있어서, 제 2 트랜지스터 (19-2) 와 전기적으로 접속된 하부 전극 (57) 내에 축적되는 제 1 트랜지스터 (19-1) 의 채널 내에 유도된 전자들 e- 로부터 결과로 초래되는 H 정보는 파괴되지 않고, 그 상태는 L 상태로 변화되지 않는다.
또한, 서로에 대해 인접하도록 배치된 2 개의 게이트 전극들 (22) 사이의 인터벌이 50㎚ 이하인 DRAM 에서 조차도, 방해 결함의 발생은 억제될 수 있다.
제 2 불순물 확산 영역 (29) 은 트랜지스터들 (19-1 및 19-2) 에 대해 제 1 및 제 2 공통 소스/드레인 영역 (도 2 에 도시된 구조에서 드레인 영역) 으로서 기능한다. 반도체 기판 (13) 이 p-형 실리콘 기판인 경우, 제 2 불순물 확산 영역 (29) 은 반도체 기판 (13) 으로 n-형 불순물들을 이온 주입함으로써 형성된다.
따라서, 제 1 측면 (18a) 과 제 2 엘리먼트 소자분리 트렌치 (54) 사이에 끼워진 반도체 기판 (13) 의 상부 표면 (13a) 을 포함하고 제 1 측면 (18a) 상에 배치된 게이트 절연막 (21) 의 상부 부분 (21A) 을 커버하는 제 1 불순물 확산 영역 (28), 및 2 개의 게이트 전극 트렌치들 (18) 사이에 위치된 반도체 기판 (13) 의 전체 부분 내에 배치되고 2 개의 게이트 전극 트렌치 (18) 의 제 2 측면 (18b) 상에 배치된 전체 게이트 절연막 (21) 을 커버하는 제 2 불순물 확산 영역 (29) 이 제공된다. 따라서, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 동작될 때, 제 1 측면 (18a) 상에 배치된 게이트 절연막 (21) 의 하부 부분에 접촉하는 반도체 기판 (13) 및 게이트 전극 트렌치 (18) 의 저부 (18c) 을 구성하는 반도체 기판 (13) 에만 채널 영역이 형성된다. 따라서, 채널 영역은 제 2 측면 (18b) 에 인접하는 반도체 기판 (13), 즉, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 사이에는 제공되지 않는다.
즉, 게이트 전극 트렌치 (18) 를 구성하는 3 개의 표면들 중에서 일 측면 (제 1 측면 (18a)) 및 저부 (저부 (18c)) 의 오직 2 개의 표면만이 채널 영역이 될 수도 있고, 다른 측면 (제 2 측면 (18b)) 은 채널 영역이 될 수 없을 수도 있다.
따라서, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 온 상태에 있는 경우, 온 전류가 흐르는 채널 영역은 종래의 트랜지스터와 비교하여 감소될 수 있다. 따라서, 소형화된 메모리 셀 내에서조차, 온 전류를 증가시키기 위해 채널 저항은 감소될 수 있다.
또한, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 중 하나가 동작하는 경우, 다른 트랜지스터의 오작동은 억제될 수 있다.
따라서, 반도체 디바이스 (10) 가 소형화되고 게이트 전극 (22) 이 작은 피치로 배치될 때조차도, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 은 독립적으로 그리고 안정적으로 동작될 수 있다.
도 2 를 참조하여, 개구 (32) 는 2 개의 게이트 전극 트렌치들 (18) 로부터 돌출하는 매립된 절연막들 (24) 사이에 형성된다. 개구 (32) 는 제 2 불순물 확산 영역 (29) 의 상부 표면 (29a) 을 노출하도록 형성된다.
도 2 를 참조하여, 비트 라인 콘택트 플러그 (33) 가 제공되어 개구 (32) 를 매립하고, 비트 라인 (34) 과 일체로 형성된다. 비트 라인 콘택트 플러그 (33) 의 하부 말단은 제 2 불순물 확산 영역 (29) 의 상부 표면 (29a) 에 접촉한다. 비트 라인 (34) 이 폴리실리콘 막, 티탄 질화막 (TiN 막), 및 텅스텐 (W) 막을 순차적으로 적층시킴으로써 적층된 막을 형성하는 경우, 비트 라인 콘택트 플러그 (33) 는 폴리실리콘 막으로 형성될 수 있다.
도 2 를 참조하여, 비트 라인 (34) 은 매립된 절연막 (24) 의 상부 표면 (24a) 내에 제공되고, 비트 라인 콘택트 플러그 (33) 와 일체로 형성된다. 따라서, 비트 라인 (34) 은 비트 라인 콘택트 플러그 (33) 를 통해서 제 2 불순물 확산 영역 (29) 과 전기적으로 접속된다.
폴리실리콘 막, 티탄 질화막 및 텅스텐 막을 순차적으로 적층시킴으로써 형성된 적층된 막, 폴리실리콘 막, 티탄 질화막 등이 비트 라인 (34) 의 재료로서 이용될 수도 있다.
도 2 를 참조하여, 캡 절연막 (36) 이 비트 라인 (34) 의 상부 표면을 커버하기 위해 제공된다. 비트 라인 (34) 이 되는 베이스 재료가 이방성 에칭 (구체적으로, 건식 에칭) 에 의해 패터닝될 때, 캡 절연막 (36) 은 비트 라인 (34) 의 상부 표면을 보호하고, 에칭 마스크로서 기능한다. 실리콘 질화막 (SiN 막) 및 실리콘 산화막 (SiO2 막) 을 순차적으로 적층함으로써 형성된 적층된 막은 캡 절연막 (36) 으로서 이용될 수도 있다.
도 2 를 참조하여, 측벽 막 (37) 은 비트 라인 (34) 의 측면을 커버하도록 제공된다. 측벽 막 (37) 은 비트 라인 (34) 의 측벽을 보호하는 기능을 갖는다. 실리콘 질화막 (SiN 막) 및 실리콘 산화막 (SiO2 막) 을 순차적으로 적층함으로써 형성된 적층된 막은 측벽 막 (37) 으로서 이용될 수도 있다.
도 2 를 참조하여, 층간 절연막 (38) 이 마스크 절연막 (26) 의 상부 표면 (26a) 및 제 2 엘리먼트 소자분리 절연막 (55) 의 상부 표면 (55a) 위에 제공된다. 층간 절연막 (38) 의 상부 표면 (38a) 은 캡 절연막 (36) 의 상부 표면 (36a) 과 같은 높이가 된다. 예를 들어, CVD (화학적 기상 증착) 을 이용하여 형성된 실리콘 산화막 (SiO2 막) 또는 SOG (스핀 온 글래스) 를 이용하여 형성된 코팅된 절연막 (실리콘 산화막 (SiO2 막)) 이 층간 절연막 (38) 으로서 이용될 수도 있다.
도 2 를 참조하여, 제 1 불순물 확산 영역 (28) 의 상부 표면 (28a) 의 부분을 노출시키기 위해 패드 절연막 (13), 매립된 절연막 (24), 및 층간 절연막 (38) 내에 콘택트 홀 (41) 이 형성된다.
도 2 를 참조하여, 용량성 콘택트 플러그 (42) 가 콘택트 홀 (41) 을 매립하기 위해 제공된다. 용량성 콘택트 플러그 (42) 의 하부 말단은 제 1 불순물 확산 영역 (28) 의 상부 표면 (28a) 의 부분에 접촉한다. 따라서, 용량성 콘택트 플러그 (42) 는 제 1 불순물 확산 영역 (28) 과 전기적으로 접속된다. 용량성 콘택트 플러그 (42) 의 상부 표면 (42a) 은 층간 절연막 (38) 의 상부 표면 (38a) 과 같은 높이가 된다. 예를 들어, 용량성 콘택트 플러그 (42) 는 티탄 질화막 및 텅스텐 막을 순차적으로 적층시킴으로써 형성된 적층된 구조일 수도 있다.
도 2 를 참조하여, 층간 절연막 (38) 의 상부 표면 (38a) 상에 용량성 콘택트 패드 (44) 가 제공되어, 용량성 콘택트 패드 (44) 의 일부가 콘택트 플러그 (42) 의 상부 표면 (42a) 에 접속한다. 커패시터 (48) 를 형성하는 하부 전극 (57) 은 용량성 콘택트 패드 (44) 에 접속된다.
따라서, 용량성 콘택트 패드 (44) 는 하부 전극 (57) 과 콘택트 플러그 (42) 를 전기적으로 접속한다.
도 1 을 참조하여, 용량성 콘택트 패드 (44) 는 원형이고 Y 방향으로 용량성 콘택트 플러그 (42) 와 상이한 위치에 배치된다. 용량성 콘택트 패드 (44) 는 X 방향에서 인접하는 비트 라인들 (34) 사이에 배치된다.
즉, 용량성 콘택트 패드들 (44) 은, 용량성 콘택트 패드 (44) 의 중심부가 게이트 전극 (22) 상에, 그리고 Y 방향에서 하나의 인터벌에 있는 게이트 전극 (22) 의 측면으로부터 상향하여 배치된, 지그재그 배치 (staggered arrangement) 로 반복적으로 배치된다. 다시 말해서, 용량성 콘택트 패드들 (44) 은 Y 방향에서 플록 형성 (flock formation) 으로 배치된다.
도 2 를 참조하여, 용량성 콘택트 패드 (44) 의 외부 주변부를 둘러싸기 위해 층간 절연막 (38) 의 상부 표면 (38a) 상에 실리콘 질화막 (46) 이 제공된다.
각각의 용량성 콘택트 패드 (44) 에 대해 하나의 커패시터 (48) 가 제공된다.
각각의 커패시터 (48) 는, 하부 전극 (57), 복수의 하부 전극 (57) 에 대해 공통인 용량성 절연막 (62), 및 복수의 하부 전극 (57) 에 대해 공통인 상부 전극 (59) 을 포함한다.
하부 전극 (57) 은 용량성 콘택트 패드 (44) 상에 제공되고 용량성 콘택트 패드 (44) 와 접속된다. 하부 전극 (57) 은 크라운 형상이다. 용량성 절연막 (58) 은, 실리콘 질화막 (46) 으로부터 노출된 복수의 하부 전극들 (57) 의 표면들, 및 실리콘 질화막 (46) 의 상부 표면을 커버하기 위해 제공된다.
상부 전극 (59) 은 용량성 절연막 (58) 의 표면을 커버하기 위해 제공된다. 상부 전극 (59) 은, 용량성 절연막 (58) 이 형성된 하부 전극 (57) 의 내부 및 복수의 하부 전극들 (57) 사이의 공간을 매립하도록 배치된다. 상부 전극 (59) 의 상부 표면 (59a) 은 복수의 하부 전극들 (57) 의 상부 말단들로부터 상향하여 배치된다.
형성된 커패시터 (48) 는 용량성 콘택트 패드 (44) 를 통해서 제 1 불순물 확산 영역 (28) 과 전기적으로 접속된다.
또한, 상부 전극 (59) 의 상부 표면 (59a) 을 커버하는 층간 절연막 (미도시), 층간 절연막 내에 제공된 콘택트 플러그 (미도시), 콘택트 플러그와 접속된 배선 (미도시) 등이 제공될 수도 있다.
제 1 실시형태의 양태에 따른 반도체 디바이스 (10) 는 이하의 구성을 갖는다: 반도체 디바이스 (10) 는 반도체 기판 (13) 으로 구성되고 제 2 방향으로 연장하는 활성 영역 (16), 활성 영역 (16) 을 가로질러 제 1 방향으로 연장하는 복수의 제 2 엘리먼트 소자분리 트렌치들 (54), 2 개의 제 2 인접 엘리먼트 소자분리 트렌치들 (54) 사이에 제공되고 제 2 방향에서 인접하게 배치된 제 1 및 제 2 트랜지스터들 (19-1 및 19-2), 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 사이에서 공유되고 비트 라인 (34) 에 접속된 하나의 제 2 불순물 확산 영역 (29), 제 2 불순물 확산 영역 (29) 이 사이에 끼워지고 제 2 불순물 확산 영역 (29) 의 양측에 제공된 2 개의 게이트 전극 트렌치 (18), 2 개의 게이트 전극 트렌치 (18) 의 내부 표면을 커버하는 게이트 절연막 (21), 각각의 게이트 전극 트렌치 (18) 의 하부 부분을 매립하는 게이트 전극 (22), 및 게이트 전극 트렌치들 (18) 에 대면하는 제 2 엘리먼트 소자분리 트렌치들 (54) 사이의 반도체 기판 (13) 의 상부 표면 (13a) 내에 제공된 커패시터 (48) 에 접속된 2 개의 제 1 불순물 확산 영역들 (28) 을 포함한다. 게이트 전극 트렌치 (18) 는 제 2 엘리먼트 소자분리 트렌치 (54) 에 대면하는 제 1 측면 (18a), 제 2 불순물 확산 영역 (29) 을 통해서 제 1 측면 (18a) 에 대면하는 제 2 측면 (18b), 및 저부 (18c) 을 갖는다. 제 1 불순물 확산 영역 (28) 은, 제 1 측면 (18a) 과 제 2 엘리먼트 소자분리 트렌치 (54) 사이에 끼워진 반도체 기판 (13) 의 상부 표면 (13a) 을 포함하고, 게이트 전극 (22) 의 상부 표면 (22a) 보다 높은 위치에 있는 저부 (28b) 을 갖는다. 제 2 불순물 확산 영역 (29) 은, 제 2 측면 (18b) 에 끼워진 반도체 기판 (13) 의 상부 표면 (13a) 으로부터 게이트 전극 트렌치 (18) 의 저부 (18c) 까지의 전체 부분에 제공된 구성을 갖는다. 제 2 측면 (18b) 에 인접하는 부분에 있는 반도체 기판 (13) 은 제 1 및 제 2 트랜지스터 (19-1 및 19-2) 의 채널 영역들이 아니다.
또한, 제 1 불순물 확산 영역 (28) 의 저부 (28b) 으로부터 하향하여 그리고 제 1 측면 (18a) 에 인접하여 위치된 반도체 기판 (13) 의 부분 및 게이트 전극 트렌치 (18) 의 저부 (18c) 에 인접하는 반도체 기판 (13) 의 부분은, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 의 채널 영역들이 된다.
제 1 실시형태의 반도체 디바이스에 따라서, 제 1 측면 (18a) 과 제 2 엘리먼트 소자분리 트렌치 (54) 사이에 끼워진 반도체 기판 (13) 의 상부 표면 (13a) 을 포함하고 게이트 전극 (22) 의 상부 표면 (22a) 보다 높은 위치에 있는 저부 (28b) 을 갖는 제 1 불순물 확산 영역 (28), 및 제 2 측면 (18b) 에 끼워진 반도체 기판 (13) 의 상부 표면 (13a) 으로부터 게이트 전극 트렌치 (18) 의 저부 (18c) 까지의 전체 부분에 제공된 제 2 불순물 확산 영역 (29) 이 제공되고, 이로써 게이트 전극 트렌치 (18) 의 저부 (18c) 및 제 1 측면 (18a) 의 오직 2 개의 표면들 내에 채널 영역을 형성한다. 따라서, 채널 저항은, 채널 영역이 게이트 전극 트렌치의 3 개의 표면 (2 개의 대향 측면 및 저부) 에 형성된 종래의 반도체 디바이스와 비교하여 감소될 수 있다. 따라서, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 의 온 전류를 충분히 확보하는 것이 가능하다.
또한, 2 개의 게이트 전극 트렌치들 (18) 이 제 2 불순물 확산 영역 (29) 을 사이에 끼우기 위해 제 2 불순물 확산 영역 (29) 의 양측에 제공되고, 제 2 불순물 확산 영역 (29) 은 제 2 측면 (18b) 에 끼워진 반도체 기판 (13) 의 상부 표면 (13a) 으로부터 게이트 전극 트렌치 (18) 의 저부 (18c) 까지의 전체 부분에 제공되어, 2 개의 게이트 전극 트렌치들 (18) 사이에 채널 영역이 형성되지 않는다.
따라서, 게이트 전극 트렌치 (18) 의 배치 피치가 작은 경우에, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 은 독립적으로 동작될 수 있어서, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 중 하나의 트랜지스터가 동작할 때, 트랜지스터의 상태는 다른 인접 트랜지스터에 간섭하지 않는다.
또한, 게이트 절연막을 통해서 게이트 전극 트렌치 (18) 의 하부 부분을 매립하도록 배치된 게이트 전극 (22), 및 게이트 전극 트렌치 (18) 를 매립하도록 배치되고 게이트 전극 (22) 의 상부 표면 (22a) 을 커버하는 매립된 절연막 (24) 이 제공되어, 게이트 전극 (22) 은 반도체 기판 (13) 의 표면 (13a) 으로부터 상향하여 돌출하지 않는다.
따라서, 본 실시형태에서와 같이, DRAM 이 반도체 디바이스 (10) 로서 이용되는 경우에, 게이트 전극 (22) 이 형성된 후에 형성된 비트 라인 (34) 또는 커패시터 (48) 는 쉽게 형성될 수 있다. 따라서, 반도체 디바이스 (10) 는 용이하게 제조될 수 있다.
또한, 2 개의 게이트 전극 트렌치들 (18) 사이에 배치된 반도체 기판 (13) 의 전체 부분에 제공되고 2 개의 게이트 전극 트렌치들 (18) 의 저부 (18c) 으로부터 하향하여 돌출하는 저부를 갖는 제 2 불순물 확산 영역 (29) 이 제공되어, "L" 이 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적되고, "H" 이 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적되는 상태가 획득된다. 이 상태에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복되는 경우, 제 1 트랜지스터 (19-1) (미도시) 의 채널 내에 유도된 전자들 e- 이 n-형 불순물들을 함유하는 제 2 불순물 확산 영역 (29) 의 저부에 의해 포집된다. 따라서, 제 1 트랜지스터 (19-1) 의 채널 내에 유도된 전자들 e- 은 제 2 트랜지스터 (19-2) 를 구성하는 제 2 불순물 확산 영역 (29)(드레인 영역) 에 도달하는 것을 억제할 수 있다.
따라서, 하나의 셀의 축적 상태가 다른 인접 셀의 동작 상태로 인해서 변화된다는 것을 의미하는 방해 결함의 발생이 억제되어, 제 2 트랜지스터 (19-2) 와 전기적으로 접속된 하부 전극 (57) 내에 축적되는 제 1 트랜지스터 (19-1) 의 채널 내에서 유도된 전자들 e- 로부터 도출하는 H 정보는 파괴되지 않고, 그 상태는 L 상태로 변화되지 않는다.
또한, 서로 인접하도록 배치된 2 개의 게이트 전극들 (22) 사이의 인터벌이 50㎚ 이하인 DRAM 에서 조차도, 방해 결함의 발생은 억제될 수 있다.
도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13, 도 14, 및 도 15 는 본 발명의 제 1 실시형태에 따라서 반도체 디바이스에 제공된 메모리 셀 어레이를 제조하는 프로세스를 나타내는 도면들이다.
도 3a 는 메모리 셀 어레이가 그 내부에 형성된 영역의 평면도이고, 도 3b 는 도 3a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 3c 는 도 3a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 4a 는 메모리 셀 어레이가 그 내부에 형성된 영역의 평면도이고, 도 4b 는 도 4a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 4c 는 도 4a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 5a 는 메모리 셀 어레이가 그 내부에 형성된 영역의 평면도이고, 도 5b 는 도 5a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 5c 는 도 5a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 6a 는 메모리 셀 어레이가 그 내부에 형성된 영역의 평면도이고, 도 6b 는 도 6a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 6c 는 도 6a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 7a 는 메모리 셀 어레이가 그 내부에 형성된 영역의 평면도이고, 도 7b 는 도 7a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 7c 는 도 7a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 8a 는 메모리 셀 어레이가 그 내부에 형성된 영역의 평면도이고, 도 8b 는 도 8a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 8c 는 도 8a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 9a 는 메모리 셀 어레이가 그 내부에 형성된 영역의 평면도이고, 도 9b 는 도 9a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 9c 는 도 9a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 10a 는 메모리 셀 어레이가 그 내부에 형성된 영역의 평면도이고, 도 10b 는 도 10a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 10c 는 도 10a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 11a 는 메모리 셀 어레이가 그 내부에 형성된 영역의 평면도이고, 도 11b 는 도 11a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 11c 는 도 11a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 12a 는 메모리 셀 어레이가 그 내부에 형성된 영역의 평면도이고, 도 12b 는 도 12a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 12c 는 도 12a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a 에 도시된 라인 A-A 는 도 1 에 도시된 라인 A-A 에 대응한다. 또한, 도 13 내지 도 15 는 단면도이고, 도 2 에 도시된 반도체 디바이스 (10) 의 단면에 대응한다.
제 1 실시형태에 따른 반도체 디바이스 (10) (특히, 메모리 셀 어레이 (11)) 를 제조하는 방법은 도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c, 도 12a 내지 도 12c, 도 13, 도 14, 및 도 15 를 참조하여 설명될 것이다.
먼저, 도 3a 내지 도 3c 에 도시된 프로세스에서, 패드 산화막 (65) 은 반도체 기판 (13) 의 메인 표면 (13a) 상에 형성된다. 다음으로, 개구 (66a) 를 갖는 트렌치 형상 실리콘 질화막 (66) 이 패드 산화막 (65) 위에 형성된다. 도 3a 에 도시된 바와 같이, 개구 (66a) 는 X 방향에서 소정의 각도로 기울어진 방향 (제 2 방향) 에서 밴드 형상으로 연장하고 Y 방향에서 소정의 인터벌로 형성된다
이 경우에, 개구 (66a) 는 제 1 엘리먼트 소자분리 트렌치 (51) 의 형성 영역에 대응하는 패드 산화막 (13) 의 상부 표면을 노출하도록 형성된다. 개구 (66a) 는 실리콘 질화막 (66) 상에서 패터닝된 포토레지스트 (미도시) 를 형성함으로써 그리고 그 포토레지스트를 마스크로서 이용하는 이방성 에칭을 통해서 실리콘 질화막 (66) 을 에칭함으로써 형성된다. 이 포토레지스트는, 개구 (66a) 가 형성된 후에 제거된다.
다음으로, 반도체 기판 (13) 은 마스크로서 개구 (66a) 를 갖는 실리콘 질화막 (66) 을 이용하여 이방성 에칭 (구체적으로는, 건식 에칭) 함으로써 에칭되여 제 2 방향으로 연장하는 제 1 엘리먼트 소자분리 트렌치 (51) 를 형성한다.
제 1 엘리먼트 소자분리 트렌치 (51) 의 폭 W1 은 예를 들어 43㎚ 일 수도 있다. 제 1 엘리먼트 소자분리 트렌치 (51) 의 깊이 D1 (반도체 기판 (13) 의 메인 표면 (13a) 으로부터의 깊이) 은, 예를 들어, 250㎚ 일 수도 있다.
다음으로, 도 4a 내지 도 4c 에 도시된 프로세스에서, 제 1 엘리먼트 소자분리 트렌치 (51) 를 매립하는 제 1 엘리먼트 소자분리 절연막 (52) 이 형성된다.
구체적으로, 제 1 엘리먼트 소자분리 트렌치 (51) 는 HDP (High Density Plasma) 방법을 이용하여 형성된 실리콘 산화막 (SiO2 막) 또는 SOG 방법을 이용하여 형성된 코팅된 실리콘 산화막 (SiO2 막) 으로 매립된다.
그후, 실리콘 질화막 (66) 의 상부 표면으로부터 상향하여 형성된 실리콘 산화막 (SiO2) 실리콘 산화막 (SiO2 막) 이 CMP (화학 기계적 연마) 방법에 의해 제거되어, 이에 따라 제 1 엘리먼트 소자분리 트렌치 (51) 내에 실리콘 산화막 (SiO2 막) 으로 구성되는 제 1 엘리먼트 소자분리 절연막 (52) 을 형성한다.
따라서, 제 1 엘리먼트 소자분리 트렌치 (51) 및 제 1 엘리먼트 소자분리 절연막 (52) 으로 구성되고, 제 2 방향으로 연장하는 밴드 형상 활성 영역 (16) 을 분할하는, 제 1 엘리먼트 소자분리 영역 (14) 이 형성된다.
다음으로, 도 5a 내지 도 5c 에 도시된 프로세스에서, 도 4a 내지 도 4c 에 도시된 실리콘 질화막 (66) 이 제거되고, 그후, 패드 산화막 (65) 이 제거된다. 구체적으로, 실리콘 질화막 (66) 은 열인산 (thermal phosphoric acid) 에 의해 제거되고, 그후 패드 산화막 (65) 이 HF (플루오르화 수소) 에천트에 의해 제거된다. 이에 따라, 밴드 형상 활성 영역 (16) 이 노출된다.
다음으로, 반도체 기판 (13) 의 메인 표면 (13a) 으로부터 돌출하는 제 1 엘리먼트 소자분리 절연막 (52) 의 부분이 제거되어 이에 따라 제 1 엘리먼트 소자분리 절연막 (52) 의 상부 표면 (52a) 이 반도체 기판 (13) 의 메인 표면 (13a) 과 같은 높이가 되게 한다. 예를 들어, 반도체 기판 (13) 의 메인 표면 (13a) 으로부터 돌출하는 제 1 엘리먼트 소자분리 절연막 (52) 의 제거는 습식 에칭에 의해 수행된다.
다음으로, 도 6a 내지 도 6c 에 도시된 프로세스에서, 트렌치 형상 개구 (26A) 를 갖는 마스크 절연막 (26) 이 반도체 기판 (13) 의 메인 표면 (13a) 그리고 도 5a 내지 도 5c 에 도시된 제 1 엘리먼트 소자분리 절연막 (52) 의 상부 표면 (52a) 내에 형성된다.
구체적으로, 마스크 절연막 (26) 은, 반도체 기판 (13) 의 메인 표면 (13a) 및 제 1 엘리먼트 소자분리 절연막 (52) 의 상부 표면 (52a) 을 커버하는 실리콘 질화막 (마스크 절연막 (26) 의 기본 재료) 을 형성하고, 실리콘 질화막 상에 패터닝된 포토레지스트 (미도시) 를 형성하며, 마스크로서 그 포토레지스트를 이용하는 이방성 에칭을 통해서 개구 (26A) 를 프로세싱함으로써 형성된다.
이 경우, 복수의 개구들 (26A) 은 Y 방향 (제 1 방향) 으로 연장하고 X 방향 에서 소정의 인터벌로 형성된다 (도 6a 참조). 또한, 개구들 (26A) 은 제 2 엘리먼트 소자분리 트렌치 (54) 의 형성 영역에 대응하는 반도체 기판 (13) 의 메인 표면 (13a) 을 노출하도록 형성된다. 포토레지스트 (미도시) 는, 개구들 (26A) 이 형성된 후에 제거된다.
다음으로, 반도체 기판 (13) 은 마스크로서 개구 (26A) 를 갖는 마스크 절연막 (26) 을 이용하는 이방성 에칭 (구체적으로, 건식 에칭) 에 의해 에칭되어, 이에 따라, 제 1 방향으로 연장하는 제 2 엘리먼트 소자분리 트렌치 (54) 를 형성한다.
제 2 엘리먼트 소자분리 트렌치 (54) 의 깊이 D2 (반도체 기판 (13) 의 메인 표면 (13a) 으로부터의 깊이) 는, 예를 들어, 250㎚ 일 수도 있다.
다음으로, 제 1 엘리먼트 소자분리 트렌치 (54) 를 매립하는 제 2 엘리먼트 소자분리 절연막 (55) 이 형성된다.
구체적으로, 제 2 엘리먼트 소자분리 트렌치 (54) 는 HDP 방법에 의해 형성된 실리콘 산화막 (SiO2 막) 또는 SOG 방법에 의해 형성된 코팅된 실리콘 산화막 (SiO2 막) 을 이용하여 매립된다.
다음으로, 마스크 절연막 (26) 의 상부 표면 (26a) 으로부터 상향하여 형성된 절연막은, 실리콘 산화막 (SiO2 막) 으로 형성된 상부 표면 (55a) 을 갖는 제 2 엘리먼트 소자분리 절연막 (55) 을 형성하기 위해 CMP 방법을 이용하여 제거되고, 제 2 엘리먼트 소자분리 트렌치 (54) 내에서 마스크 절연막 (26) 의 상부 표면 (26a) 과 같은 높이가 된다.
이에 따라, 제 2 엘리먼트 소자분리 트렌치 (54) 및 제 2 엘리먼트 소자분리 절연막 (55) 으로 구성되고 도 5a 내지 도 5c 에 도시된 밴드 형상 활성 영역 (16) 을 복수의 엘리먼트 형성 영역들 R 로 분할하는 제 2 엘리먼트 소자분리 영역 (17) 이 형성된다.
따라서, 반도체 기판 (13) 내에 형성된 제 1 엘리먼트 소자분리 트렌치 (51), 및 제 1 엘리먼트 소자분리 트렌치 (51) 를 매립하고 밴드 형상 활성 영역 (16) 을 분할하는 제 1 엘리먼트 소자분리 절연막 (52) 으로 구성되는 제 1 엘리먼트 소자분리 영역 (14) 이 형성된 후, 반도체 기판 (13) 에 형성된 제 2 엘리먼트 소자분리 트렌치 (54), 및 제 2 엘리먼트 소자분리 트렌치 (54) 를 매립하고 복수의 엘리먼트 형성 영역 R 을 분할하는 제 2 엘리먼트 소자분리 절연막 (55) 으로 형성된 제 2 엘리먼트 격리 영역 (17) 이 형성된다. 따라서, 게이트 절연막 (21) 을 통해서 음의 전위가 인가되는 더미 게이트 전극 (미도시) 이 복수의 엘리먼트 형성 영역 R 을 분할하기 위해 제 2 엘리먼트 소자분리 트렌치 (54) 내에 제공되는 경우와 비교하여, 더미 게이트 전극의 전위가 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) (도 2 참조) 에 부정적으로 영향을 주지 않도록, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 는 용이하게 턴 온 될 수 있고, 메모리 셀 어레이 (11) 의 데이터 홀딩 특성이 개선될 수 있다.
다음으로, 도 7a 내지 도 7c 에 도시된 프로세스에서, Y 방향으로 연장하는 2 개의 트렌치 형상 개구들 (26B) 이 2 개의 제 2 엘리먼트 소자분리 영역들 (17) 사이에 위치된 마스크 절연막 (26) 내에 형성된다.
이 경우, 개구들 (26B) 이 게이트 전극 트렌치 (18) 의 형성 영역에 대응하는 반도체 기판 (13) 의 메인 표면 (13a) 을 노출하도록 형성된다. 개구들 (26B) 은, 마스크 절연막 (26) 상에 패터닝된 포토레지스트 (미도시) 를 형성하고 마스크로서 포토레지스트를 이용하는 이방성 에칭 (구체적으로, 건식 에칭) 을 통해서 마스크 절연막 (26) 을 에칭함으로써 형성된다. 포토레지스트는, 개구들 (26B) 이 형성된 후에 제거된다.
다음으로, 반도체 기판 (13) 은 마스크로서 개구들 (26B) 을 갖는 마스크 절연막 (26) 을 이용하는 이방성 에칭 (구체적으로, 건식 에칭) 에 의해 에칭되어, 이에 따라 저부 (18c) 및 제 1 및 제 2 대향 측면들 (18b 및 18c) 을 각각 갖는 2 개의 게이트 전극 트렌치들 (18) 을 형성한다.
이 경우, 반도체 기판 (13) (특히, 제 2 불순물 확산 영역 (29) 이 내부에 형성되는 부분 내의 반도체 기판 (13)) 을 통해서 서로에 대해 제 2 측면들 (18b) 이 대면하도록, 2 개의 게이트 전극 트렌치들 (18) 이 형성된다. 또한, 게이트 전극 트렌치 (18) 의 깊이 D3 (반도체 기판 (13) 의 메인 표면 (13a) 으로부터의 깊이) 는 제 1 및 제 2 엘리먼트 소자분리 트렌치들 (51 및 54) 의 깊이들 D1 및 D2 보다 작다.
제 1 및 제 2 엘리먼트 소자분리 트렌치들 (51 및 54) 의 깊이들 D1 및 D2 가 250㎚ 인 경우에, 게이트 전극 트렌치 (18) 의 깊이 D3 는 예를 들어, 150㎚ 일 수도 있다.
다음으로, 도 8a 내지 도 8c 에 도시된 프로세스에서, 게이트 전극 트렌치 (18) 의 제 1 및 제 2 측면들 (18a 및 18b) 및 게이트 전극 트렌치 (18) 의 저부 (18c) 을 커버하는 게이트 절연막 (21) 이 형성된다. 예를 들어, 단일층의 실리콘 산화막 (SiO2 막), 실리콘 산화막을 질화함으로써 형성된 막 (SiON 막), 적층된 실리콘 산화막 (SiO2 막), 실리콘 산화막 (SiO2 막) 상에 실리콘 질화막 (SiN 막) 을 적층함으로써 형성된 적층된 막 등이 게이트 절연막 (21) 으로서 이용될 수도 있다.
단일층의 실리콘 산화막 (SiO2 막) 이 게이트 절연막 (21) 으로서 이용되는 경우, 게이트 절연막 (21) 은 열산화 방법에 의해 형성될 수도 있다. 이 경우, 게이트 절연막 (21) 의 두께는 예를 들어 6㎚ 일 수도 있다.
다음으로, 상부 표면 (22a) 이 반도체 기판 (13) 의 메인 표면 (13a) 보다 낮게 되도록 게이트 절연막 (21) 을 통해서 각각의 게이트 전극 트렌치 (18) 의 하부 표면을 매립하는 게이트 전극 (22) 이 형성된다.
구체적으로, 예를 들어, 티탄 질화막 및 텅스텐 막이 게이트 전극 트렌치 (18) 를 매립하기 위해 CVD 방법에 의해 순차적으로 적층되고, 그후 티탄 질화막 및 텅스텐 막이 모두 건식 에칭에 의해 다시 에칭되어, 티탄 질화막 및 텅스텐 막이 게이트 전극 트렌치 (18) 의 하부 부분에 남겨져서 이에 따라 티탄 질화막 및 텅스텐 막으로 구성된 게이트 전극 (22) 이 형성된다. 각각의 게이트 전극은 메모리 셀의 워드 라인을 구성한다.
다음으로, 게이트 전극 (22) 의 상부 표면 (22a) 을 커버하고 게이트 전극 트렌치 (18) 및 트렌치 형상 개구 (26B) 를 매립하는 매립된 절연막 (24) 이 형성된다.
구체적으로, 게이트 전극 트렌치 (18) 의 상부 부분 및 개구들 (26B) 은 HDP 방법에 의해 형성된 절연막 (예를 들어, 실리콘 산화막 (SiO2 막)) 또는 SOG 방법에 의해 형성된 코팅된 절연막 (예를 들어, 실리콘 산화막 (SiO2 막)) 으로 매립된다.
다음으로, 마스크 절연막 (26) 의 상부 표면 (26a) 으로부터 상향하여 형성된 절연막이 CMP 방법에 의해 제거된다. 따라서, 게이트 전극 트렌치 (18) 및 개구들 (26B) 을 매립하는 절연막 (예를 들어, 실리콘 산화막 (SiO2 막)) 으로 구성되고 마스크 절연막 (26) 의 상부 표면 (26a) 과 같은 높이가 된 상부 표면 (24a) 을 갖는 매립된 절연막 (24) 이 형성된다.
다음으로, 도 9a 내지 도 9c 에 도시된 프로세스에서, n-형 불순물들 (반도체 기판 (13) 인 p-형 실리콘 기판) 과는 상이한 도전형을 갖는 불순물인 인 (P) 이, 에너지가 100 KeV 이고 도즈량이 1E14 원자/㎠ 인 조건하에서 도 8a 내지 도 8c 에 도시된 구조의 전체 상부 표면 내부로 이온 주입되어, 이에 따라, 게이트 전극 트렌치 (18) 와 제 1 엘리먼트 소자분리 영역 (17) 사이에 위치된 반도체 기판 (13) 내에 불순물 확산 영역 (28) 을 형성하고 그리고 2 개의 게이트 전극 트렌치들 (18) 사이에 위치된 반도체 기판 (13) 내에 제 2 불순물 확산 영역 (29) 의 일부인 불순물 확산 영역 (71) 을 형성한다.
따라서, 제 1 불순물 확산 영역 (28) 이 게이트 전극 트렌치 (18) 의 제 1 측면 (18a) 의 측면에 위치된 반도체 기판 (13) 내에 형성되어 제 1 측면 (18a) 상에 형성된 게이트 절연막 (21) 의 상부 부분 (21A) 을 커버한다.
이 경우에, 제 1 불순물 확산 영역 (28) 이 제 1 측면 (18a) 과 제 2 엘리먼트 소자분리 트렌치 (54) 사이에 끼워진 반도체 기판 (13) 의 상부 표면 (13a) 을 포함하도록 그리고 게이트 전극 (22) 의 상부 표면 (22a) 보다 높은 위치에 매립된 저부 (28b) 을 갖도록 형성된다.
또한, 이 단계에서, 마스크 절연막 (26) 의 두께는 예를 들어, 50㎚ 일 수도 있다.
다음으로, 도 10a 내지 도 10c 에 도시된 프로세스에서, 매립된 절연막들 (24) 사이에 위치된 마스크 절연막 (26) 의 상부 표면 (26a) 을 노출하는 트렌치 형상 개구 (73a) 를 갖는 포토레지스트 (73) 가 매립된 산화막 (24) 의 상부 표면 (24a), 마스크 절연막 (26) 의 상부 표면 (26a), 및 제 2 엘리먼트 소자분리 절연막 (55) 의 상부 표면 (55a) 상부에 형성된다.
다음으로, 개구 (73a) 로부터 노출된 마스크 절연막 (26) 은 마스크로서 포토레지스트 (73) 을 이용하여 에칭됨으로써 (습식 에칭 또는 건식 에칭) 제거된다.
따라서, 불순물 확산 영역 (71) 의 상부 표면 (71a) 이 노출되고, 불순물 확산 영역 (71) 의 상부 표면 (71a) 으로 플러싱된 제 1 엘리먼트 소자분리 절연막 (52) 의 상부 표면 (52a) 의 일부가 노출된다.
다음으로, 도 11a 내지 도 11c 에 도시된 프로세스에서, n-형 불순물과는 상이한 불순물 유형 (반도체 기판 (13) 인 p-형 실리콘 기판) 을 갖는 불순물들인 인 (P) 이, 에너지가 100 KeV 이고 도즈량이 1E14 원자/㎠ 인 조건하에서 포토레지스트 (73) (다시 말해서, 불순물 확산 영역 (71) 이 내부에 형성된 반도체 기판 (13)) 로부터 노출된 불순물 확산 영역 (71) 으로 선택적으로 이온 주입되어, 이에 따라 2 개의 게이트 전극 트렌치들 (18) 사이에 위치된 전체 반도체 기판 (13) 내에 제 2 불순물 확산 영역 (29) 을 형성한다.
따라서, 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 에 형성된 전체 게이트 절연막 (21) 을 커버하는 제 2 불순물 확산 영역 (29) 이 2 개의 전극 트렌치들 (18) 사이에 배치된 반도체 기판 (13) 의 전체 부분 내에 형성되고, 게이트 절연막 (21), 게이트 전극 (22), 매립된 절연막 (24), 제 1 불순물 확산 영역 (28), 및 제 2 불순물 확산 영역 (29) 을 각각 포함하는 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 형성된다.
따라서, 제 1 측면 (18a) 상에 배치된 게이트 절연막 (21) 의 상부 부분 (21A) 을 커버하는 제 1 불순물 확산 영역 (28) 이 형성되고, 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 내에 배치된 전체 게이트 절연막 (21) 을 커버하는 제 2 불순물 확산 영역 (29) 이 2 개의 게이트 전극 트렌치들 (18) 사이에 위치된 반도체 기판 (13) 의 전체 부분 내에 형성된다. 따라서, 도 2 에 도시된 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 동작되면, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 사이에는 채널 영역이 형성될 수 없도록, 제 1 측면 (18a) 상에 배치된 게이트 절연막 (21) 의 하부 부분에 접촉하는 반도체 기판 (13) 및 게이트 전극 트렌치 (18) 의 저부 (18c) 를 구성하는 반도체 기판 (13) 내에만 채널 영역이 형성된다.
즉, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 온 상태가 되면, 온 전류가 흐르는 채널 영역은 종래의 트랜지스터와 비교하여 감소될 수 있다. 따라서, 소형화된 메모리 셀들에서 조차, 채널 저항은 온 저항을 증가시키기 위해 감소될 수 있다.
또한, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 중 하나의 트랜지스터가 동작할 때, 다른 트랜지스터의 오작동은 억제될 수 있다. 따라서, 반도체 디바이스 (10) 가 소형화될 때조차도, 게이트 전극 (22) 은 작은 피치로 배치되고, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 은 독립적으로 그리고 안정적으로 동작될 수 있다.
또한, 도 11a 내지 도 11c 에 도시된 프로세스에서, 2 개의 게이트 전극 트렌치들 (18) 의 저부 (18c) 으로부터 하향하여 돌출하도록 제 2 불순물 확산 영역 (29) 의 저부이 형성된다.
따라서, 제 2 불순물 확산 영역 (29) 의 저부이 2 개의 게이트 전극 트렌치들 (18) 의 저부들 (18c) 으로부터 하향하여 돌출하기 때문에, "L" 은 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적되고 "H" 는 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적된 상태가 획득된다. 이 상태에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프 가 반복되는 경우에, 제 1 트랜지스터 (19-1) 의 채널에 유도된 전자들 e- (미도시) 은 n-형 불순물들을 함유하는 제 2 불순물 확산 영역 (29) 의 저부에 의해 포집된다. 따라서, 제 1 트랜지스터 (19-1) 의 채널 내에 유도된 전자들 e- 은 제 2 트랜지스터 (19-2) 를 구성하는 제 2 불순물 확산 영역 (29) (드레인 영역) 에 도달하는 것을 억제할 수 있다.
따라서, 하나의 셀의 축적 상태가 다른 인접 셀의 동작 상태로 인해 변화되는 방해 결함의 발생이 억제되어, 제 2 트랜지스터 (19-2) 와 전기적으로 접속된 하부 전극 (57) 내에서 축적되는 제 1 트랜지스터 (19-1) 의 채널 내에 유도된 전자들 e- 로부터 도출하는 H 정보는 파괴되지 않고, 그 상태는 L 상태로 변화되지 않는다.
또한, 서로 인접하도록 배치된 2 개의 게이트 전극들 (22) 사이의 인터벌이 50㎚ 이하인 DRAM 에서 조차, 방해 결함의 발생이 억제될 수 있다.
다음으로, 도 12a 내지 도 12c 에 도시된 프로세스에서, 도 11a 및 도 11b 에 도시된 포토레지스트 (73) 가 제거된다.
다음으로, 도 13 에 도시된 프로세스에서, 개구 (32) 를 매립하는 비트 라인 콘택트 플러그 (33) 및 비트 라인 콘택트 플러그 (33) 상에 배치되고 X 방향 (도 1 참조) 으로 연장하는 비트 라인 (34) 이 일괄적으로 형성된다.
구체적으로, 도시되지 않은 폴리실리콘 막, 티탄 질화막, 및 텅스텐 막이 개구 (32) 를 매립하기 위해 매립된 절연막 (24) 의 상부 표면 (24a) 상에 순차적으로 형성된다 (이 경우, 폴리실리콘 막은 개구 (32) 를 매립한다).
다음으로, 도시되지 않은 그리고 캡 절연막 (36) 의 기본 재료인 실리콘 질화막 (SiN 막) 이 도시되지 않은 텅스텐 막 상에 형성된다.
다음으로, 비트 라인 (34) 의 형성 영역을 커버하는 포토레지스트 (미도시) 는 포토리소그래피 기술을 이용하여 실리콘 질화막 (SiN 막) 상에 형성된다.
다음으로, 실리콘 질화막 (SiN 막), 텅스텐 막, 티타늄 질화막, 및 폴리실리콘 막이 마스크로서 포토레지스트를 이용하는 이방성 에칭 (특히, 건식 에칭) 에 의해 패터닝되어, 이에 따라, 실리콘 질화막 (SiN 막) 으로 구성된 캡 절연막 (36), 폴리실리콘 막으로 구성되고 제 2 불순물 확산 영역 (29) 의 상부 표면 (29a) 에 접촉하는 비트 라인 콘택트 플러그 (33), 및 비트 라인 콘택트 플러그 (33) 상에 배치되고 폴리실리콘 막, 티탄 질화막, 및 텅스텐 막으로 구성된 비트 라인 (34) 을 일괄적으로 형성한다.
다음으로, 도시되지 않은 실리콘 질화막 (SiN 막) 및 실리콘 산화막 (SiO2 막) 이 순차적으로 형성되어 비트라인 (34) 의 측면 및 캡 절연막 (36) 을 커버하고, 그후, 실리콘 산화막 (SiO2 막) 및 실리콘 질화막 (SiN 막) 이 그 전체 표면에 대해 다시 에칭되어 이에 따라 캡 절연막 (36) 의 측면 및 비트 라인 (34) 의 측면을 커버하는 측벽 막 (37) 을 형성한다.
따라서, 실리콘 질화막 (SiN 막) 및 실리콘 산화막 (SiO2 막) 이 순차적으로 적층되어 이에 따라 측벽 막 (37) 을 형성하기 때문에, 코팅된 절연막 (특히, 실리콘 산화막 (SiO2 막)) 이 SOG 방법을 이용하여 층간 절연막 (38) 으로서 형성될 때, 실리콘 산화막 (코팅된 절연막) 의 젖음성이 강화된다. 따라서, 실리콘 산화막 (코팅된 절연막) 내에서의 텅 빈 공간 (void) 의 발생이 억제될 수 있다.
다음으로, 매립된 절연막 (24) 의 상부 표면 (24a), 마스크 절연막 (26) 의 상부 표면 (26a), 및 제 2 엘리먼트 소자분리 절연막 (55) 의 상부 표면 (55a) 이 측벽 막 (37) 으로 커버되고, 캡 절연막 (36) 의 상부 표면 (36a) 과 같은 높이가 된 상부 표면 (38a) 을 갖는 층간 절연막 (38) 이 형성된다. 따라서, 캡 절연막 (36) 의 상부 표면 (36a) 은 층간 절연막 (38) 으로부터 노출된다.
구체적으로, 매립된 절연막 (24) 의 상부 표면 (24a), 마스크 절연막 (26) 의 상부 표면 (26a), 및 제 2 엘리먼트 소자분리 절연막 (55) 의 상부 표면 (55a) 이 SOG 방법을 이용하여 코팅된 절연막 (실리콘 산화막 SiO2 막)) 으로 코팅되어, 측벽 막 (37) 이 커버되고, 이에 따라, 열 처리가 수행되어 실리콘 산화막 (코팅된 절연막) 이 조밀하게 된다.
또한, 실리콘 산화막 (코팅된 절연막) 이 SOG 방법을 이용하여 형성되는 경우, 폴리실리잔을 함유하는 코팅액이 이용된다. 또한, 열 처리가 증기 분위기에서 수행될 수도 있다.
다음으로, 캡 절연막 (36) 의 상부 표면 (36a) 이 노출될 때까지, 열처리된 실리콘 산화막 (코팅된 절연막) 의 연마가 CMP 방법을 이용하여 수행된다. 따라서, 캡 절연막 (36) 의 상부 표면 (36a) 과 실질적으로 같은 높이가 된 상부 표면 (38a) 을 갖는 층간 절연막 (38) 이 형성된다.
또한, 도 13 에 도시된 구조에서, 도시되지 않았지만, 캡 절연막 (36) 의 상부 표면 (36a) 및 층간 절연막 (38) 의 상부 표면 (38a) 을 커버하는 실리콘 산화막 (SiO2 막) 이, 실리콘 산화막 (코팅된 절연막) 이 연마된 후에, CVD 방법을 이용하여 형성될 수도 있다.
다음으로, 도 14 에 도시된 프로세스에서, 층간 절연막 (38), 마스크 절연막 (26), 매립된 절연막 (24), 및 게이트 절연막 (21) 이 SAC (Self Aligned Contact) 방법을 이용하여 이방성으로 에칭되어 (구체적으로는, 건식 에칭되어), 이에 따라 제 1 불순물 확산 영역 (28) 의 상부 표면 (28a) 의 부분을 노출하는 콘택트 홀 (41) 을 형성한다.
이 경우에, 건식 에칭이, 실리콘 산화막 (SiO2 막) 을 선택적으로 에칭하는 단계 및 실리콘 질화막 (SiN 막) 을 선택적으로 에칭하는 단계에 의해 수행된다.
다음으로, 층간 절연막 (38) 의 상부 표면 (38a) 과 실질적으로 같은 높이가 된 상부 표면 (42a) 및 제 1 불순물 확산 영역 (28) 의 상부 표면 (28a) 에 접촉하는 하부 말단을 갖는 콘택트 플러그 (42) 가 콘택트 홀 (41) 에 형성된다.
구체적으로, 티탄 질화막 (미도시) 및 텅스텐 막 (미도시) 이 콘택트 홀 (41) 을 매립하기 위해 CVD 방법을 이용하여 순차적으로 적층되고, 그후, 층간 절연막 (38) 의 상부 표면 (38a) 상에 형성된 불필요한 티탄 질화막 및 텅스텐 막은 CMP 방법을 이용하는 연마를 통해서 제거되고 이에 따라 콘택트 홀 (41) 내에서 티탄 질화막 및 텅스텐 막로 구성되는 콘택트 플러그 (42) 를 형성한다.
다음으로, 용량성 콘택트 플러그 (42) 의 상부 표면 (42a) 의 부분에 접촉하는 용량성 콘택트 패드 (44) 는 층간 절연막 (38) 의 상부 표면 (38a) 상에 형성된다.
구체적으로, 용량성 콘택트 패드 (44) 의 기본 재료인 금속 막 (미도시) 이 형성되어 캡 절연막 (36) 의 상부 표면 (36a), 콘택트 플러그 (42) 의 상부 표면 (42a), 및 층간 절연막 (38) 의 상부 표면 (38a) 을 커버한다.
다음으로, 금속 막의 상부 표면의 용량성 콘택트 패드 (44) 의 형성 영역에 대응하는 표면을 커버하는 포토레지스트 (미도시) 가 포토리소그래피 기술을 이용하여 형성된다. 다음으로, 포토레지스트로부터 노출된 불필요한 금속 막이 마스크로서 포토레지스트를 이용하여 건식 에칭함으로써 제거되어 이에 따라 금속 막으로 구성된 용량성 콘택트 패드 (44) 를 형성한다. 용량성 콘택트 패드 (44) 가 형성된 후, 포토레지스트 (미도시) 가 제거된다.
다음으로, 용량성 콘택트 패드 (44) 를 커버하는 실리콘 질화막 (46) 이 캡 절연막 (36) 의 상부 표면 (36a), 콘택트 플러그 (42) 의 상부 표면 (42a), 및 층간 절연막 (38) 의 상부 표면 (38a) 상에 형성된다.
다음으로, 도 15 에 도시된 프로세스에서, 도시되지 않고 그리고 큰 두께를 갖는 실리콘 산화막 (SiO2 막) 이 실리콘 질화막 (46) 상에 형성된다. 실리콘 산화막 (SiO2 막) 의 두께는 예를 들어 1500㎚ 일 수도 있다.
다음으로, 실리콘 산화막 (SiO2 막) 상에 패터닝된 포토레지스트 (미도시) 는 포토리소그래피 기술을 이용하여 형성된다. 그후, 용량성 콘택트 패드 (44) 상에 형성된 실리콘 산화막 (미도시) 및 실리콘 질화막 (46) 이 포토레지스트를 마스크로서 이용하여 건식 에칭함으로써 에칭되어 이에 따라 용량성 콘택트 패드 (44) 를 노출하는 원통형 홀 (미도시) 을 형성한다. 다음으로, 포토레지스트 (미도시) 가 제거된다.
다음으로, 도전성 막 (예를 들어, 티탄 질화막) 이 원통형 홀 (미도시) 의 내부 표면 및 용량성 콘택트 패드 (44) 의 상부 표면상에 형성되어 이에 따라 도전성 막로 구성되는 크라운 형상 하부 전극 (57) 을 형성한다.
다음으로, 실리콘 산화막 (미도시) 은 습식 에칭을 이용하여 제거되어 이에 따라 실리콘 질화막 (46) 의 상부 표면을 노출한다. 다음으로, 실리콘 질화막 (46) 의 상부 표면 및 하부 전극 (57) 을 커버하는 용량성 절연막 (58) 이 형성된다.
다음으로, 상부 전극 (59) 이 용량성 절연막 (58) 의 표면을 커버하도록 형성된다. 이 경우, 상부 전극 (59) 의 상부 표면 (59a) 이 용량성 절연막 (58) 으로부터 상향하여 배치되도록, 상부 전극 (59) 이 형성된다. 따라서, 하부 전극 (57) 로 구성되는 커패시터 (48), 용량성 절연막 (58), 및 상부 전극 (59) 이 각각의 용량성 콘택트 패드 (44) 상에 형성된다.
따라서, 제 1 실시형태의 반도체 디바이스 (10) 가 제조된다.
또한, 사실상, 도시되지 않은 층간 절연막, 비아, 및 배선이 상부 전극 (59) 의 상부 표면 (59a) 상에 형성된다.
제 1 실시형태의 반도체 디바이스를 제조하는 방법에 따라서, 제 1 측면 (18a) 상에 배치된 게이트 절연막 (21) 의 상부 표면 (21A) 을 커버하는 제 1 불순물 확산 영역 (28) 이 형성되고, 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 상에 배치된 전체 게이트 절연막 (21) 을 커버하는 제 2 불순물 확산 영역 (29) 은 2 개의 게이트 전극 트렌치들 (18) 사이에 배치된 반도체 기판 (13) 의 전체 부분 내에 형성된다. 따라서, 도 2 에 도시된 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 동작될 때, 제 1 측면 (18a) 상에 배치된 게이트 절연막 (21) 의 하부 부분에 접촉하는 반도체 기판 (13), 및 게이트 전극 트렌치 (18) 의 저부 (18c) 를 구성하는 반도체 기판 (13) 내에만 채널 영역이 형성되어, 이 채널 영역은 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 사이에 형성될 수 없다.
즉, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 온 상태인 경우, 온 전류가 흐르는 채널 영역은 종래의 트랜지스터와 비교하여 감소될 수 있다. 따라서, 소형화된 메모리 셀에서 조차도, 채널 저항은 온 전류를 증가시키기 위해 감소될 수 있다.
또한, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 중 하나의 트랜지스터가 동작할 때, 다른 트랜지스터의 오작동은 억제될 수 있다. 따라서, 반도체 디바이스 (10) 가 소형화되고 게이트 전극 (22) 이 작은 피치로 배치될 때조차도, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 은 독립적으로 그리고 안정적으로 동작될 수 있다.
또한, 게이트 전극 (22) 은 게이트 절연막을 통해서 각각의 게이트 전극 트렌치 (18) 의 하부 부분을 매립하도록 형성되고, 그후, 게이트 전극 (22) 의 상부 표면 (22a) 을 커버하는 매립된 절연막 (24) 이 형성되어 게이트 전극 트렌치 (18) 를 매립한다. 따라서, 게이트 전극 (22) 은 반도체 기판 (13) 의 표면 (13a) 으로부터 상향하여 돌출하지 않는다.
따라서, 본 실시형태에서와 같이, DRAM 이 반도체 디바이스 (10) 로서 제조되는 경우, 게이트 전극 (22) 이 형성된 후에 형성된 비트 라인 (34) 또는 커패시터 (48) 가 쉽게 형성될 수 있다. 따라서, 반도체 디바이스 (10) 는 용이하게 제조될 수 있다.
또한, 제 1 실시형태에서, 실리콘 산화막 (SiO2 막) 이 매립된 절연막 (24) 으로서 이용되고 실리콘 질화막 (SiN 막) 이 마스크 절연막 (26) 으로서 이용된 경우는 예시에 의해 설명되지만, 실리콘 질화막 (SiN 막) 은 매립된 절연막 (24) 으로서 이용될 수도 있고, 실리콘 산화막 (SiO2 막) 은 마스크 절연막 (26) 으로서 이용될 수도 있다.
따라서, 도 14 에 도시된 프로세스에서, 콘택트 홀 (41) 이 형성되면, 매립된 절연막 (24) 인 실리콘 질화막 (SiN 막) 은 에칭 스토퍼로서 기능한다. 이에 따라, 콘택트 홀 (41) 이 게이트 전극 (22) 의 상부 표면 (22a) 을 노출하지 않기 때문에, 용량성 콘택트 패드 (44) 및 게이트 전극 (22) 은 콘택트 홀 (41) 에 형성된 콘택트 플러그 (42) 를 통해서 전도되는 것이 예방될 수 있다.
또한, 제 2 불순물 확산 영역 (29) 의 저부은 2 개의 게이트 전극 트렌치들 (18) 의 저부들 (18c) 로부터 하향하여 돌출하여, "L" 이 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적되고 "H" 가 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 에 축적된 상태가 획득된다. 이 상태에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복되면, 제 1 트랜지스터 (19-1) 의 채널 (미도시) 에 유도된 전자들 e- 은 n-형 불순물들을 함유하는 제 2 불순물 확산 영역 (29) 의 저부에 의해 포집된다. 따라서, 제 1 트랜지스터 (19-1) 의 채널 내에 유도된 전자들 e- 가 제 2 트랜지스터 (19-2) 를 구성하는 제 2 불순물 확산 영역 (29) (드레인 영역) 에 도달하는 것으로부터 억제될 수 있다.
따라서, 하나의 셀의 축적 상태가 다른 인접 셀의 동작 상태로 인해 변화되는 방해 결함의 발생이 억제될 수 있어서, 제 2 트랜지스터 (19-2) 에 전기적으로 접속된 하부 전극 (57) 에 축적되는 제 1 트랜지스터 (19-1) 의 채널에 유도된 전자들 e- 로부터 도출되는 H 정보가 파괴되지 않고, 그 상태는 L 상태로 변경되지 않는다.
또한, 서로에 대해 인접하게 배치된 2 개의 게이트 전극들 (22) 사이의 인터벌이 50㎚ 이하인 DRAM 에서 조차, 방해 결함의 발생이 억제될 수 있다.
제 2 실시형태
도 16 은, 본 발명의 제 2 실시형태에 따른 반도체 디바이스에 제공된 메모리 셀 어레이의 단면도이고, 도 1 에 도시된 라인 A-A 을 따라서 취해진 단면에 대응한다.
도 16 에서, DRAM 은 제 2 실시형태의 반도체 디바이스 (80) 의 예시로서 설명된다. 도 16 에서, 도 1 에 도시된 X 방향으로 연장하는 비트 라인 (34) 가 개략적으로 도시된다. 또한, 도 16 에서, 도 2 에 도시된 제 1 실시형태의 반도체 디바이스 (10) 와 동일한 컴포넌트들에 동일한 참조 수치가 할당되고, 그 설명은 생략될 것이다.
도 16 을 참조하여, 제 2 실시형태의 반도체 디바이스 (80) 는, 반도체 디바이스 (80) 가 제 1 실시형태의 반도체 디바이스 (10) 내에 제공된 메모리 셀 어레이 (11) 에 대한 대안으로서 메모리 셀 어레이 (81) 를 갖는 것을 제외하고는, 반도체 디바이스 (10) 와 동일한 구성을 갖는다.
메모리 셀 어레이 (81) 는, 제 2 불순물 확산 영역 (83) 이 제 1 실시형태에 설명된 메모리 셀 어레이 (11) 에 제공된 제 2 불순물 확산 영역 (29) 에 대한 대안으로서 제공되는 것을 제외하고는, 메모리 셀 어레이 (11) 와 동일한 구성을 갖는다.
즉, 제 2 실시형태의 반도체 디바이스 (80) 에 제공된 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 은 제 1 실시형태에서 설명된 제 2 불순물 확산 영역 (29) 에 대한 대안으로서 제 2 불순물 확산 영역 (83) 을 포함한다.
제 2 불순물 확산 영역 (83) 은 반도체 기판 (13) 인 p-형 실리콘 기판과는 상이한 도전형을 갖는 n-형 불순물들을 반도체 기판 (13) 에 이온 주입함으로써 형성된 영역이고, 소스/드레인 영역 (도 16 에 도시된 구조 내에서의 드레인 영역) 으로서 기능한다.
제 2 불순물 확산 영역 (83) 은 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 에 대해 공통인 n-형 불순물 확산 영역이고, 제 1 영역 (85) 및 제 2 영역 (86) 을 포함한다.
제 1 영역 (85) 은 게이트 전극 트렌치 (18) 의 저부 (18c) 상에 배치된 게이트 절연막 (21) 을 커버하고 저부 (18c) 을 포함하는 수평 평면을 따라서 반도체 기판 (13) 내부에 층 형상으로 형성된다. 제 1 영역 (85) 은, 제 1 영역 (85) 보다 깊은 위치에 형성된 제 1 및 제 2 엘리먼트 소자분리 영역들 (14 및 17) 에 의해 복수의 영역들로 분할된다.
제 2 영역 (86) 은, 2 개의 게이트 전극 트렌치들 (18) 사이에 끼워진 반도체 기판 (13) 의 전체 부분 내에 형성되고 제 1 실시형태에 설명된 제 2 불순물 확산 영역 (29) 과 동일한 구성을 갖는다. 제 2 영역 (86) 은, 제 2 영역으로부터 하향하여 배치된 제 1 영역 (85) 에 도달하고, 제 1 영역 (85) 과 일체로 형성된다. 제 2 영역 (86) 의 상부 표면 (86a) 은, 반도체 기판 (13) 의 상부 표면 (13a) 과 합치하고, 비트 라인 콘택트 플러그 (33) 의 하부 말단에 접촉한다. 따라서, 제 2 영역 (86) 은 비트 라인 콘택트 플러그 (33) 를 통해서 비트 라인 (34) 과 전기적으로 접속된다.
즉, 제 2 불순물 확산 영역 (83) 은 제 2 측면 (18b) 상에 형성된 게이트 절연막 (21) 및 2 개의 게이트 전극 트렌치들 (18) 의 저부들 (18c) 을 커버하도록 제공된다.
따라서, 게이트 전극 트렌치 (18) 의 제 2 측면 (18b) 에 인접하는 부분 내의 반도체 기판 (13) 뿐만 아니라 게이트 전극 트렌치 (18) 의 저부 (18c) 에 인접하는 부분 내의 반도체 기판 (13) 은 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 의 채널 영역들은 아니다.
또한, 제 2 실시형태에서, n-형 불순물 확산 영역이 제 2 불순물 확산 영역 (83) 으로서 이용되는 경우는 예시로서 설명될 것이다.
제 2 실시형태의 반도체 디바이스에 따르면, 제 2 불순물 확산 영역 (83) 은 반도체 기판 (13) 내에 제공되어 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 및 저부들 (18c) 상에 형성된 게이트 절연막 (21) 을 커버하여, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 동작되는 경우에, 채널 영역이 제 1 측면 (18) 상에 배치된 게이트 절연막 (21) 의 하부 부분에 접촉하는 반도체 기판 (13) 에만 형성될 수 있다. 즉, 게이트 전극 트렌치 (18) 의 3 개의 표면들 (구체적으로는, 제 1 및 제 2 대향 측면들 (18a 및 18b) 및 저부 (18c)) 중에서 하나의 표면 (제 1 측면 (18a)) 은 채널 영역이고, 2 개의 다른 표면들 (제 2 측면 (18b) 및 저부 (18c)) 은 채널 영역이 아니다.
따라서, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 온 상태에 있는 경우, 온 전류가 흐르는 채널 영역은 종래의 트랜지스터와 비교하여 감소될 수 있다. 따라서, 소형화된 메모리 셀에서 조차도, 채널 저항은 온 전류를 증가시키기 위해 감소될 수 있다.
또한, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 중 하나의 트랜지스터가 동작하면, 다른 트랜지스터의 오작동은 억제될 수 있다.
따라서, 반도체 디바이스 (80) 가 소형화될 때 그리고 게이트 전극 (22) 이 작은 피치로 배치될 때조차도, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 은 독립적으로 그리고 안정적으로 동작될 수 있다.
또한, 제 2 불순물 확산 영역 (83) 은, 게이트 전극 트렌치 (18) 의 저부 (18c) 상에 배치된 게이트 절연막 (21) 을 커버하고, 저부 (18c) 을 포함하는 수평 평면을 따라서 반도체 기판 (13) 내부에 층 형상으로 제공되며 제 1 및 제 2 엘리먼트 소자분리 영역 (14 및 17) 에 의해 복수의 영역들로 분할되는 제 1 영역 (85), 및 2 개의 게이트 전극 트렌치들 (18) 사이에 끼워진 반도체 기판 (13) 의 전체 부분 내에 제공되고 제 2 영역으로부터 하향하여 배치된 제 1 영역 (85) 에 도달하며 제 1 영역 (85) 과 일체형으로 형성된 제 2 영역 (86) 으로 구성된다. 따라서, "L" 은 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적되고, "H" 는 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적된 상태가 획득된다. 이 상태에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복되는 경우, 제 1 트랜지스터 (19-1) (미도시) 의 채널 내에 유도된 전자들 e- 이 n-형 불순물들을 함유하는 제 1 영역 (85) 에 의해 포집된다. 따라서, 제 1 트랜지스터 (19-1) 의 채널에 유도된 전자들 e- 이 제 2 트랜지스터 (19-2) 를 구성하는 제 2 불순물 확산 영역 (83) (드레인 영역) 에 도달하는 것으로부터 방지될 수 있다.
따라서, 하나의 셀의 축적 상태가 다른 인접 셀의 동작 상태로 인해 변경되는 방해 결함의 발생이 예방될 수 있어서, 제 2 트랜지스터 (19-2) 와 전기적으로 접속된 하부 전극 (57) 에 축적되는 제 1 트랜지스터 (19-1) 의 채널에 유도된 전자들 e- 로부터 발생된 H 정보는 파괴되지 않고, 그 상태는 L 로 변경되지 않는다.
또한, 서로에 대해 인접하도록 배치된 2 개의 게이트 전극들 (22) 사이의 인터벌이 50㎚ 이하인 DRAM 에서 조차도, 방해 결함의 발생은 방지될 수 있다.
도 17a 내지 도 17c, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 도 20a 내지 도 20c, 도 21a 내지 도 21c, 도 22a 내지 도 22c, 도 23a 내지 도 23c, 도 24a 내지 도 24c, 도 25a 내지 도 25c, 도 26a 내지 도 26c, 도 27a 내지 도 27c, 도 28a 내지 도 28c, 및 도 29 는 본 발명의 제 2 실시형태에 따라서 반도체 디바이스에 제공된 메모리 셀을 제조하는 프로세스를 나타내는 도면들이다.
도 17a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 17b 는 도 17a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 17c 는 도 17a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 18a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 18b 는 도 18a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 18c 는 도 18a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 19a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 19b 는 도 19a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 19c 는 도 19a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 20a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 20b 는 도 20a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 20c 는 도 20a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 21a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 21b 는 도 21a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 21c 는 도 21a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 22a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 22b 는 도 22a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 22c 는 도 22a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 23a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 23b 는 도 23a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 23c 는 도 23a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 24a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 24b 는 도 24a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 24c 는 도 24a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 25a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 25b 는 도 25a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 25c 는 도 25a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 26a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 26b 는 도 26a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 26c 는 도 26a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 27a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 27b 는 도 27a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 27c 는 도 27a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 28a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 28b 는 도 28a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 28c 는 도 28a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
또한, 도 29 에 도시된 제 2 실시형태의 반도체 디바이스 (80) 는 도 16 에 도시된 제 2 실시형태의 반도체 디바이스 (80) 의 단면에 대응한다. 또한, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 및 도 28a 에 도시된 라인 A-A 은 이전에 설명된 도 16 에 도시된 제 2 실시형태의 반도체 디바이스 (80) 의 단면에 대응한다.
제 2 실시형태에 따른 반도체 디바이스 (구체적으로, 메모리 셀 어레이 (81)) 를 제조하는 방법은, 도 17a 내지 도 17c, 도 18a 내지 도 18c, 도 19a 내지 도 19c, 도 20a 내지 도 20c, 도 21a 내지 도 21c, 도 22a 내지 도 22c, 도 23a 내지 도 23c, 도 24a 내지 도 24c, 도 25a 내지 도 25c, 도 26a 내지 도 26c, 도 27a 내지 도 27c, 도 28a 내지 도 28c, 및 도 29 를 참조하여 설명될 것이다.
먼저, 제 1 실시형태에서 설명된 도 3a 내지 도 3c 에 도시된 프로세스와 동일한 기술을 이용하는 도 17a 내지 도 17c 에 도시된 프로세스에서, 패드 산화막 (65), 개구 (66a) 를 갖는 트렌치 형상 실리콘 질화막 (66), 및 트렌치 (91) 가 순차적으로 형성된다 (도 3a 내지 도 3c 참조).
이 경우, 개구들 (66a) 은 트렌치 (91) 의 형성 영역에 대응하는 패드 산화막 (65) 을 노출하도록 형성된다.
또한, 트렌치 (91) 는 제 1 엘리먼트 소자분리 트렌치 (51) (도 1 참조) 의 일부이다. 트렌치 (91) 는 도 16 에 도시된 게이트 전극 트렌치 (18) 와 실질적으로 동일한 깊이를 갖는다.
게이트 전극 트렌치 (18) 의 깊이가 150㎚ 인 경우, 트렌치 (91) 의 깊이 D4 (반도체 기판 (13) 의 메인 표면 (13a) 으로부터의 깊이) 는 예를 들어 150㎚ 일 수도 있다. 또한, 트렌치 (91) 의 폭 W2 은 예를 들어 43㎚ 일 수도 있다.
다음으로, 도 18a 내지 도 18c 에 도시된 프로세스에서, 반도체 기판 (13) 과는 상이한 도전형을 갖는 불순물이 트렌치 (91) 의 저부 (91a) 으로 선택적으로 이온 주입되어 이에 따라 반도체 기판 (13) 내부에서 층을 이룬 불순물 확산 영역인 제 1 영역 (85) 을 형성한다.
구체적으로, n-형 불순물과는 상이한 도전형을 갖는 불순물 (반도체 기판 (13) 인 p-형 실리콘 기판) 인 인 (P) 이, 에너지가 10 KeV 이고 도즈량이 1E14 원자/㎠ 인 조건하에서 마스크로서 개구 (66a) 를 갖는 실리콘 질화막 (66) 을 이용하여 트렌치 (91) 의 저부 (91a) 으로 선택적으로 이온 주입되어, 이에 따라 깊이 D5 (반도체 기판 (13) 의 메인 표면 (13a) 으로부터 제 1 영역 (85) 의 중심 위치의 깊이) 가 150㎚ 인 위치에 60㎚ 의 두께 M1 을 갖는 제 1 영역 (85) 을 형성한다.
다음으로, 도 19a 내지 도 19c 에 도시된 프로세스에서, 도 18a 내지 도 18c 에 도시된 트렌치 (91) 로부터 하향하여 위치된 반도체 기판 (13) 이 마스크로서 개구들 (66a) 을 갖는 실리콘 질화막 (66) 을 이용하여 이방성 에칭 (구체적으로, 건식 에칭) 에 의해 에칭되어 이에 따라 복수의 제 1 엘리먼트 소자분리 트렌치들 (51) 을 형성한다.
따라서, 복수의 제 1 엘리먼트 소자분리 트렌치들 (51) 은 제 1 층 영역 (85) 을 통과하고, 제 1 엘리먼트 소자분리 트렌치들 (51) 의 저부들 (51c) 은 제 1 영역 (85) 로부터 하향하여 배치된다.
제 1 엘리먼트 소자분리 트렌치 (51) 의 깊이 D1 (반도체 기판 (13) 의 메인 표면 (13a) 로부터의 깊이) 는 예를 들어 250㎚ 일 수도 있다.
다음으로, 도 20a 내지 도 20c 에 도시된 프로세스에서, 제 1 엘리먼트 소자분리 트렌치 (51) 를 매립하는 제 1 엘리먼트 소자분리 절연막 (52) 이 제 1 실시형태에서 설명된 도 4a 내지 도 4c 에 도시된 프로세스와 동일한 기술을 이용하여 형성된다 (도 4a 내지 도 4c 참조).
따라서, 제 1 엘리먼트 소자분리 트렌치 (51) 및 제 1 엘리먼트 소자분리 절연막 (52) 으로 이루어지고, 제 1 영역 (85) 보다 깊은 복수의 제 1 엘리먼트 소자분리 영역들 (14) 이 형성되고, 제 2 방향으로 연장하는 밴드 형상 활성 영역 (16) 은 제 1 엘리먼트 소자분리 영역 (14) 에 의해 분할된다.
다음으로, 도 21a 내지 도 21c 에 도시된 프로세스에서, 실리콘 질화막 (66) 및 패드 산화막 (65) 이 제 1 실시형태에서 설명된 도 5a 내지 도 5c 에 도시된 프로세스와 동일한 기술을 이용하여 순차적으로 제거되고, 그후, 반도체 기판 (13) 의 메인 표면 (13a) 으로부터 돌출하는 제 1 엘리먼트 소자분리 절연막 (52) 이 제거되어, 제 1 엘리먼트 소자분리 절연막 (52) 의 상부 표면 (52a) 을 반도체 기판 (13) 의 메인 표면 (13a) 과 같은 높이가 되게 한다 (도 5a 내지 도 5c 참조).
다음으로, 도 22a 내지 도 22c 에 도시된 프로세스에서, 트렌치 형상 개구 (26A) 를 갖는 마스크 절연막 (26), 제 1 영역 (85) 보다 더 깊은 제 2 엘리먼트 소자분리 트렌치 (54), 및 실리콘 질화막 (26) 의 상부 표면 (26a) 과 같은 높이가 된 상부 표면 (55a) 을 갖고 제 2 엘리먼트 소자분리 트렌치 (54) 를 매립하는 제 2 엘리먼트 소자분리 절연막 (55) 이 제 1 실시형태에서 설명된 도 6a 내지 도 6c 에 도시된 프로세스와 동일한 기술을 이용하여 순차적으로 형성된다 (도 6a 내지 도 6c 참조).
따라서, 제 2 엘리먼트 소자분리 트렌치 (54) 및 제 2 엘리먼트 소자분리 절연막 (55) 으로 이루어지고, 도 21a 내지 도 21c 에 도시된 밴드 형상 활성 영역 (16) 을 복수의 엘리먼트 형성 영역들 R 로 분할하며, 제 1 영역 (85) 을 통과하는 제 2 엘리먼트 소자분리 영역 (17) 이 형성된다.
제 2 엘리먼트 소자분리 트렌치 (54) 의 깊이 D2 (반도체 기판 (13) 의 메인 표면 (13a) 으로부터의 깊이) 는 예를 들어 250㎚ 일 수도 있다.
따라서, 반도체 기판 (13) 내에 형성된 제 1 엘리먼트 소자분리 트렌치 (51) 및 제 1 엘리먼트 소자분리 트렌치 (51) 를 매립하고 밴드 형상 활성 영역 (16) 을 분할하는 제 1 엘리먼트 소자분리 절연막 (52) 으로 구성되는 제 1 엘리먼트 소자분리 영역 (14) 이 형성된 후, 반도체 기판 (13) 내에 형성된 제 2 엘리먼트 소자분리 트렌치 (54) 및 제 2 엘리먼트 소자분리 트렌치 (54) 를 매립하고 복수의 엘리먼트 형성 영역들 R 을 분할하는 제 2 엘리먼트 소자분리 절연막 (55) 으로 구성되는 제 2 엘리먼트 소자분리 영역 (17) 이 형성된다. 따라서, 게이트 절연막 (21) 을 통해서 음의 전위가 인가되는 더미 게이트 전극 (미도시) 이 복수의 엘리먼트 형성 영역들 R 을 분할하기 위해 제 2 엘리먼트 소자분리 트렌치 (54) 내에 제공되는 경우와 비교하여, 더미 게이트 전극의 전위가 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 에 부정적으로 영향을 주지 않도록 (도 16 참조), 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 쉽게 턴 온 될 수 있고, 메모리 셀 어레이 (81) 의 데이터 보유 특성이 개선될 수 있다.
다음으로, 제 1 실시형태에 설명된 도 7a 내지 도 7c 에 도시된 프로세스와 동일한 기술을 이용하는 도 23a 내지 도 23c 에 도시된 프로세스에서, 트렌치 형상 개구 (26B) 는 마스크 절연막 (26) 내에 형성된 후, 제 2 측면들 (18b) 이 서로 대면하도록 2 개의 게이트 전극 트렌치들 (18) 이 형성된다 (도 7a 내지 도 7c 참조).
이 경우, 게이트 전극 트렌치들 (18) 의 저부들 (18c) 이 제 1 영역 (85) 에 도달하도록 (제 1 영역 (85) 을 노출하도록) 2 개의 게이트 전극 트렌치들 (18) 이 형성된다. 따라서, 2 개의 게이트 전극 트렌치들 (18) 의 저부들 (18c) 은 제 1 영역 (85) 으로 커버된다.
2 개의 게이트 전극 트렌치들 (18) 의 깊이 D3 (반도체 기판 (13) 의 메인 표면 (13a) 으로부터의 깊이) 는 제 1 및 제 2 엘리먼트 소자분리 트렌치들 (51 및 54) 의 깊이들 D1 및 D2 보다 작다. 제 1 및 제 2 엘리먼트 소자분리 트렌치들 (51 및 54) 의 깊이들 D1 및 D2 이 250㎚ 이면, 게이트 전극 트렌치 (18) 의 깊이 D3 는 예를 들어 150㎚ 일 수도 있다.
다음으로, 도 24a 내지 도 24c 에 도시된 프로세스에서, 게이트 절연막 (21), 게이트 전극 (22), 및 마스크 절연막 (26) 의 상부 표면 (26a) 과 같은 높이가 된 상부 표면 (24a) 을 갖는 매립된 절연막 (24) 이 제 1 실시형태에서 설명된 도 8a 내지 도 8c 에 도시된 프로세스와 동일한 기술을 이용하여 순차적으로 형성된다 (도 8a 내지 도 8c 참조).
따라서, 게이트 전극 트렌치 (18) 의 저부 (18c) 상에 형성된 게이트 절연막 (21) 이 제 1 영역 (85) 으로 커버되기 때문에, 게이트 전극 트렌치 (18) 의 저부 (18c) 를 구성하는 반도체 기판 (13) 은 도 16 에 도시된 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 동작할 때 채널로서 기능하지 않는다.
다음으로, 도 25a 내지 도 25c 에 도시된 프로세스에서, n-형 불순물과는 상이한 도전형 (반도체 기판 (13) 인 p-형 실리콘 기판) 을 갖는 불순물인 인 (P) 이, 에너지가 100 KeV 이고 도즈량이 1E14 원자/㎠ 인 조건하에서 제 1 실시형태에서 설명된 도 9a 내지 도 9c 에 도시된 프로세스와 동일한 기술을 이용하여 도 24a 내지 도 24c 에 도시된 구조의 전체 상부 표면으로 이온 주입된다.
따라서, 제 1 불순물 확산 영역 (28) 이 게이트 전극 트렌치 (18) 와 제 1 엘리먼트 소자분리 영역 (17) 사이에 위치된 반도체 기판 (13) 의 메인 표면 (13a) 의 측부에 형성되고, 불순물 확산 영역 (71) 의 일부인 제 2 불순물 확산 영역 (83) 이 2 개의 게이트 전극 트렌치들 (18) 사이에 위치된 반도체 기판 (13) 내부에 형성된다 (도 9a 내지 도 9c 참조).
이 경우, 제 1 불순물 확산 영역 (28) 및 불순물 확산 영역 (71) 은 제 1 영역 (85) 와 접촉하도록 형성되지 않는다. 또한, 이 단계에서, 마스크 절연막 (26) 의 두께는 예를 들어, 50㎚ 일 수도 있다.
다음으로, 도 26a 내지 도 26c 에 도시된 프로세스에서, 트렌치 형상 개구 (73a) 를 갖는 포토레지스트 (73) 및 불순물 확산 영역 (71) 의 상부 표면 (71a) 을 노출하는 개구 (32) 가 제 1 실시형태에 설명된 도 10a 내지 도 10c 에 도시된 프로세스에서와 같은 기술을 이용하여 순차적으로 형성된다 (도 10a 내지 도 10c 참조).
다음으로, 도 27a 내지 도 27c 에 도시된 프로세스에서, n-형 불순물 (반도체 기판 (13) 인 p-형 실리콘 기판) 과는 상이한 도전형을 갖는 불순물인 인 (P) 이, 포토레지스트 (73) 로부터 노출된 그리고 불순물 확산 영역 (71) 이 에너지가 100 KeV 이고 도즈량이 1E14 원자/㎠ 인 조건하에서 형성된 반도체 기판 (13) (즉, 2 개의 게이트 전극 트렌치들 (18) 사이에 위치된 반도체 기판 (13)) 으로 선택적으로 이온 주입된다.
따라서, 제 1 영역 (85) 에 접촉하고 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면 (18b) 에 배치된 게이트 절연막 (21) 을 커버하는 제 2 영역 (86) (제 2 불순물 확산 영역 (83) 의 일부인 영역) 이 2 개의 게이트 전극 트렌치들 (18) 사이에 위치된 전체 반도체 기판 (13) 내에 형성된다.
따라서, 제 1 및 제 2 영역들 (85 및 86) 로 이루어지고 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 및 저부들 (18c) 내에 배치된 게이트 절연막 (21) 을 커버하는 제 2 불순물 확산 영역 (83) 이 형성되고, 각각 게이트 절연막 (21), 게이트 전극 (22), 매립된 절연막 (24), 제 1 불순물 확산 영역 (28), 및 제 2 불순물 확산 영역 (83) 을 포함하는 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 형성된다.
이에 따라, 제 2 불순물 확산 영역 (83) 이 반도체 기판 (13) 내에 형성되어 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 및 저부들 (18c) 상에 배치된 게이트 절연막 (21) 을 커버하고, 이에 따라 게이트 전극 트렌치 (18) 의 3 개의 표면들 (구체적으로, 제 1 및 제 2 대향 측면들 (18a 및 18b), 및 저부 (18c)) 중 하나의 표면 (제 1 측면 (18a)) 만 채널영역으로서 이용되는것을 가능하게 한다.
따라서, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) (도 16 참조) 이 온 (on) 상태로 진입할 때, 온 전류가 흐르는 채널 영역은 종래의 트랜지스터와 비교하여 감소될 수 있다. 따라서, 소형화된 메모리 셀에서 조차도, 채널 저항이 온 전류를 증가시키기 위해 감소될 수 있다.
또한, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 중 하나가 동작하는 경우, 다른 트랜지스터의 오작동은 억제될 수 있다. 따라서, 반도체 디바이스 (80) 가 소형화되고 게이트 전극 (22) 이 작은 피치로 배치되는 경우에도, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 은 독립적으로 그리고 안정적으로 동작될 수 있다.
다음으로, 도 28a 내지 도 28c 에 도시된 프로세스에서, 도 27a 및 도 27b 에 도시된 포토레지스트 (73) 가 제거된다.
다음으로, 도 29 에 도시된 프로세스에서, 제 1 실시형태에서 설명된 도 13 에 도시된 프로세스와 동일한 기술을 이용하여, 개구 (32) 를 매립하고 제 2 영역 (86) 의 상부 표면 (86a) 에 접촉하는 콘택트 플러그 (33), 비트 라인 (34), 및 캡 절연막 (36) 이 일괄적으로 형성되고, 그후, 측벽 막 (37) 및 층간 절연막 (38) 이 순차적으로 형성된다 (도 13 참조).
또한, 측벽 막 (37) 이 실리콘 질화막 (SiN 막) 및 실리콘 산화막 (SiO2 막) 을 순차적으로 적층함으로써 형성될 수도 있다.
따라서, SOG 방법에 의해 층간 절연막 (38) 으로서 형성된 코팅된 절연막 (구체적으로, 실리콘 산화막 (SiO2 막)) 이 형성될 때, 실리콘 산화막 (코팅된 절연막) 의 젖음성이 강화된다. 따라서, 실리콘 산화막 (코팅된 절연막) 내에 텅 빈 공간의 발생이 억제될 수 있다.
다음으로, 제 1 실시형태에서 설명된 도 14 에 도시된 프로세스와 동일한 기술을 이용하여, 콘택트 홀 (41), 제 1 불순물 확산 영역 (28) 의 상부 표면 (28a) 에 접촉하는 용량성 콘택트 플러그 (42), 용량성 콘택트 패드 (44), 실리콘 질화막 (46), 그리고 하부 전극 (57), 용량성 절연막 (58), 및 상부 전극 (59) 으로 구성되는 커패시터 (48) 가 순차적으로 형성된다.
다음으로, 도시되지 않은 층간 절연막, 비아, 및 배선이 상부 전극 (59) 의 상부 표면 (59a) 상에 형성되어 이에 따라 제 2 실시형태의 반도체 디바이스 (80) 를 제조한다.
제 2 실시형태의 반도체 디바이스를 제조하는 방법에 따라서, 반도체 기판 (13) (p-형 실리콘 기판) 과는 상이한 도전형을 갖는 n-형 불순물이 제 1 층을 이룬 영역 (85) 을 형성하기 위해 선택적으로 이온 주입되고, 그후, n-형 불순물들이 제 1 층을 이룬 영역 (85) 에 접촉하는 제 2 영역 (86) 을 형성하기 위해 2 개의 게이트 전극 트렌치들 (18) 사이에 배치된 반도체 기판 (13) 의 전체 부분으로 선택적으로 이온 주입되어, 그 결과, 제 1 및 제 2 영역 (85 및 86) 으로 이루어지고 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면 (18b) 및 저부들 (18c) 상에 형성된 게이트 절연막 (21) 을 커버하는 제 2 불순물 확산 영역 (83) 을 형성한다. 따라서, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 동작될 때, 채널 영역은 제 1 측면 (18) 상에 배치된 게이트 절연막 (21) 의 하부 부분에 접촉하는 반도체 기판 (13) 에만 형성될 수 있다.
따라서, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) (도 16 참조) 이 온 상태로 진입할 때, 온 전류가 흐르는 채널 영역은 종래 트랜지스터와 비교하여 감소될 수 있다. 따라서, 소형화된 메모리 셀에서 조차, 채널 저항은 온 전류를 증가시키기 위해 감소될 수 있다.
또한, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 중 하나가 동작할 때, 다른 트랜지스터의 오작동은 억제될 수 있다. 따라서, 반도체 디바이스 (80) 가 소형화되고, 게이트 전극 (22) 이 작은 피치로 배치될 때조차도, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 독립적으로 그리고 안정적으로 동작될 수 있다.
또한, 게이트 전극 트렌치 (18) 의 저부 (18c) 상에 배치된 게이트 절연막 (21) 을 커버하고, 저부 (18c) 을 포함하는 수평면을 따라서 반도체 기판 (13) 내부에 층을 이룬 형상으로 제공되며, 제 1 및 제 2 엘리먼트 소자분리 영역들 (14 및 17) 에 의해 복수의 영역들로 분할되는 제 1 영역 (85) 이 형성되고, 그후, 제 2 영역 (86) 으로부터 하향하여 배치된 제 1 영역 (85) 에 도달하는 제 2 영역 (86) 이 2 개의 게이트 전극 트렌치들 (18) 사이에 끼워진 반도체 기판 (13) 의 전체 부분 내에 형성되어 이에 따라 제 1 및 제 2 영역들 (85 및 86) 으로 구성되는 제 2 불순물 확산 영역 (83) 을 형성한다. 따라서, "L" 이 제 1 트랜지스터 (19-1) 과 전기적으로 접속된 하부 전극 (57) 내에 축적되고, "H" 이 제 1 트랜지스터 (19-1) 과 전기적으로 접속된 하부 전극 (57) 내에 축적된 상태가 획득된다. 이 상태에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복될 때, 제 1 트랜지스터 (19-1) (미도시) 의 채널내에 유도된 전자들 e- 이 n-형 불순물들을 함유하는 제 1 영역 (85) 에 의해 포집된다. 따라서, 제 1 트랜지스터 (19-1) 의 채널 내에 유도된 전자들 e- 이 제 2 트랜지스터 (19-2) 를 구성하는 제 2 불순물 확산 영역 (83) (드레인 영역) 에 도달하는 것으로부터 예방될 수 있다.
따라서, 하나의 셀의 축적 상태가 다른 인접 셀의 동작 상태로 인해 변경되는 방해 결함의 발생이 예방되어, 제 2 트랜지스터 (19-2) 에 전기적으로 접속된 하부 전극 (57) 에 축적되는 제 1 트랜지스터 (19-1) 의 채널 내에 유도된 전자들 e- 로부터 결과로 초래되는 H 정보는 파괴되지 않고, 그 상태는 L 상태로 변경되지 않는다.
또한, 서로 인접하여 배치된 2 개의 게이트 전극들 (22) 사이에 인터벌이 50 ㎚ 이하인 DRAM 에서 조차, 방해 결함의 발생이 예방될 수 있다.
도 30a 내지 도 30c 는 본 발명의 제 2 실시형태에 따른 반도체 디바이스에 제공된 메모리 셀 어레이를 제조하는 프로세스의 변화를 나타내는 도면이다.
도 30a 는 메모리셀 어레이가 형성되는 영역의 평면도이고, 도 30b 는 도 30a 에 도시된 구조의 라인 A-A 를 따라서 취해진 단면도이고, 도 30c 는 도 30a 에 도시된 구조의 라인 B-B 를 따라서 취해진 단면도이다. 또한, 도 30a 에 도시된 라인 A-A 는 이전에 설명된 도 16 에 도시된 제 2 실시형태의 반도체 디바이스 (80) 의 단면에 대응한다.
다음으로, 제 2 실시형태에 따라서 반도체 디바이스 (80) 에 제공된 메모리 셀 어레이 (81) 의 변종을 제조하는 방법이 도 30a 내지 도 30c 를 주로 참조하여 설명될 것이다.
먼저, 도 30a 내지 도 30c 에 도시된 프로세스에서, 반도체 기판 (13) 과는 상이한 도전형을 갖는 불순물이 반도체 기판 (13) 의 전체 메인 표면 (13a) 으로 선택적으로 이온 주입되어 이에 따라 반도체 기판 (13) 내부에서 층을 이룬 불순물 확산 영역인 제 1 영역 (85) 을 형성한다.
구체적으로, n-형 불순물과는 상이한 도전형 (반도체 기판 (13) 인 p-형 실리콘 기판) 을 갖는 불순물인 인 (P) 이, 에너지가 120 KeV 이고 도즈량이 1E14 원자/㎠ 인 조건하에서, 반도체 기판 (13) 의 전체 메인 표면 (13a) 으로 이온 주입되어, 이에 따라 150㎚ 의 깊이 D5 (반도체 기판 (13) 의 메인 표면 (13a) 으로부터 제 1 영역 (101) 의 중심 위치의 깊이) 의 위치에서 60㎚ 의 두께 M1 을 갖는 제 1 영역 (101) 을 형성한다.
다음으로, 제 1 실시형태에서 설명된 도 3a 내지 도 3c 에 도시된 프로세스와 동일한 프로세스가 수행되어 이에 따라 제 2 실시형태에서 설명된 도 19a 내지 도 19c 에서 도시된 구조를 형성한다.
그후, 제 2 실시형태에 설명된 도 20a 내지 도 20c 에 도시된 프로세스에서 도 29 에 도시된 프로세스까지의 프로세스들이 순차적으로 수행되어 이에 따라 도 16 에 도시된 제 2 실시형태의 반도체 디바이스 (80) 를 제조한다.
따라서, 제 2 불순물 확산 영역 (96) 의 일부인 제 1 영역 (85) 이 먼저 형성될 수도 있고, 반도체 디바이스 (80) 의 변종을 제조하는 방법을 이용하여, 제 2 실시형태의 반도체 디바이스 (80) 를 제조하는 방법의 효과와 동일한 효과가 획득될 수 있다.
제 3 실시형태
도 31 은, 본 발명의 제 3 실시형태에 따른 반도체 디바이스에 제공된 메모리 셀 어레이의 단면도이고, 도 1 에 도시된 라인 A-A 을 따라서 취해진 단면에 대응한다.
도 31 에서, DRAM 은 제 3 실시형태의 반도체 디바이스 (90) 의 일 예시로서 설명된다. 또한, 도 31 에서, 사실상, 도 1 에 도시된 X 방향으로 연장하는 비트 라인 (34) 이 대략적으로 도시된다. 또한, 도 31 에서, 도 16 에 도시된 제 2 실시형태의 반도체 디바이스 (80) 의 컴포넌트들과 동일한 컴포넌트들에는 동일한 참조 수치가 할당된다.
도 31 을 참조하여, 제 3 실시형태의 반도체 디바이스 (90) 는, 반도체 디바이스 (90) 가 제 2 실시형태의 반도체 디바이스 (80) 에 제공된 메모리 셀 어레이 (81) 에 대한 대안으로서 메모리 셀 어레이 (91) 을 포함하는 것을 제외하고는 반도체 디바이스 (80) 와 동일한 구성을 갖는다.
메모리 셀 (91) 은, 제 2 엘리먼트 소자분리 영역 (93) 및 제 2 불순물 확산 영역 (96) 이 제 2 실시형태에 설명된 메모리 셀 어레이 (81) 에 제공된 제 2 엘리먼트 소자분리 영역 (17) 및 제 2 불순물 확산 영역 (83) 에 대한 대안으로서 제공되고, 제 3 불순물 확산 영역 (95) 이 제공되는 것을 제외하고는, 메모리 셀 어레이 (81) 와 동일한 구성을 갖는다.
제 2 엘리먼트 소자분리 영역 (93) 은, 게이트 전극 트렌치 (18) 와 실질적으로 동일한 깊이를 갖는 제 2 엘리먼트 소자분리 트렌치 (98) 를 제 2 엘리먼트 소자분리 절연막 (55) 으로 매립함으로써 형성된다. 제 2 엘리먼트 소자분리 영역 (93) 로 구성되는 제 2 엘리먼트 소자분리 절연막 (55) 의 상부 표면 (55a) 은 마스크 절연막 (26) 의 상부 표면 (26a) 과 같은 높이가 된다.
게이트 전극 트렌치 (18) 의 깊이가 150㎚ 인 경우, 제 2 엘리먼트 소자분리 트렌치 (98) 의 깊이는 예를 들어 150㎚ 일 수도 있다.
제 3 불순물 확산 영역 (95) 이 높은 농도로 반도체 기판 (13) (p-형 실리콘 기판) 으로 반도체 기판 (13) 과 동일한 도전형을 갖는 p-형 불순물을 이온 주입함으로써 형성된 영역이다. 즉, 제 3 불순물 확산 영역 (95) 의 p-형 불순물 농도가 반도체 기판 (13) 의 불순물 농도보다 높다. 반도체 기판 (13) 의 p-형 불순물 농도가 1E16 원자/㎠ 이면, 제 3 불순물 확산 영역 (95) 의 p-형 불순물 농도는 예를 들어 1E19 원자/㎠ 일 수도 있다.
제 3 불순물 확산 영역 (95) 은, 제 2 엘리먼트 소자분리 영역 (93) 의 저부 (93A) 을 둘러싸도록 배치되고 제 2 인접 불순물 확산 영역 (96) (구체적으로, 제 1 영역 (101)) 에 접촉한다. 제 3 불순물 확산 영역 (95) 은 이후 설명될 제 2 불순물 확산 영역 (96) 로 구성되는 제 1 영역 (101) 이 제 2 엘리먼트 소자분리 영역 (93) 에 접촉하는 것을 예방하기 위한 불순물 확산 영역이다.
제 2 불순물 확산 영역 (96) 은, 제 1 층을 이룬 영역 (101) 이 제 2 실시형태에 설명된 제 2 불순물 확산 영역 (83) 에 제공된 제 1 층을 이룬 영역 (85) 에 대한 대안으로서 제공되는 것을 제외하고는 제 2 불순물 확산 영역 (83) 과 동일한 구성을 갖는다.
제 1 영역 (101) 이 제 3 불순물 확산 영역 (95) 과 동일한 깊이로 형성되고 제 2 영역 (86) 과 일체형으로 형성된다. n-형 불순물 확산 영역은 제 1 영역 (101) 을 포함하는 제 2 불순물 확산 영역 (96) 으로서 이용될 수도 있다.
제 1 영역 (101) 은 2 개의 게이트 전극 트렌치들 (18) 의 저부들 (18c) 내에 형성된 게이트 절연막 (21) 을 커버한다. 제 1 영역 (101) 은 제 2 실시형태에 설명된 제 2 층을 이룬 영역 (86) 을 제 3 불순물 확산 영역 (95) 에 의해 엘리먼트 형성 영역들로 분할함으로써 형성된다.
제 1 영역 (101) 은 제 2 엘리먼트 소자분리 영역 (93) 과 접촉하지 않고 제 3 불순물 확산 영역 (95) 에 접촉한다. 따라서, 제 3 불순물 확산 영역 (95) 은 제 1 영역 (101) 과 제 2 엘리먼트 소자분리 영역 (93) 사이에 형성된다.
제 3 실시형태의 반도체 디바이스에 따르면, 제 2 엘리먼트 소자분리 영역 (93) 은 2 개의 게이트 전극 트렌치들 (18) 과 실질적으로 동일한 깊이를 갖고, 반도체 기판보다 높은 농도로 반도체 기판 (p-형 실리콘 기판) 과 동일한 도전형을 갖는 p-형 불순물들을 포함하고 제 2 엘리먼트 소자분리 영역 (93) 의 저부 (93A) 을 둘러싸기 위해 반도체 기판 (13) 내에 제공되며 제 1 영역 (101) 에 접촉하는 제 3 불순물 확산 영역 (95) 이 제공된다. 따라서, 게이트 전극 (22) 과 제 2 엘리먼트 소자분리 영역 (93) 사이에 위치된 반도체 기판 (13) 내에 축적된 여분의 전하들을 방출하기 위한 경로 (제 3 불순물 확산 영역 (95) 으로부터 하향하여 위치된 반도체 기판 (13) 내에 전하를 방출하기 위한 경로) 가 제 2 엘리먼트 소자분리 영역 (93) 의 저부 (93A) 과 제 1 영역 (101) 사이에 형성될 수 있다. 따라서, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 개별적으로 그리고 안정적으로 동작될 수 있다.
또한, 2 개의 게이트 전극 트렌치들 (18) 의 저부들 (18c) 상에 형성된 게이트 절연막 (21) 을 커버하고 제 3 불순물 확산 영역 (85) 에 의해 엘리먼트 형성 영역들로 분할된 제 1 영역 (101), 및 2 개의 게이트 전극 트렌치들 (18) 사이에 끼워진 반도체 기판 (13) 의 전체 부분에 제공되고 제 2 영역으로부터 하향하여 배치된 제 1 영역 (101) 에 도달하고 제 1 영역 (101) 과 일체형으로 형성된 제 2 영역 (86) 으로 구성되는 제 2 불순물 확산 영역 (96) 이 제공된다. 따라서, "L" 이 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적되고 "H" 가 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적된 상태가 획득된다. 이 상태에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복되는 경우, 제 1 트랜지스터 (19-1) (미도시) 의 채널에 유도된 전자들 e- 은 n-형 불순물들을 함유하는 제 1 영역 (101) 에 의해 포집된다. 따라서, 제 1 트랜지스터 (19-1) 의 채널 내에 유도된 전자들 e- 이 제 2 트랜지스터 (19-2) 를 구성하는 제 2 불순물 확산 영역 (96) (드레인 영역) 에 도달하는 것으로부터 억제될 수 있다.
따라서, 하나의 셀의 축적 상태가 다른 인접 셀의 동작 상태로 인해 변경되는 방해 결함의 발생이 억제될 수 있어, 제 2 트랜지스터 (19-2) 에 전기적으로 접속된 하부 전극 (57) 에 축적되는 제 1 트랜지스터 (19-1) 의 채널에 유도된 전자들 e- 로부터 결과로 도출되는 H 정보는 파괴되지 않고, 그 상태는 L 상태로 변경되지 않는다.
또한, 서로에 대해 인접하도록 배치된 2 개의 게이트 전극들 (22) 사이의 인터벌이 50㎚ 이하인 DRAM 에서 조차도, 방해 결함의 발생이 억제될 수 있다.
또한, 제 3 실시형태의 반도체 디바이스 (90) 에서, 제 2 실시형태의 반도체 디바이스 (80) 의 효과와 동일한 효과가 획득될 수 있다.
도 32a 내지 도 32c, 도 33a 내지 도 33c, 도 34a 내지 도 34c, 도 35a 내지 도 35c, 도 36a 내지 도 36c, 도 37a 내지 도 37c, 도 38a 내지 도 38c, 도 39a 내지 도 39c, 및 도 40 은 본 발명의 제 3 실시형태에 따라서 반도체 디바이스에 제공된 메모리 셀을 제조하는 프로세스를 나타내는 도면들이다.
도 32a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 32b 는 도 32a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 32c 는 도 32a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 33a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 33b 는 도 33a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 33c 는 도 33a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 34a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 34b 는 도 34a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 34c 는 도 34a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 35a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 35b 는 도 35a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 35c 는 도 35a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 36a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 36b 는 도 36a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 36c 는 도 36a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 37a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 37b 는 도 37a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 37c 는 도 37a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 38a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 38b 는 도 38a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 38c 는 도 38a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 39a 는 메모리 셀 어레이가 형성된 영역의 평면도이고, 도 39b 는 도 39a 에 도시된 구조의 라인 A-A 을 따라서 취해진 단면도이며, 도 39c 는 도 39a 에 도시된 구조의 라인 B-B 을 따라서 취해진 단면도이다.
도 40 은 도 31 에 도시된 제 3 실시형태의 반도체 디바이스 (90) 의 단면에 대응한다. 또한, 도 32a, 도 33a, 도 34a, 도 35a, 도 36a, 도 37a, 도 38a 및 도 39a 에 도시된 라인 A-A 을 따라서 취해진 단면은 이미 설명된 도 31 에 도시된 제 3 실시형태의 반도체 디바이스 (90) 의 단면에 대응한다.
본 발명의 제 3 실시형태에 따라서 반도체 디바이스 (90) (구체적으로, 메모리 셀 (91)) 를 제조하는 방법은 도 32a 내지 도 32c, 도 33a 내지 도 33c, 도 34a 내지 도 34c, 도 35a 내지 도 35c, 도 36a 내지 도 36c, 도 37a 내지 도 37c, 도 38a 내지 도 38c, 도 39a 내지 도 39c, 및 도 40 을 참조하여 설명될 것이다.
도 32a 내지 도 32c 에 도시된 프로세스에서, 제 1 실시형태에 설명된 도 3a 내지 도 3c 에 도시된 프로세스로부터 도 5a 내지 도 5c 에 도시된 프로세스까지의 프로세스들이 수행되어 이에 따라 도 5a 내지 도 5c 에 도시된 구조를 형성한다.
다음으로, 개구 (26A) 를 갖는 마스크 절연막 (26) 및 (반도체 기판 (13) 을 에칭함으로써 형성된) 제 2 엘리먼트 소자분리 트렌치 (98) 가 순차적으로 제 1 실시형태의 도 6a 내지 도 6c 에 도시된 프로세스와 동일한 기술을 이용하여 반도체 기판 (13) 의 메인 표면 (13a) 상에 순차적으로 형성된다. 제 2 엘리먼트 소자분리 트렌치 (98) 의 깊이 D6 (반도체 기판 (13) 의 메인 표면 (13a) 으로부터의 깊이) 는 150㎚ 일 수도 있다.
다음으로, 도 33a 내지 도 33c 에 도시된 프로세스에서, 반도체 기판 (13) 과 동일한 도전형을 갖는 불순물들이 반도체 기판 (13) 보다 높은 농도로 제 2 엘리먼트 소자분리 트렌치 (98) 의 저부 (98a) 으로 이온 주입되고, 제 2 엘리먼트 소자분리 트렌치 (98) 의 저부 (98A) 을 둘러싸는 제 3 불순물 확산 영역 (95) 이 형성된다.
구체적으로, p-형 불순물들 (반도체 기판 (13) 과 동일한 도전형을 갖는 불순물들) 인 보론 (B) 이 제 2 엘리먼트 소자분리 트렌치 (98) 의 저부 (98a) 으로 이온 주입되어 이에 따라 제 2 엘리먼트 소자분리 트렌치 (98) 의 저부 (98A) 을 둘러싸기 위해 반도체 기판 (13) 의 p-형 불순물들 보다 높은 농도를 갖는 p-형 불순물 확산 영역인 제 3 불순물 확산 영역 (95) 을 형성한다.
반도체 기판 (13) 의 p-형 불순물 농도가 1E16 원자/㎠ 인 경우, 제 3 불순물 확산 영역 (95) 의 p-형 불순물 농도는 1E19 원자/㎠ 일 수도 있다.
다음으로, 도 34a 내지 도 34c 에 도시된 프로세스에서, 제 2 엘리먼트 소자분리 트렌치 (98) 를 매립하고 마스크 절연막 (26) 의 상부 표면 (26a) 과 같은 높이가 된 상부 표면 (55a) 을 갖는 제 2 엘리먼트 절연막 (55) 이 제 1 실시형태의 도 6a 내지 도 6c 를 참조하여 설명된 방법과 동일한 기술을 이용하여 형성된다 (도 6a 내지 도 6c 참조).
따라서, 제 2 엘리먼트 소자분리 트렌치 (98) 및 제 2 엘리먼트 소자분리 절연막 (55) 으로 이루어지고 도 33a 에 도시된 밴드 형상 활성 영역 (16) 을 복수의 엘리먼트 형성 영역들 R 로 분할하는 제 2 엘리먼트 소자분리 영역 (93) 이 형성된다.
다음으로, 도 35a 내지 도 35c 에 도시된 프로세스에서, 트렌치 형상 개구 (26B) 및 제 1 대향 측면들 (18a) 을 갖는 2 개의 게이트 전극 트렌치들 (18) 이 제 1 실시형태의 도 7a 내지 도 7c 를 참조하여 설명된 방법과 동일한 기술을 이용하여 마스크 절연막 (26) 내에 순차적으로 형성된다.
이 경우, 게이트 전극 트렌치 (18) 의 깊이 D3 (반도체 기판 (13) 의 메인 표면 (13a) 으로부터의 깊이) 는 제 2 엘리먼트 소자분리 트렌치 (98) 의 깊이와 실질적으로 동일하다. 제 2 엘리먼트 소자분리 트렌치 (98) 의 깊이가 150㎚ 인 경우, 게이트 전극 트렌치 (18) 의 깊이 D3 는 예를 들어 150㎚ 일 수도 있다.
다음으로, 도 36a 내지 도 36c 에 도시된 프로세스에서, 반도체 기판 (13) (p-형 실리콘 기판) 과는 상이한 도전형을 갖는 n-형 불순물들이 게이트 전극 트렌치 (18) 의 저부 (18c) 으로 이온 주입되어 이에 따라 제 3 불순물 확산 영역 (95) 과 동일한 깊이를 갖는 제 1 영역 (101) (제 2 불순물 확산 영역 (96) 의 일부임) 을 형성한다.
구체적으로, n-형 불순물들 (반도체 기판 (13) 인 P-형 실리콘 기판과 상이한 도전형을 갖는 불순물들) 인 인 (P) 이, 에너지가 100 KeV 이고 도즈량이 1E14 원자/㎠ 인 조건하에서, 게이트 전극 트렌치 (18) 의 저부 (18c) 으로 선택적으로 이온 주입되어, 이에 따라 제 3 불순물 확산 영역 (95) 과 동일한 깊이에 제 1 영역 (101) 을 형성한다.
이 경우, 제 1 영역 (101) 은 제 2 엘리먼트 소자분리 영역 (93) 을 향하는 방향 (측면 방향) 으로 확산하도록 시도한다. 그러나, 고농도 p-형 불순물 확산 영역이 제 3 불순물 확산 영역 (95) 이 제 2 엘리먼트 소자분리 영역 (93) 의 저부 (93A) 에 형성되기 때문에, 제 1 영역 (101) 은 제 2 엘리먼트 소자분리 영역 (93) 에 도달하지 않는다.
따라서, 도 36b 에 도시된 것과 같이, 제 3 불순물 확산 영역 (95) 은 제 2 엘리먼트 소자분리 영역 (93) 의 저부 (93A) 및 제 1 영역 (101) 사이에 존재하고, 제 3 불순물 확산 영역 (95) 은 전하들이 이동할 수 있는 패시지로서 기능한다.
다음으로, 도 37a 내지 도 37c 에 도시된 프로세스에서, 게이트 절연막 (21), 게이트 전극 (22), 및 매립된 절연막 (24) 이 제 1 실시형태의 도 8a 내지 도 8c 를 참조하여 설명된 방법과 동일한 기술을 이용하여 순차적으로 형성된다 (도 8a 내지 도 8c 참조).
이 경우, 게이트 전극 트렌치 (18) 의 저부 (18c) 에 형성된 게이트 절연막 (21) 이 제 1 영역 (101) 으로 커버되기 때문에, 게이트 전극 트렌치 (18) 의 저부 (18c) 로 구성되는 반도체 기판 (13) 은 채널로서 기능하지 않는다.
다음으로, 도 38a 내지 도 38c 에 도시된 프로세스에서, n-형 불순물들인 인 (P) 이, 에너지가 100 KeV 이고 도즈량이 1E14 원자/㎠ 인 조건하에서, 제 1 실시형태의 도 9a 내지 도 9c 를 참조하여 설명된 방법과 동일한 기술을 이용하여 도 37a 내지 도 37c 에 도시된 구조의 전체 상부 표면으로 이온 주입되어, 이에 따라 제 1 불순물 확산 영역 (28), 및 불순물 확산 영역 (71) 의 일부인 제 2 영역 (86) 을 동시에 형성한다 (도 9a 내지 도 9c 참조).
다음으로, 도 39a 내지 도 39c 에 도시된 프로세스에서, 제 1 실시형태의 도 10a 내지 도 10c, 도 11a 내지 도 11c, 및 도 12a 내지 도 12c 에 도시된 프로세스와 동일한 기술을 이용하여, 2 개의 게이트 전극 트렌치들 (18) 사이에 위치되고 2 개의 게이트 전극 트렌치들 (18) 의 제 2 측면들 (18b) 내에 형성된 반도체 기판 (13) 의 전체 부분이 게이트 절연막 (21) 으로 커버되고, 제 1 영역 (101) 에 접촉하는 제 1 영역 (85) 이 형성된다.
따라서, 제 1 영역 (85) 및 제 1 영역 (101) 으로 구성되는 제 2 불순물 확산 영역 (96) 이 형성된다.
다음으로, 도 40 에 도시된 프로세스에서, 제 1 실시형태에 설명된 도 13 내지 도 15 에 도시된 프로세스와 동일한 프로세스가 수행되어 이에 따라 제 3 실시형태의 반도체 디바이스 (90) 를 제조한다.
제 3 실시형태의 반도체 디바이스를 제조하는 방법에 따르면, 제 2 엘리먼트 소자분리 절연막 (55) 이 형성되기 전에, 반도체 기판 (13) 과 동일한 도전형을 갖는 p-형 불순물들이 반도체 기판 (13) 보다 높은 농도로 제 2 엘리먼트 소자분리 트렌치 (98) 의 저부 (98a) 으로 이온 주입되어 이에 따라 제 2 엘리먼트 소자분리 트렌치 (93) 의 저부 (93A) 을 둘러싸는 제 3 불순물 확산 영역 (95) 을 형성한 후, 반도체 기판 (13) 과는 상이한 도전형을 갖는 n-형 불순물들이 게이트 전극 트렌치 (18) 의 저부 (18c) 으로 선택적으로 이온 주입되어 이에 따라 제 1 층을 이룬 영역 (101) (제 2 불순물 확산 영역 (96) 의 일부) 을 형성한다. 이에 따라, 게이트 전극 (22) 과 제 2 엘리먼트 소자분리 영역 (93) 사이에 위치된 반도체 기판 (13) 내에 축적된 여분의 전하들을 방출하기 위한 경로 (제 3 불순물 확산 영역 (95) 으로부터 하향하여 위치된 반도체 기판 (13) 내의 전하를 방출하기 위한 경로) 가 제 2 엘리먼트 소자분리 영역 (93) 의 저부 (93A) 과 제 1 영역 (101) 사이에 형성된다. 따라서, 제 1 및 제 2 트랜지스터들 (19-1 및 19-2) 이 독립적으로 그리고 안정적으로 동작될 수 있다.
또한, 2 개의 게이트 전극 트렌치들 (18) 의 저부 (18c) 상에 형성된 게이트 절연막 (21) 을 커버하고 제 3 불순물 확산 영역 (95) 에 의해 엘리먼트 형성 영역들로 분할된 제 1 영역 (101) 이 형성된 후, 제 2 영역 (86) 으로부터 하향하여 배치된 제 1 영역 (101) 에 도달하는 제 2 영역 (86) 이 2 개의 게이트 전극 트렌치들 (18) 사이에 끼워진 반도체 기판 (13) 의 전체 부분내에 형성되어 이에 따라 제 1 영역 (101) 및 제 2 영역 (86) 으로 구성되는 제 2 불순물 확산 영역 (96) 을 형성한다. 따라서, "L" 이 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적되고 "H" 가 제 1 트랜지스터 (19-1) 와 전기적으로 접속된 하부 전극 (57) 내에 축적된 상태가 획득된다. 이 상태에서, 제 1 트랜지스터 (19-1) 에 대응하는 게이트 전극 (22) (워드 라인) 의 온/오프가 반복될 때, 제 1 트랜지스터 (19-1) (미도시) 의 채널에 도입된 전자들 e- 이 n-형 불순물들을 포함하는 제 1 영역 (101) 의 의해 포집된다. 따라서, 제 1 트랜지스터 (19-1) 의 채널에 유도된 전자들 e- 이 제 2 트랜지스터 (19-2) 를 구성하는 제 2 불순물 확산 영역 (96) (드레인 영역) 에 도달하는 것이 억제될 수 있다.
따라서, 하나의 셀의 축적 상태가 다른 인접 셀의 동작 상태로 인해 변화되는 방해 결함의 발생이 억제될 수 있어서, 제 2 트랜지스터 (19-2) 와 전기적으로 접속된 하부 전극 (57) 내에 축적되는 제 1 트랜지스터 (19-1) 의 채널 내에 유도된 전자들 e- 로부터 초래되는 H 정보는 파괴되지 않고, 그 상태는 L 상태로 변화되지 않는다.
또한, 서로에 대해 인접하도록 배치된 2 개의 게이트 전극들 (22) 사이의 인터벌이 50㎚ 이하인 DRAM 에서 조차도, 방해 결함의 발생은 억제될 수 있다.
또한, 제 3 실시형태의 반도체 디바이스 (90) 를 제조하는 방법을 이용하여, 제 2 실시형태의 반도체 디바이스 (80) 의 효과와 동일한 효과들이 획득될 수 있다.
본 발명의 바람직한 실시형태들이 앞서 설명되었지만, 본 발명은 이러한 구체적인 실시형태들로 한정하지 않고, 청구항에 정의된 본 발명의 범위 및 사상으로부터 벗어나지 않고 다양한 변형 및 변화들이 이루어질 수도 있다.
도 41 은 본 발명의 제 1 내지 제 3 실시형태들을 따라서 반도체 디바이스에 적용될 수 있는 메모리 셀 어레이의 레이아웃의 다른 예시를 나타내는 평면도이다. 도 41 에서, 도 1 에 도시된 구조의 컴포넌트들과 동일한 컴포넌트들에는 동일한 참조 수치가 할당된다.
전술한 제 1 내지 제 3 실시형태들의 반도체 디바이스들 (10, 80 및 90) 이, 도 41 에 도시된 것과 같은 활성 영역 (16) 및 비트 라인 (34) 이 지그재그 형상인 레이아웃으로 적용될 수도 있다.
본 명세서에 이용된 것과 같은, 이하의 방향적인 용어 "순방향 (forward), 후방 (rearward), 상부 (above), 하향 (downward), 수직 (vertical), 수평 (horizontal), 하부 (below), 및 횡단 (transverse)" 뿐만 아니라 임의의 다른 유사한 방향적인 용어들이 본 발명이 적용된 장치들의 이러한 방향을 지칭한다. 따라서, 본 발명을 설명하기 위해 활용되는 것과 같은 이러한 용어들은 본 발명이 적용된 장치들에 관련하여 해석되어야 한다.
용어 "구성된 (configured)" 은 컴포넌트를 설명하도록 이용되며, 디바이스의 섹션 또는 일부는 바람직한 기능을 수행하기 위해 구성된 및/또는 프로그래밍된 하드웨어 및/또는 소프트웨어를 포함한다.
또한, 특정 특징, 구조, 또는 특성들이 하나 이상의 실시형태들에서 임의의 적절한 방식으로 조합될 수도 있다.
또한, 청구항에서 "수단-플러스 기능" 으로서 표현된 용어들은 본 발명의 일부의 기능을 수행하기 위해 이용될 수 있는 임의의 구조를 포함해야만 한다.
본 명세서에 이용된 "실질적으로", "약", 및 "대략적으로" 와 같은 정도의 용어는, 최종 결과가 현저하게 변화되지 않도록 하는 변형된 용어의 편차의 합리적인 양을 의미한다. 예를 들어, 이러한 용어들은 이 편차가 변경된 구간의 의미를 반대하지 않는 변경된 구간의 적어도 ±5 퍼센트의 편차를 포함하는 것으로서 구성될 수 있다.
본 발명은, 전술한 실시형태들에 한정되지 않고 본 발명의 범위 및 사상으로부터 벗어나지 않으면서 변형되고 변화될 수도 있다는 것은 명백하다.

Claims (28)

  1. 서로 대면하는 제 1 측벽 및 제 2 측벽을 갖는 제 1 게이트 그루브를 가지는 반도체 기판;
    상기 제 1 게이트 그루브의 상기 제 1 측벽 및 상기 제 2 측벽을 커버하는 제 1 게이트 절연막;
    상기 제 1 게이트 절연막 상에 있고, 상기 제 1 게이트 그루브의 하부 부분에 있는 제 1 게이트 전극;
    상기 제 1 게이트 그루브를 매립하고, 상기 제 1 게이트 전극을 커버하는 제 1 매립 절연막;
    상기 제 1 게이트 절연막의 제 1 상부 부분에 인접하는 제 1 확산 영역으로서, 상기 제 1 상부 부분은 상기 제 1 게이트 그루브의 상기 제 1 측벽의 상부 부분 상에 있는, 상기 제 1 확산 영역; 및
    상기 제 1 게이트 그루브의 상기 제 2 측벽의 전체 부분과 접촉하는 제 2 확산 영역을 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 서로 대면하는 제 3 측벽 및 제 4 측벽을 갖는 제 2 게이트 그루브를 더 포함하고,
    상기 제 2 확산 영역은, 상기 제 1 게이트 그루브와 상기 제 2 게이트 그루브 사이에 배치되고, 상기 제 1 게이트 그루브 및 상기 제 2 게이트 그루브에 인접하는, 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 제 2 확산 영역은, 상기 제 1 게이트 그루브와 상기 제 2 게이트 그루브 사이의 상기 반도체 기판의 개재된 영역을 완전히 충진하는, 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 제 2 게이트 그루브의 상기 제 3 측벽 및 상기 제 4 측벽을 커버하는 제 2 게이트 절연막;
    상기 제 2 게이트 절연막 상에 있고, 상기 제 2 게이트 그루브의 상부 부분에 있는 제 2 게이트 전극; 및
    상기 제 2 게이트 그루브를 매립하고, 상기 제 2 게이트 전극을 커버하는 제 2 매립 절연막을 더 포함하는, 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 제 2 확산 영역은 상기 제 1 게이트 그루브와 상기 제 2 게이트 그루브의 저부들 보다 낮은 저부 부분을 갖는, 반도체 디바이스.
  6. 제 4 항에 있어서,
    상기 제 2 확산 영역은 서로 결합된 제 1 영역 및 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 제 1 게이트 그루브 및 상기 제 2 게이트 그루브의 저부들에 인접하고,
    상기 제 2 영역은 상기 반도체 기판의 상기 제 1 게이트 그루브와 상기 제 2 게이트 그루브 사이에 개재된 영역을 완전히 충진하는, 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 게이트 그루브 및 상기 제 2 게이트 그루브는 상기 반도체 기판 내에서 제 1 방향으로 연장하는, 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 반도체 기판 내에 있고, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하고, 상기 반도체 기판의 적어도 하나의 활성 영역을 정의하는 제 1 소자분리 영역들; 및
    상기 반도체 기판 내에 있고, 상기 제 1 방향으로 연장하고, 상기 적어도 하나의 활성 영역을 복수의 디바이스 형성 영역들로 분할하는 제 2 소자분리 영역들을 더 포함하는, 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 제 2 확산 영역의 상기 제 1 영역은 층상 (layered) 영역이고,
    상기 제 1 소자분리 영역 및 상기 제 2 소자분리 영역은 상기 제 2 확산 영역의 상기 제 1 영역의 저부보다 더 깊은 저부들을 갖고,
    상기 제 1 소자분리 영역 및 상기 제 2 소자분리 영역은 상기 제 2 확산 영역의 상기 제 1 영역을 복수의 영역들로 분할하는, 반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 제 2 소자분리 영역들은 상기 제 1 게이트 그루브 및 상기 제 2 게이트 그루브의 상기 저부들과 실질적으로 동일한 레벨인 저부들을 갖는, 반도체 디바이스.
  11. 제 10 항에 있어서,
    제 4 영역들의 저부들 주위에 있고, 상기 반도체 기판과 동일한 도전형이고, 상기 반도체 기판보다 높은 불순물 농도를 가지며, 상기 제 2 확산 영역의 상기 제 1 영역에 접촉하는 제 3 확산 영역들을 더 포함하는, 반도체 디바이스.
  12. 제 8 항에 있어서,
    상기 제 1 소자분리 영역은 상기 반도체 기판 내에서 상기 제 2 방향으로 연장하는 제 1 소자분리 그루브 내에 매립하는 제 1 절연막을 포함하는, 반도체 디바이스.
  13. 제 8 항에 있어서,
    상기 제 2 소자분리 영역은, 상기 반도체 기판 내에서 상기 제 1 방향으로 연장하는 제 2 소자분리 그루브 내에 매립하는 제 2 절연막을 포함하는, 반도체 디바이스.
  14. 제 1 항에 있어서,
    상기 제 2 확산 영역에 전기적으로 커플링되고, 상기 제 1 게이트 전극의 연장 방향과 교차하는 방향으로 연장하는 비트 라인을 더 포함하는, 반도체 디바이스.
  15. 제 1 항에 있어서,
    상기 제 1 매립 절연막 위의 층간 절연막;
    상기 제 1 확산 영역에 접촉하고, 상기 제 1 매립 절연막 및 상기 층간 절연막 내에 있는, 콘택트 플러그;
    상기 층간 절연막 위에 있고, 상기 콘택트 플러그의 상부 표면에 접촉하는, 콘택트 패드; 및
    상기 콘택트 패드에 전기적으로 커플링된 캐패시터를 더 포함하는, 반도체 디바이스.
  16. 제 1 방향으로 연장하는 적어도 하나의 활성 영역을 갖고, 제 1 게이트 전극 그루브 및 제 2 게이트 전극 그루브를 갖는 반도체 기판;
    상기 반도체 기판 내에 있고, 제 2 방향으로 연장하며, 상기 적어도 하나의 활성 영역을 복수의 디바이스 형성 영역들로 분할하기 위해 상기 적어도 하나의 활성 영역에 걸쳐 연장하는, 제 1 소자분리 영역 및 제 2 소자분리 영역;
    상기 제 1 소자분리 영역과 상기 제 2 소자분리 영역 사이에 배치되고, 상기 제 1 방향으로 서로 인접하여 정렬되며, 제 1 확산 영역 및 제 2 확산 영역을 각각 갖고, 공통 확산 영역으로서 상기 제 1 게이트 전극 그루브와 상기 제 2 게이트 전극 그루브 사이에 배치된 제 3 확산 영역을 갖는, 제 1 트랜지스터 및 제 2 트랜지스터;
    상기 제 3 확산 영역에 전기적으로 커플링된 비트 라인;
    상기 제 1 게이트 전극 그루브 및 상기 제 2 게이트 전극 그루브 내에 있는, 제 1 게이트 절연막 및 제 2 게이트 절연막; 및
    각각 상기 제 1 게이트 절연막 및 상기 제 2 게이트 절연막 상에 있고, 상기 제 1 게이트 전극 그루브 및 상기 제 2 게이트 전극 그루브의 하부 부분들을 매립하는, 제 1 게이트 전극 및 제 2 게이트 전극
    을 포함하고,
    상기 제 1 확산 영역은, 상기 반도체 기판 내에 있고, 상기 제 1 소자분리 영역과 상기 제 1 게이트 전극 그루브 사이에 배치되고, 상기 제 1 게이트 전극의 최상부 부분보다 높은 레벨에 있는 제 1 저부를 갖고,
    상기 제 2 확산 영역은, 상기 반도체 기판 내에 있고, 상기 제 2 소자분리 영역과 상기 제 2 게이트 전극 그루브 사이에 배치되고, 상기 제 2 게이트 전극의 최상부 부분보다 높은 레벨에 있는 제 2 저부를 갖고,
    상기 제 1 게이트 전극 그루브는, 제 1 측면과 제 2 측면 및 제 1 저부를 갖고, 상기 제 1 측면은 상기 제 1 소자분리 영역에 대면하고, 상기 제 2 측면은 상기 제 3 확산 영역에 인접하고,
    상기 제 2 게이트 전극 그루브는, 제 3 측면과 제 4 측면 및 제 2 저부를 갖고, 상기 제 3 측면은 상기 제 2 소자분리 영역에 대면하고, 상기 제 4 측면은 상기 제 3 확산 영역에 인접하고,
    상기 제 3 확산 영역은, 상기 제 1 게이트 전극 그루브와 상기 제 2 게이트 전극 그루브 사이의 상기 반도체 기판의 개재된 영역을 완전히 충진하고, 상기 반도체 기판의 상부 표면으로부터 상기 제 1 게이트 전극 그루브와 상기 제 2 게이트 전극 그루브의 저부들로 연장하며,
    상기 제 1 트랜지스터는 상기 제 1 확산 영역과 상기 제 3 확산 영역의 저부 사이에 제 1 채널 영역을 갖고,
    상기 제 2 트랜지스터는 상기 제 2 확산 영역과 상기 제 3 확산 영역의 저부 사이에 제 2 채널 영역을 갖는, 반도체 디바이스.
  17. 제 16 항에 있어서,
    상기 제 1 채널 영역은 상기 제 1 게이트 전극 그루브의 상기 제 1 측면을 따라서 상기 제 1 확산 영역의 저부으로부터 연장하고,
    상기 제 2 채널 영역은 상기 제 2 게이트 전극 그루브의 상기 제 3 측면을 따라서 상기 제 2 확산 영역의 저부으로부터 연장하는, 반도체 디바이스.
  18. 제 16 항에 있어서,
    상기 제 3 확산 영역은 서로 결합된 제 1 영역 및 제 2 영역을 포함하고,
    상기 제 1 영역은, 상기 제 1 게이트 전극 그루브와 상기 제 2 게이트 전극 그루브 사이의 개재된 영역 내에서 상기 반도체 기판의 상기 상부 표면으로부터 상기 제 1 게이트 전극 그루브와 상기 제 2 게이트 전극 그루브의 상기 저부들 사이의 깊은 부분까지 전체적으로 연장하고,
    상기 제 2 영역은, 상기 제 1 게이트 전극 그루브와 상기 제 2 게이트 전극 그루브의 상기 저부들 사이에서 연장하고, 상기 제 1 게이트 전극 그루브 및 상기 제 2 게이트 전극 그루브의 상기 저부들에 접촉하고, 낮아진 (lowered) 영역이며,
    상기 제 1 채널 영역은 상기 제 1 확산 영역의 저부에서 상기 제 3 확산 영역의 상기 제 2 영역 사이를 연장하고,
    상기 제 2 채널 영역은 상기 제 2 확산 영역의 저부에서 상기 제 3 확산 영역의 상기 제 2 영역 사이를 연장하는, 반도체 디바이스.
  19. 제 18 항에 있어서,
    상기 제 1 소자분리 영역 및 상기 제 2 소자분리 영역은 상기 제 3 확산 영역의 저부보다 더 깊은 저부들을 갖고,
    상기 제 3 확산 영역은 상기 제 1 소자분리 영역 및 상기 제 2 소자분리 영역에 의해 복수의 확산 영역들로 분할되는, 반도체 디바이스.
  20. 제 18 항에 있어서,
    상기 제 1 소자분리 영역 및 상기 제 2 소자분리 영역의 저부들 주위에 있고, 상기 반도체 기판과 동일한 도전형이며, 상기 반도체 기판보다 불순물 농도가 더 높으며, 상기 제 3 확산 영역의 상기 제 2 영역에 접촉하는, 제 4 확산 영역들을 더 포함하는, 반도체 디바이스.
  21. 반도체 기판 내에 게이트 전극 그루브를 형성하는 단계로서, 상기 게이트 전극 그루브는 서로 대면하는 제 1 측면 및 제 2 측면을 갖고 제 1 방향으로 연장하는, 상기 게이트 전극 그루브를 형성하는 단계;
    상기 게이트 전극 그루브의 상기 제 1 측면 및 상기 제 2 측면상에 게이트 절연막을 형성하는 단계;
    상기 게이트 전극 그루브의 하부 부분을 매립하는 게이트 전극을 형성하는 단계;
    상기 게이트 전극 그루브를 매립하는 매립 절연막을 형성하는 단계로서, 상기 매립 절연막은 상기 게이트 전극을 커버하는, 상기 매립 절연막을 형성하는 단계;
    상기 반도체 기판 내에 제 1 불순물 확산 영역을 형성하는 단계로서, 상기 제 1 불순물 확산 영역은 상기 제 1 측면상에 배치된 상기 게이트 절연막의 최상부를 커버하는, 상기 제 1 불순물 확산 영역을 형성하는 단계; 및
    상기 반도체 기판 내에 제 2 불순물 확산 영역을 형성하는 단계로서, 상기 제 2 불순물 확산 영역은 상기 제 2 측면상에 배치된 상기 게이트 절연막의 최상부를 커버하는, 상기 제 2 불순물 확산 영역을 형성하는 단계를 포함하는, 반도체 디바이스를 형성하는 방법.
  22. 제 21 항에 있어서,
    상기 게이트 전극 그루브를 형성하기 이전에, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 1 소자분리 그루브들을 상기 반도체 기판 내에 형성하는 단계;
    상기 제 1 소자분리 그루브들을 매립하는 제 1 소자분리 절연막들을 형성하여 활성 영역들을 정의하는 제 1 소자분리 영역들을 형성하는 단계;
    상기 제 1 방향으로 연장하는 제 2 소자분리 그루브들을 상기 반도체 기판 내에 형성하는 단계; 및
    상기 제 2 소자분리 그루브들을 매립하는 제 2 소자분리 절연막들을 형성하여 상기 활성 영역들을 복수의 디바이스 형성 영역들로 분할하는 제 2 소자분리 영역들을 형성하는 단계를 더 포함하고,
    상기 게이트 전극 그루브들을 형성하는 단계는, 상기 제 2 소자분리 영역들 사이에 각각 배치되어 있는 상기 게이트 전극 그루브들을 형성하는 단계를 포함하고,
    상기 제 2 확산 영역은, 상기 제 2 확산 영역을 형성하기 위해 상기 게이트 전극 그루브들 사이의 상기 반도체 기판들의 부분들에 상기 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 형성되는, 반도체 디바이스를 형성하는 방법.
  23. 제 22 항에 있어서,
    상기 제 2 확산 영역은 상기 게이트 전극 그루브들의 저부들보다 낮은 저부 부분을 갖도록 형성되는, 반도체 디바이스를 형성하는 방법.
  24. 제 21 항에 있어서,
    상기 게이트 전극 그루브들을 형성하기 이전에, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하고, 상기 게이트 전극 그루브들과 동일한 깊이를 갖는 그루브들을 상기 반도체 기판 내에 형성하는 단계;
    상기 그루브들을 더 깊게 하여 제 1 소자분리 그루브들을 형성하는 단계;
    상기 제 1 소자분리 그루브들을 매립하는 제 1 소자분리 절연막들을 형성하여 활성 영역들을 정의하는 제 1 소자분리 영역들을 형성하는 단계;
    상기 제 1 방향으로 연장하는 제 2 소자분리 그루브들을 상기 반도체 기판 내에 형성하는 단계;
    상기 제 2 소자분리 그루브들을 매립하는 제 2 소자분리 절연막들을 형성하여 상기 활성 영역들을 복수의 디바이스 형성 영역들로 분할하는 단계;
    상기 제 1 소자분리 절연막을 형성하기 이전에, 상기 그루브들의 저부들에 상기 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 상기 반도체 기판 내에 층의 형태로 제 1 영역을 형성하는 단계; 및
    상기 게이트 전극 그루브들 사이의 상기 반도체 기판 내의 부분으로 상기 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 상기 게이트 전극 그루브들 사이에서 상기 제 1 영역에 접촉하는 제 2 영역을 형성하는 단계를 더 포함하고,
    상기 게이트 전극 그루브들의 저부들이 상기 제 1 영역에 의해 커버되도록, 상기 게이트 전극 그루브들이 형성되는, 반도체 디바이스를 형성하는 방법.
  25. 제 21 항에 있어서,
    상기 게이트 전극 그루브들을 형성하기 이전에, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 1 소자분리 그루브들을 상기 반도체 기판 내에 형성하는 단계;
    상기 제 1 소자분리 그루브들을 매립하는 제 1 소자분리 절연막들을 형성하여 활성 영역들을 정의하는 제 1 소자분리 영역들을 형성하는 단계;
    상기 제 1 방향으로 연장하는 제 2 소자분리 그루브들을 상기 반도체 기판 내에 형성하는 단계;
    상기 제 2 소자분리 그루브들을 매립하는 제 2 소자분리 절연막들을 형성하여 상기 활성 영역들을 복수의 디바이스 형성 영역들로 분할하는 단계;
    상기 제 1 소자분리 절연막을 형성하기 이전에, 상기 그루브들의 메인 표면 전체에 상기 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 상기 반도체 기판 내에 층의 형태로 제 1 영역을 형성하는 단계; 및
    상기 제 2 확산 영역을 형성하기 위해, 상기 게이트 전극 그루브들 사이의 상기 반도체 기판 내의 부분에 상기 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 상기 게이트 전극 그루브들 사이에서 상기 제 1 영역에 접촉하는 제 2 영역을 형성하는 단계를 더 포함하고,
    상기 게이트 전극 그루브들의 상기 저부들이 상기 제 1 영역에 의해 커버되도록 상기 게이트 전극 그루브들이 형성되는, 반도체 디바이스를 형성하는 방법.
  26. 제 21 항에 있어서,
    상기 게이트 전극 그루브들을 형성하기 이전에, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 제 1 소자분리 그루브들을 상기 반도체 기판 내에 형성하는 단계;
    상기 제 1 소자분리 그루브들을 매립하는 제 1 소자분리 절연막들을 형성하여 활성 영역들을 정의하는 제 1 소자분리 영역들을 형성하는 단계;
    상기 제 1 방향으로 연장하고, 상기 게이트 전극 그루브들과 동일한 깊이를 갖는 제 2 소자분리 그루브들을 상기 반도체 기판 내에 형성하는 단계;
    상기 제 2 소자분리 그루브들을 매립하는 제 2 소자분리 절연막들을 형성하여 상기 활성 영역들을 복수의 디바이스 형성 영역들로 분할하는 단계;
    상기 제 2 소자분리 절연막을 형성하기 이전에, 상기 반도체 기판보다 높은 불순물 농도로 상기 반도체 기판과 동일한 도전형의 불순물의 이온 주입을 수행함으로써 상기 제 2 소자분리 그루브들의 저부들 주위에 제 3 확산 영역들을 형성하는 단계;
    상기 게이트 전극을 형성하기 이전에, 상기 게이트 전극 그루브들의 저부들에 상기 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 상기 반도체 기판 내에 층의 형태로 제 1 영역을 형성하는 단계; 및
    상기 제 2 확산 영역을 형성하기 위해, 상기 게이트 전극 그루브들 사이의 상기 반도체 기판의 부분에 상기 반도체 기판과는 상이한 도전형의 불순물의 선택적인 이온 주입을 수행함으로써 상기 게이트 전극 그루브들 사이에서 상기 제 1 영역에 접촉하는 제 2 영역을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  27. 제 21 항에 있어서,
    상기 제 2 확산 영역에 전기적으로 커플링되고, 상기 게이트 전극의 연장 방향과 교차하는 방향으로 연장하며, 상기 게이트 전극 그루브들 사이에 상기 제 2 확산 영역 위에서 연장하는 비트 라인을 형성하는 단계를 더 포함하는, 반도체 디바이스를 형성하는 방법.
  28. 제 21 항에 있어서,
    상기 매립 절연막 위에 층간 절연막을 형성하는 단계;
    상기 매립 절연막 및 상기 층간 절연막 내에, 상기 제 1 확산 영역에 접촉하는 콘택트 플러그를 형성하는 단계;
    상기 층간 절연막 위에, 상기 콘택트 플러그의 상부 표면에 접촉하는 콘택트 패드를 형성하는 단계; 및
    상기 콘택트 패드에 전기적으로 커플링된 캐패시터를 형성하는 단계
    를 더 포함하는, 반도체 디바이스를 형성하는 방법.
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