JP2016039303A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】エッチング時の抜け不良が発生しにくくなるとともに、ビットコンタクトトレンチにビットコンタクトプラグや下部素子分離領域を形成する時にボイドが発生しにくく埋め込み性が向上する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１１０と、半導体基板１１０に第１間隔で形成された第１素子分離溝１２０と、隣り合う第１素子分離溝１２０間の領域の半導体基板１１０に形成されるとともに、第１素子分離溝１２０と同じ深さであるビットコンタクトトレンチ１２２と、第１素子分離溝１２０に絶縁膜を埋め込んだ第１素子分離領域１２１と、ビットコンタクトトレンチ１２２の下部に絶縁膜を埋め込んだ下部素子分離領域１２３と、ビットコンタクトトレンチ１２２における下部素子分離領域１２３上に埋め込まれたビットコンタクトプラグ１４１と、を備える。【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関する。

近年、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置の微細化が進められている。一般的にＤＲＡＭのセルトランジスタは、ビット線を共有する２つのトランジスタが隣接するように配置される。また、微細化に伴うトランジスタの性能の低下を抑制するために、半導体基板にトレンチを形成し、当該トレンチにゲート絶縁膜を介してゲート電極（ワード線）を埋め込んだトレンチゲート型トランジスタが用いられている。これによって、ゲート長が確保され、オフリークを低減させることができる。また、さらなる微細化に伴うトランジスタの性能の低下を抑制するために、ゲート電極（ワード線）を埋め込むトレンチの底部をフィン状（又は鞍状）に形成したサドルフィンを有するトレンチゲート型トランジスタが用いられている。これにより、電子の経路であるチャネルに対し上面、右側面、及び左側面の３方向からゲート電極の電位を印加することで、トランジスタのＯＮ／ＯＦＦ性能を向上させることができる。

ところが、このトレンチゲート型トランジスタをさらに微細化すると、ビット線と接続される拡散層（ビット拡散層）を共有するセルトランジスタ間で、ディスターブ不良が顕在化する。つまり、ビット拡散層を共有するセルトランジスタのうち一方のセルトランジスタの容量素子が“１”データを保持している間に、他方のセルトランジスタへのアクセスが発生すると、他方のセルトランジスタのワード線がＯＮからＯＦＦへ切り替わった後、オフ電位によってビット拡散層が空乏化する。同時に、ＯＦＦ電位により他方のセルトランジスタのトレンチゲートの底付近の活性領域から電子が吐き出され、その電子が一方のセルトランジスタのトレンチゲートの底付近の活性領域を経て当該一方のセルトランジスタの容量素子に電気的に接続される拡散層（容量拡散層）に到達し、当該電子によって一方のセルトランジスタの容量素子で保持された“１”データが破壊される現象（ディスターブ不良）が発生する。

そこで、ディスターブ不良を回避するべく、イオン注入によってビット拡散層を深く形成する方法が提案されている。しかし、微細化がさらに進むと、深く注入されたビット拡散層中の不純物が容量拡散層にも分布するようになり、接合電界を増加させ、リフレッシュ特性が悪化する可能性がある。また、ビット拡散層の深い部分は、主にイオン注入のチャネリングで形成されるが、チャネリングイオンを増やすためにドーズ量を増加させると、ビット接合容量が増加し、容量素子への書込み特性が悪化する可能性がある。

このようなリフレッシュ特性や容量素子への書込み特性の悪化を回避するために、ビット線の下の半導体基板にビットコンタクト用の溝部を形成し、当該溝部の下部に絶縁膜を埋め込み、当該溝部の上部にビットコンタクトプラグを形成し、ビットコンタクトプラグの両側の半導体基板に不純物拡散層を形成した半導体装置が提案されている（例えば、特許文献１参照）。

特開２０１３−５８６７６号公報

以下の分析は、本願発明者により与えられる。

しかしながら、特許文献１に示すような構成では、ビットコンタクト用の溝部（特許文献１の図１０の１１）の凹部部分が非常に狭くなり、絶縁膜（特許文献１の図１０の１２）及びビットコンタクトプラグ（特許文献１の図１０の１７）の埋め込みが難しくなる可能性がある。

第１の視点においては、前記半導体装置の製造方法において、半導体基板に、第１素子分離領域を形成するための第１素子分離溝と、ビットコンタクトプラグ及び下部素子分離領域を形成するためのビットコンタクトトレンチとを交互に同じ深さで形成する工程と、前記第１素子分離溝及び前記ビットコンタクトトレンチに絶縁膜を埋め込むことによって前記第１素子分離領域及び前記下部素子分離領域を形成する工程と、前記下部素子分離領域の下部を残すように前記下部素子分離領域をエッチングすることにより、前記ビットコンタクトトレンチにおける前記下部素子分離領域上に、前記ビットコンタクトプラグを形成するためのビットコンタクト溝を形成する工程と、前記ビットコンタクト溝にビットコンタクトプラグを形成する工程と、を含むことを特徴とする。

第２の視点において、半導体装置において、半導体基板と、前記半導体基板に第１間隔で形成された第１素子分離溝と、隣り合う前記第１素子分離溝間の領域の前記半導体基板に形成されるとともに、前記第１素子分離溝と同じ深さであるビットコンタクトトレンチと、前記第１素子分離溝に絶縁膜を埋め込んだ第１素子分離領域と、前記ビットコンタクトトレンチの下部に絶縁膜を埋め込んだ下部素子分離領域と、前記ビットコンタクトトレンチにおける前記下部素子分離領域上に埋め込まれたビットコンタクトプラグと、を備えることを特徴とする。

第１、第２の視点によれば、ビットコンタクトプラグ及び下部素子分離領域を形成するためのビットコンタクトトレンチの形成が、第１素子分離領域の形成と同時に行われるので、エッチング時の抜け不良が発生しにくくなるとともに、ビットコンタクトトレンチにビットコンタクトプラグや下部素子分離領域を形成する時にボイドが発生しにくく埋め込み性が向上する。

実施形態１に係る半導体装置の主要部分のレイアウトの一例を模式的に示した平面図である。 実施形態１に係る半導体装置の主要部分の第３の方向Ｗに沿った図１のＡ−Ａ断面を第１の方向Ｘに対する垂直面に投影した図である。 実施形態１に係る半導体装置の主要部分の製造方法の第１の工程を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。 実施形態１に係る半導体装置の主要部分の製造方法の第２の工程を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。 実施形態１に係る半導体装置の主要部分の製造方法の第３の工程を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。 実施形態１に係る半導体装置の主要部分の製造方法の第４の工程を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。 実施形態１に係る半導体装置の主要部分の製造方法の第５の工程を模式的に示した平面図である。 実施形態１に係る半導体装置の主要部分の製造方法の第５の工程を模式的に示した図７のＢ−Ｂ断面に相当する断面を模式的に示した図である。 実施形態１に係る半導体装置の主要部分の製造方法の第６の工程を模式的に示した図７のＢ−Ｂ断面に相当する断面を模式的に示した図である。 実施形態１に係る半導体装置の主要部分の製造方法の第７の工程を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。 実施形態１に係る半導体装置の主要部分の製造方法の第８の工程を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。 実施形態２に係る半導体装置の主要部分の第３の方向Ｗに沿った図１のＡ−Ａ断面に相当する断面を第１の方向Ｘに対する垂直面に投影した図である。 実施形態２に係る半導体装置の主要部分の製造方法の第１の工程を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。 実施形態２に係る半導体装置の主要部分の製造方法の第２の工程を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。 実施形態２に係る半導体装置の主要部分の製造方法の第３の工程を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。 実施形態２に係る半導体装置の主要部分の製造方法の第４の工程を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。 実施形態２に係る半導体装置の主要部分の製造方法の第５の工程を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。

［実施形態１］
実施形態１に係る半導体装置について図面を用いて説明する。図１は、実施形態１に係る半導体装置の主要部分のレイアウトの一例を模式的に示した平面図である。図２は、実施形態１に係る半導体装置の主要部分の第３の方向Ｗに沿った図１のＡ−Ａ断面を第１の方向Ｘに対する垂直面に投影した断面図である。

まず、図１を参照して、主要部分の平面的な配置について説明する。なお、図１の平面図では、図面を見やすくするために、ビット線より上方に形成される容量コンタクトプラグや容量素子は、省略している。

半導体装置１００は、ＸＹ面において、第２の方向Ｙに延在する第１素子分離領域１２１を有する。第１素子分離領域１２１は、第１の方向Ｘに最少露光寸法Ｆの６倍のピッチ（以降、Ｌ３）で繰り返し配置される。第１素子分離領域１２１は、絶縁体（例えば、シリコン酸化膜）よりなる。第１素子分離領域１２１は、第１の方向Ｘに、上端幅が最少露光寸法Ｆ（以降、Ｌ１）となっており、下端幅がＬ１より狭い寸法（以降、Ｌ２）となっている。

半導体装置１００は、ＸＹ面において、第１の方向Ｘに対して角度θ（例えば、２３度）傾いた第３の方向Ｗに延在する第２素子分離領域１５１を有する。第２素子分離領域１５１は、第２の方向Ｙに最少露光寸法Ｆの２倍のピッチ（以降、Ｌ６）で繰り返し配置される。第２素子分離領域１５１は、絶縁体（例えば、シリコン酸化膜）よりなる。第２素子分離領域１５１は、第２の方向Ｙに最少露光寸法Ｆの幅（以降、Ｌ４）となっている。

半導体装置１００は、ＸＹ面において、第１の方向Ｘに隣り合う第１素子分離領域１２１間の中間部に、第２の方向Ｙに延在するビットコンタクトプラグ１４１を有する。ビットコンタクトプラグ１４１は、導体よりなる。ビットコンタクトプラグ１４１の下層には、第２の方向Ｙに延在する下部素子分離領域１２３が配置されている。下部素子分離領域１２３は、絶縁体（例えば、シリコン酸化膜）よりなる。

半導体装置１００は、第１の方向Ｘに延在するビット線２５０を有する。ビット線２５０は、導体（例えば、タングステンとそのバリア金属）よりなる。ビット線２５０は、ビットコンタクトプラグ１４１の上層に配置される。ビット線２５０は、第２の方向Ｙに最少露光寸法Ｆより６ｎｍ狭い幅（以降、Ｌ１１）となっている。ビット線２５０は、第１の方向Ｘに整列するビットコンタクトプラグ１４１と接続するようにＬ６で繰り返し配置される。

半導体装置１００は、ビットコンタクトプラグ１４１の第１の方向Ｘの両側に、第２の方向Ｙに延在する第１ゲート電極２２０及び第２ゲート電極２３０を有する。第１ゲート電極２２０及び第２ゲート電極２３０は、導体（例えば、タングステンとそのバリア金属）よりなる。第１ゲート電極２２０は、第１活性領域１６０とビットコンタクトプラグ１４１との間の領域にてゲート絶縁膜２１０を介して配置されている。第２ゲート電極２３０は、第２活性領域１７０とビットコンタクトプラグ１４１との間の領域にてゲート絶縁膜２１０を介して配置されている。第１ゲート電極２２０（ゲート絶縁膜２１０を含む）及び第２ゲート電極２３０（ゲート絶縁膜２１０を含む）は、第１の方向Ｘに最少露光寸法Ｆの幅（以降、Ｌ７）となっている。

半導体装置１００は、第１素子分離領域１２１と第２素子分離領域１５１と第１ゲート電極２２０とで区画された領域に半導体基板（図２の１１０）よりなる第１活性領域１６０を有する。第１活性領域１６０には、半導体基板（図２の１１０）に不純物（例えば、Ｎ型不純物）が拡散した第１容量拡散層１６２を有する。第１容量拡散層１６２は、第１の方向に所定の幅（以降、Ｌ８）となっている。

半導体装置１００は、第１素子分離領域１２１と第２素子分離領域１５１と第２ゲート電極２３０とで区画された領域に半導体基板（図２の１１０）よりなる第２活性領域１７０を有する。第２活性領域１７０には、半導体基板（図２の１１０）に不純物（例えば、Ｎ型不純物）が拡散した第２容量拡散層１７２を有する。第２容量拡散層１７２は、第１の方向に幅Ｌ８となっている。

次に、図２を参照して、図１のＡ−Ａ断面の構成について説明する。図２は、図１の第１活性領域１６０と第２活性領域１７０の中心を通るＡ−Ａ断面を図１内の第１の方向Ｘの長さと図２内の第１の方向Ｘの長さを合わせるために第１の方向Ｘに沿った垂直面に投影した断面図である。なお、実施形態１の主要部に関わらない部分については、適宜、省略又は模式化している。

半導体装置１００は、半導体基板１１０（例えば、シリコン基板）において、第１表面１１１から所定の深さ（例えば、２００ｎｍ；以降、Ｈ１）の第１素子分離溝１２０及びビットコンタクトトレンチ１２２が形成されている。第１素子分離溝１２０の深さは、ビットコンタクトトレンチ１２２の深さと同じである。第１素子分離溝１２０は、第１素子分離領域１２１を形成するための溝である。ビットコンタクトトレンチ１２２は、ビットコンタクトプラグ１４１及び下部素子分離領域１２３を形成するための溝である。第１素子分離溝１２０とビットコンタクトトレンチ１２２とは交互に配される。第１素子分離溝１２０及びビットコンタクトトレンチ１２２は、半導体基板１１０の第１表面１１１で幅Ｌ１となっており、深さＨ１で幅Ｌ２（Ｌ１より６ｎｍ狭い）となっている。第１素子分離溝１２０には、絶縁体（例えば、シリコン酸化膜）よりなる第１素子分離領域１２１が第１表面１１１まで埋め込まれている。ビットコンタクトトレンチ１２２には、絶縁体（例えば、シリコン酸化膜）よりなる下部素子分離領域１２３が第１表面１１１より深さＨ２（例えば、１２０ｎｍ）までの範囲で埋め込まれている。ビットコンタクトトレンチ１２２には、下部素子分離領域１２３上にビットコンタクトプラグ１４１が深さＨ２から半導体基板１１０の第１表面１１１までの範囲に埋め込まれている。

なお、半導体基板１１０には、図２に表れない位置にて第２素子分離領域（図１の１５１）を形成するための第２素子分離溝（図９の１５０）が形成されている。第２素子分離溝（図９の１５０）には、絶縁体（例えば、シリコン酸化膜）よりなる第２素子分離領域（図９の１５１）が第１表面１１１まで埋め込まれている。

半導体基板１１０の第１表面１１１上には、第１表面１１１より高さＨ４（例えば、２０ｎｍ）で第１層間絶縁膜１８０（例えば、シリコン酸化膜）が配置されている。

第１層間絶縁膜１８０及び半導体基板１１０には、ビットコンタクトトレンチ１２２の第１の方向Ｘの一方の側に第１ゲートトレンチ１９０が形成され、他方の側に第２ゲートトレンチ２００が形成されている。第１ゲートトレンチ１９０及び第２ゲートトレンチ２００は、第１層間絶縁膜１８０の第２表面１８１から半導体基板１１０の第１表面１１１より深さＨ５（例えば、１５０ｎｍ）までの範囲に形成される。ここで説明のため、第１ゲートトレンチ１９０の底面を第２底面１９１と称し、第１ゲートトレンチ１９０の第１活性領域１６０側の側面を第３側面１９２と称し、第１ゲートトレンチ１９０のビットコンタクトプラグ１４１側の側面を第４側面１９３と称する。また、第２ゲートトレンチ２００の底面を第３底面２０１と称し、第２ゲートトレンチ２００の第２活性領域１７０側の側面を第５側面２０２と称し、第２ゲートトレンチ２００のビットコンタクトプラグ１４１側の側面を第６側面２０３と称する。

第１ゲートトレンチ１９０の第２底面１９１、第３側面１９２、及び第４側面１９３に面する表面には、ゲート絶縁膜２１０が形成されている。第１ゲートトレンチ１９０内には、ゲート絶縁膜２１０を介して第１ゲート電極２２０が第１ゲートトレンチ１９０の第２底面１９１から深さＨ７までの範囲に埋め込まれている。第２ゲートトレンチ２００の第３底面２０１、第５側面２０２、及び第６側面２０３に面する表面には、ゲート絶縁膜２１０が形成されている。第２ゲートトレンチ２００内には、ゲート絶縁膜２１０を介して第２ゲート電極２３０が第２ゲートトレンチ２００の第３底面２０１から深さＨ７までの範囲に埋め込まれている。第１ゲートトレンチ１９０における第１ゲート電極２２０上には、キャップ絶縁膜２４０（例えば、シリコン窒化膜）が第１層間絶縁膜１８０の第２表面１８１から深さＨ７までの範囲に形成されている。第２ゲートトレンチ２００における第２ゲート電極２３０上には、キャップ絶縁膜２４０（例えば、シリコン窒化膜）が第１層間絶縁膜１８０の第２表面１８１から深さＨ７までの範囲に形成されている。

半導体装置１００は、第１素子分離領域１２１と第２素子分離領域（図９の１５１）と第１ゲート電極２２０とで区画された領域に半導体基板１１０よりなる第１活性領域１６０を有する。半導体装置１００は、第１素子分離領域１２１と第２素子分離領域（図９の１５１）と第２ゲート電極２３０とで区画された領域に半導体基板（図２の１１０）よりなる第２活性領域１７０を有する。

第３側面１９３とビットコンタクトプラグ１４１との間の半導体基板１１０には、第１ビット拡散層１６１（例えば、Ｎ型半導体）が半導体基板１１０の第１表面１１１から深さＨ３（例えば、１３０ｎｍ）の範囲に形成されている。第６側面２０３とビットコンタクトプラグ１４１との間の半導体基板１１０には、第２ビット拡散層１７１（例えば、Ｎ型半導体）が半導体基板１１０の第１表面１１１から深さＨ３の範囲に形成されている。

第１ゲートトレンチ１９０の第２底面１９１の周囲にある半導体基板１１０には、第１下部拡散層１６３（例えば、Ｎ型半導体）が半導体基板１１０の第１表面１１１より深さＨ５（例えば、１５０ｎｍ）から深さＨ６（例えば、１７０ｎｍ）までの範囲に形成されている。第２ゲートトレンチ２００の第３底面２０１の周囲にある半導体基板１１０には、第２下部拡散層１７３（例えば、Ｎ型半導体）が半導体基板１１０の第１表面１１１より深さＨ５から深さＨ６までの範囲に形成されている。

第１活性領域１６０の半導体基板１１０には、第１容量拡散層１６２（例えば、Ｎ型半導体）が半導体基板１１０の第１表面１１１から深さＨ７（例えば、６０ｎｍ）までの範囲に形成されている。第２活性領域１７０の半導体基板１１０には、第２容量拡散層１７２（例えば、Ｎ型半導体）が半導体基板１１０の第１表面１１１から深さＨ７までの範囲に形成されている。

ビットコンタクトプラグ１４１上には、ビット線２５０が形成されている。ビット線２５０は、第１層間絶縁膜１８０及びキャップ絶縁膜２４０上に形成されており、ビットコンタクトプラグ１４１の直上で第１層間絶縁膜１８０を貫通して、ビットコンタクトプラグ１４１に接続されている。ビット線２５０上には、カバー絶縁膜２６０（例えば、シリコン窒化膜）が形成されている。ビット線２５０及びカバー絶縁膜２６０の両側には、ライナー絶縁膜２７０（例えば、シリコン窒化膜）が形成されている。第１層間絶縁膜１８０上には、第２層間絶縁膜２８０が形成されている。第２層間絶縁膜２８０は、ビット線２５０とカバー絶縁膜２６０とライナー絶縁膜２７０を埋設するように配置される。

第１容量拡散層１６２上には、第２層間絶縁膜２８０及び第１層間絶縁膜１８０を貫通する第１容量コンタクトプラグ２９０が形成されている。第１容量コンタクトプラグ２９０は、底面にて第１容量拡散層１６２と接続されている。第１容量コンタクトプラグ２９０は、対応する容量素子３１０と電気的に接続されている。第２容量拡散層１７２上には、第２層間絶縁膜２８０及び第１層間絶縁膜１８０を貫通する第２容量コンタクトプラグ３００が形成されている。第２容量コンタクトプラグ３００は、底面にて第２容量拡散層１７２と接続されている。第２容量コンタクトプラグ３００は、対応する容量素子３１０と電気的に接続されている。

次に、実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図３〜図６、図１０、図１１は、実施形態１に係る半導体装置の主要部分の製造方法を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。図７は、実施形態１に係る半導体装置の主要部分の製造方法の図６に続く工程を模式的に示した平面図である。図８、図９は、実施形態１に係る半導体装置の主要部分の製造方法を模式的に示した図７のＢ−Ｂ断面に相当する断面を模式的に示した図である。なお、図７は、図１に相当する平面図である。また、図１０は、図９に続く工程の図である。

まず、半導体基板１１０（例えば、シリコン基板）の全面に第１表面１１１から高さＨ４まで第１マスク絶縁膜４０１（例えば、シリコン窒化膜）を成膜する（ステップＡ１；図３参照）。

次に、第１マスク絶縁膜４０１の全面にレジストを塗布し、その後、リソグラフィで第１の方向Ｘに幅Ｌ１で第２の方向Ｙに延在し第１の方向ＸにピッチＬ３で繰り返す縞状の開口パターン４０２、４０３を有する第１レジストマスク４００を形成する（ステップＡ２；図３参照）。

次に、ドライエッチングにより第１レジストマスク４００の開口パターン４０２、４０３を転写した第１マスク絶縁膜４０１を形成する（ステップＡ３；図３参照）。

次に、第１レジストマスク４００及び第１マスク絶縁膜４０１をマスクとして半導体基板１１０の第１表面１１１から深さＨ１までドライエッチングすることにより、第１表面１１１で幅Ｌ１となり、かつ、最下端で幅Ｌ２（Ｌ２＜Ｌ１）となる第１素子分離溝１２０及びビットコンタクトトレンチ１２２を形成する（ステップＡ４；図３参照）。

次に、第１レジストマスク（図３の４００）をＯ_２アッシングで除去し、その後、ＣＶＤ法を用いて、第１素子分離溝１２０及びビットコンタクトトレンチ１２２を埋設するように半導体基板１１０の全面に第１素子分離領域１２１及び下部素子分離領域１２３とするためのシリコン酸化膜を成膜する（ステップＡ５；図４参照）。このとき、成膜後に熱処理を加え改質することでシリコン酸化膜となるプロセスを用いてもよい。

次に、第１素子分離領域１２１及び下部素子分離領域１２３とするためのシリコン酸化膜を、第１マスク絶縁膜（図３の４０１）をマスクとしてエッチングにより第１表面１１１と面一となるまでリセスすることにより、ラインパターンの第１素子分離領域１２１及び下部素子分離領域１２３を形成する（ステップＡ６；図４参照）。

次に、ウェットエッチングにより第１マスク絶縁膜（図３の４０１）を選択的に除去する（ステップＡ７；図４参照）。

次に、半導体基板１１０の全面に第１表面１１１から高さＨ４まで第２マスク絶縁膜４１１（例えば、シリコン窒化膜）を成膜する（ステップＡ８；図４参照）。

次に、半導体基板１１０の全面にレジストを塗布し、リソグラフィで下部素子分離領域１２３の部分を含み、かつ、第１の方向Ｘに幅Ｌ１より広い最少露光寸法Ｆの２倍（以降、幅Ｌ９）の幅で、なおかつ、第２の方向Ｙに延在する開口が繰り返した開口パターン４１２を有する第２レジストマスク４１０を形成し、その後、ドライエッチングにより第２レジストマスク４１０の開口パターン４１２を転写した第２マスク絶縁膜４１１を形成する（ステップＡ９；図４参照）。

次に、第２レジストマスク４１０をＯ_２アッシングで除去し、その後、シリコンに対するシリコン酸化膜の選択比の高い（例えば、１０〜２０）エッチング条件で、下部素子分離領域１２３を第１表面１１１から深さＨ２まで自己整合エッチングすることにより、第１ビットコンタクト溝１３０を形成する（ステップＡ１０；図５参照）。ここで、説明のため、第１ビットコンタクト溝１３０の底面を第１底面１３１と称し、一方の側面を第１側面１３２と称し、他方の側面を第２側面１３３と称する。

次に、半導体基板１１０とは逆特性（逆導電性）の不純物を斜め注入することにより、第１側面１３２から所定の範囲（例えば、５ｎｍ；以降、Ｌ１０）に第１ビット拡散層１６１を形成する（ステップＡ１１；図５参照）。

次に、半導体基板１１０と逆特性（逆導電性）の不純物を斜め注入することにより第２側面１３３からＬ１０の範囲に第２ビット拡散層１７１を形成する（ステップＡ１２；図５参照）。

次に、ＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法を用いて、第１ビットコンタクト溝１３０を埋設するように、ビットコンタクトプラグ１４１を形成するための砒素ドープドポリシリコン膜（１×１０^２１／ｃｍ^３の濃度でＡｓをドープしたポリシリコン）を成膜する（ステップＡ１３；図６参照）。ここで、ＬＰＣＶＤ法を用いることで埋め込み不良が起こりにくくなる。

次に、ＣＭＰ（Chemical Mechanical Polishing）法及びウェットエッチングを用いて、第１表面１１１まで、ビットコンタクトプラグ１４１を形成するための砒素ドープドポリシリコン膜及び第２マスク絶縁膜（図５の４１１）を研磨及びエッチングすることにより、砒素ドープドポリシリコン膜を第１ビットコンタクト溝１３０の中にのみ残したビットコンタクトプラグ１４１を形成する（ステップＡ１４；図６参照）。

次に、半導体基板１１０の全面に第１表面１１１から高さＨ４まで第３マスク絶縁膜４２１（例えば、シリコン窒化膜）を成膜する（ステップＡ１５；図７、図８参照）。

次に、半導体基板１１０の全面にレジストを塗布し、リソグラフィにより、第１の方向Ｘから所定角度に傾いた第２の方向Ｗに延在し、かつ、第２の方向Ｙの幅Ｌ４で、なおかつ、ピッチＬ６で繰り返す縞状の開口パターン４２２を有する第３レジストマスク４２０を形成し、その後、ドライエッチングにより第３レジストマスク４２０の開口パターン４２２を転写した第３マスク絶縁膜４２１を形成する（ステップＡ１６；図７、図８参照）。

次に、シリコン窒化膜に対してシリコン酸化膜及びシリコンの選択比が高く（例えば３〜１０）、かつ、シリコン酸化膜とシリコンのエッチレートが同じエッチング条件で、第１表面１１１から深さＨ１までエッチングし、第１表面１１１で幅Ｌ４となり、かつ、最下端で幅Ｌ５（Ｌ５＜Ｌ４）となる第２素子分離溝１５０を形成する（ステップＡ１７；図７、図８参照）。これにより、ビットコンタクトプラグ１４１及び下部素子分離領域１２３が分断される。

次に、第３レジストマスク４２０をＯ_２アッシングで除去し、その後、ＣＶＤ法を用いて、第２素子分離溝１５０を埋設するように、第２素子分離領域１５１を形成するためのシリコン酸化膜を成膜する（ステップＡ１８；図９参照）。

次に、ＣＭＰとウェットエッチングを用いて、第１表面１１１まで、第２素子分離領域１５１を形成するためのシリコン酸化膜及び第３マスク絶縁膜（図８の４２１）を研磨及びエッチングすることにより、第２素子分離溝１５０の中のみに残した第２素子分離領域１５１を形成する（ステップＡ１９；図９参照）。これにより、図１に示すように第１素子分離領域１２１と第２素子分離領域１５１とで囲われた領域における下部素子分離領域１２３の両側に第１活性領域１６０及び第２活性領域１７０が形成される。

次に、半導体基板１１０とは逆特性（逆導電型）の不純物をイオン注入で半導体基板１１０の第１表面１１１から深さＨ７まで注入することにより、第１活性領域１６０に第１容量拡散層１６２を形成するとともに第２活性領域１７０に第２容量拡散層１７２を形成する（ステップＡ２０；図１０参照）。

次に、半導体基板１１０の全面に第１表面１１１から高さＨ４まで第１層間絶縁膜１８０を成膜する（ステップＡ２１；図１０参照）。

次に、第１層間絶縁膜１８０の第２表面１８１の上に厚さＨ８の第４マスク絶縁膜４３１（例えば、シリコン窒化膜）を成膜する（ステップＡ２２；図１０参照）。

次に、半導体基板１１０の全面にレジストを塗布し、リソグラフィでビットコンタクトプラグ１４１を挟むように、第２の方向Ｙに延在し、かつ、第１の方向Ｘに幅Ｌ７となる開口パターン４３２を有する第４レジストマスク４３０を形成し、その後、ドライエッチングにより第４レジストマスク４３０の開口パターン４３２を転写した第４マスク絶縁膜４３１を形成する（ステップＡ２３；図１０参照）。

次に、シリコン窒化膜に対してシリコン酸化膜及びシリコンの選択比が高く（例えば３〜１０）、かつ、シリコン酸化膜とシリコンのエッチレートが同じエッチング条件で、第４レジストマスク４３０をマスクにして、第１表面１１１から深さＨ５までエッチングすることによって、第１ゲートトレンチ１９０及び第２ゲートトレンチ２００を形成する（ステップＡ２４；図１０参照）。

ここで説明のため、第１ゲートトレンチ１９０の底面を第２底面１９１と称し、ビットコンタクトプラグ１４１側の側面を第３側面１９２と称し、その反対側の側面を第４側面１９３と称する。また、第２ゲートトレンチ２００の底面を第３底面２０１と称し、ビットコンタクトプラグ１４１側の側面を第５側面２０２と称し、その反対側の側面を第６側面２０３と称する。

また、ビットコンタクトプラグ１４１とその下に残された下部素子分離領域１２３は下に行くほど幅が狭くなっているため、第３側面１９２とビットコンタクトプラグ１４１との間に第１ビット拡散層１６１が残され、第５側面２０２とビットコンタクトプラグ１４１の間に第２ビット拡散層１７１が残される。

次に、半導体基板１１０と逆特性（逆導電型）の不純物をイオン注入で第２底面１９１の下の第１活性領域１６０と第３底面２０１の下の第２活性領域１７０に第２底面１９１および第３底面２０１から第１表面１１１から深さＨ６までの範囲に注入（例えば、Ａｓを１０ｋｅＶ、５×１０^１３／ｃｍ^２で注入）することにより、第２底面１９１の周囲の第１活性領域１６０に第１下部拡散層１６３を形成するとともに、第３底面２０１の周囲の第２活性領域１７０に第２下部拡散層１７３を形成する（ステップＡ２５；図１０参照）。

次に、第４レジストマスク（図１０の４３０）をＯ_２アッシングで除去し、その後、熱酸化（例えば、ＩＳＳＧ（In-Situ Steam Generation））により、第１ゲートトレンチ１９０の第２底面１９１、第３側面１９２、第４側面１９３、第２ゲートトレンチ２００の第３底面２０１、第５側面２０２、第６側面２０３に現れている第１容量拡散層１６２、第２容量拡散層１７２、第１ビット拡散層１６１、第２ビット拡散層１７１、第１活性領域１６０、第２活性領域１７０の表面にゲート絶縁膜２１０（例えば、厚さ５ｎｍ）を形成する（ステップＡ２６；図１１参照）。

次に、ＣＶＤ法を用いて、第１ゲートトレンチ１９０及び第２ゲートトレンチ２００を埋設するように半導体基板１１０の全面に、第１ゲート電極２２０及び第２ゲート電極２３０を形成するためのバリア膜を含むタングステン複合膜を成膜する（ステップＡ２７；図１１参照）。

次に、第４マスク絶縁膜（図１０の４３１）をマスクとしてドライエッチングにより、第１ゲート電極２２０及び第２ゲート電極２３０を形成するためのタングステン複合膜を第１表面１１１から深さＨ７までリセスすることによって、第１ゲートトレンチ１９０の内部に深さＨ５から深さＨ７までの範囲の第１ゲート電極２２０を形成するとともに、第２ゲートトレンチ２００の内部に深さＨ５からＨ７までの範囲の第２ゲート電極２３０を形成する（ステップＡ２８；図１１参照）。このとき、第１表面１１１から深さＨ７までのゲート絶縁膜２１０も同時にエッチングされる。

次に、ＣＶＤ法を用いて、第１ゲートトレンチ１９０における第１ゲート電極２２０の上方、及び、第２ゲートトレンチ２００における第２ゲート電極２３０の上方を埋設するように、半導体基板１１０の全面にキャップ絶縁膜２４０を形成するためのシリコン窒化膜を成膜する（ステップＡ２９；図１１参照）。

次に、ウェットエッチング及びＣＭＰ法を用いて、第１層間絶縁膜１８０の第２表面１８１が現れるまで、キャップ絶縁膜２４０を形成するためのシリコン窒化膜及び第４マスク絶縁膜（図１０の４３１）をエッチング及び研磨し、キャップ絶縁膜２４０を形成する（ステップＡ３０；図１１参照）。すなわち、キャップ絶縁膜２４０は、第１ゲートトレンチ１９０における第１ゲート電極２２０の上方、及び、第２ゲートトレンチ２００における第２ゲート電極２３０の上方を埋設し、キャップ絶縁膜２４０の第２上面２４１が第１層間絶縁膜１８０の第２表面１８１と面一となる。

次に、半導体基板１１０の全面にレジストを塗布し、リソグラフィで第２の方向Ｙに延在し、かつ、第１の方向Ｘに幅Ｌ９の開口パターン４４１を有する第５レジストマスク４４０を形成する（ステップＡ３１；図１１参照）。ここで、開口パターン４４１は、第２の方向Ｙに整列するビットコンタクトプラグ１４１を中心に配される。

次に、シリコン窒化膜に対してシリコン酸化膜の選択比が高い（例えば５〜１０）ドライエッチングを用いて、隣り合うキャップ絶縁膜２４０間の第１層間絶縁膜１８０をビットコンタクトプラグ１４１が現れるまで自己整合的にエッチングすることにより、第２の方向Ｙに延在し、かつ、第１の方向Ｘに幅Ｌ１の第２ビットコンタクト溝１４２を形成する（ステップＡ３２；図１１参照）。ここで、第２ビットコンタクト溝１４２は、第２の方向Ｙに整列するビットコンタクトプラグ１４１を中心に配される。

最後に、Ｏ_２アッシングで第５レジストマスク４４０を除去し、その後、ビット線２５０、カバー絶縁膜２６０、ライナー絶縁膜２７０、第２層間絶縁膜２８０、容量コンタクトプラグ２９０、３００、容量素子３１０を形成する工程を経て、図１、図２の半導体装置が製造される（ステップＡ３３；図１、図２参照）。

なお、実施形態１ではゲートトレンチ１９０、２００の底の周囲に下部拡散層１６３、１７３を形成しているが、下部拡散層１６３、１７３がないノーマルトレンチゲート型トランジスタであってもよい。また、実施形態１ではビットコンタクトプラグ１４１を形成する前にイオン注入によりビット拡散層１６１、１７１を形成しているが、ビットコンタクトプラグ１４１を形成した後に熱処理によりビットコンタクトプラグ１４１に含まれた不純物を活性領域１６０、１７０に拡散させてビット拡散層１６１、１７１を形成してもよい。

実施形態１によれば、ビットコンタクトプラグ１４１及び下部素子分離領域１２３を形成するためのビットコンタクトトレンチ１２２を、第１素子分離領域１２１を形成するための第１素子分離溝１２０と同じ深さＨ１としているので、半導体基板１１０の第１表面１１１でのビットコンタクトトレンチ１２２の幅Ｌ１が確保され、ビットコンタクトトレンチ１２２へのビットコンタクトプラグ１４１の埋め込み性を向上させることができる。また、第１素子分離溝１２０の形成とビットコンタクトトレンチ１２２の形成とが同時に行われるので、エッチング時の抜け不良や、ビットコンタクトプラグ１４１及び下部素子分離領域１２３の埋め込み時にボイドが発生しにくくなる。また、第１素子分離溝１２０の形成とビットコンタクトトレンチ１２２の形成とが同時に行われるので、フォトレジストを１回減らせ、生産性の悪化を防ぐことができ、製造コストを低減できる。また、ビットコンタクトプラグ１４１を形成する前にビットコンタクトトレンチ１２２のビット拡散層１６１、１７１を形成しておくことにより、ビットコンタクトプラグ１４１とビット拡散層１６１、１７１とを確実に接続できる。さらに、隣り合うトランジスタの第１ゲートトレンチ１９０と第２ゲートトレンチ２００との間が下部素子分離領域１２３で分離されているため、トランジスタ間で電子の流入流出が発生しない。

［実施形態２］
実施形態２に係る半導体装置について図面を用いて説明する。図１２は、実施形態２に係る半導体装置の主要部分の第３の方向Ｗに沿った図１のＡ−Ａ断面に相当する断面を第１の方向Ｘに対する垂直面に投影した図である。

実施形態２は、実施形態１の変形例であり、下部拡散層（図２の１６３、１７３）を設けるのをやめ、第１ゲートトレンチ１９０の底面、及び、第２ゲートトレンチ２００の底面をフィン状（又は鞍状）に形成されたサドルフィントレンチゲート型トランジスタとしたものである。また、ビットコンタクトトレンチ１２２の深さは第１素子分離溝１２０深さと同じである。その他の構成は、実施形態１と同様である。

第１ゲートトレンチ１９０は、第２素子分離領域（図１の１５１）の部分で半導体基板１１０の第１表面１１１から深さＨ５までリセスされ、かつ、第１活性領域１６０の部分で深さＨ３（Ｈ３＜Ｈ５）までリセスされている。つまり、第１ゲートトレンチ１９０の第２底面１９１は、第１活性領域１６０を上面、及び、第２の方向Ｙの両側面の３面を囲むように形成されたフィン状（又は鞍状）の第１サドルフィン１９４を有する。同じく、第２ゲートトレンチ２００は、第２素子分離領域（図１の１５１）の部分で半導体基板１１０の第１表面１１１から深さＨ５までリセスされており、かつ、第２活性領域１７０の部分で深さＨ３（Ｈ３＜Ｈ５）までリセスされている。第２ゲートトレンチ２００の第３底面２０１は、第３底面２０１下の第２活性領域１７０の上面、及び、第２の方向Ｙの両側面の３面を囲むように形成されたフィン状（又は鞍状）の第２サドルフィン２０４を有する。

第１ゲートトレンチ１９０の第４側面１９３とビットコンタクトトレンチ１２２との間の第１活性領域１６０には、半導体基板１１０と逆特性（逆導電性）の第１ビット拡散層１６１が配される。第２ゲートトレンチ２００の第６側面２０３とビットコンタクトトレンチ１２２との間の第２活性領域１７０には、半導体基板１１０と逆特性（逆導電性）の第２ビット拡散層１７１が配される。

次に、実施形態２に係る半導体装置の製造方法について図面を用いて説明する。図１３〜図１７は、実施形態２に係る半導体装置の主要部分の製造方法を模式的に示した図１のＡ−Ａ断面に相当する断面を模式的に示した図である。

まず、実施形態１のステップＡ１〜ステップＡ１０と同じ工程を行うことにより、半導体基板１１０に第１素子分離領域１２１及び下部素子分離領域１２３が形成されるとともに、半導体基板１１０上に第２マスク絶縁膜４１１が形成され、かつ、下部素子分離領域１２３上に第１ビットコンタクト溝１３０が形成された図１３のような中間体を作製する（ステップＢ１；図１３参照）

次に、ＬＰＣＶＤ法を用いて、第１ビットコンタクト溝１３０を埋設するように、ビットコンタクトプラグ１４１を形成するための砒素ドープドポリシリコン膜（１×１０^２１／ｃｍ^３の濃度でＡｓをドープしたポリシリコン）を成膜する（ステップＢ２；図１４参照）。

次に、ＣＭＰ法及びウェットエッチングを用いて、第１表面１１１まで、ビットコンタクトプラグ１４１を形成するための砒素ドープドポリシリコン膜及び第２マスク絶縁膜（図１３の４１１）を研磨及びエッチングすることにより、砒素ドープドポリシリコン膜を第１ビットコンタクト溝１３０の中にのみ残したビットコンタクトプラグ１４１を形成する（ステップＢ３；図１４参照）。なお、この段階では、図１２のビット拡散層１６１、１７１は形成されていない。

次に、熱処理（例えば、１０００℃、１０秒のＲＴＡ（Rapid Thermal Anneal））することにより、ビットコンタクトプラグ１４１中の不純物（砒素）を半導体基板１１０に拡散させて、第１活性領域１６０に第１ビット拡散層１６１を形成するとともに、第２活性領域１７０に第２ビット拡散層１７１を形成する（ステップＢ４；図１５参照）。

次に、実施形態１のステップＡ１５〜ステップＡ２３と同じ工程を行い、その後、シリコン窒化膜に対してシリコン酸化膜及びシリコンの選択比が高く、かつ、シリコンに対してシリコン酸化膜の選択比が高いエッチング条件で、第４レジストマスク４３０をマスクにして、第１活性領域１６０及び第２活性領域１７０において第１表面１１１から深さＨ３までエッチングし、かつ、第２素子分離領域（図１の１５１）において第１表面１１１から深さＨ５までエッチングすることにより、第１サドルフィン１９４を有する第１ゲートトレンチ１９０、及び、第２サドルフィン２０４を有する第２ゲートトレンチ２００を形成する（ステップＢ５；図１６参照）。

次に、実施形態１のステップＡ２６〜ステップＡ３０と同じ工程を行うことにより、第１ゲートトレンチ１９０にゲート絶縁膜２１０、第１ゲート電極２２０、キャップ絶縁膜２４０を形成するとともに、第２ゲートトレンチ２００にゲート絶縁膜２１０、第２ゲート電極２３０、キャップ絶縁膜２４０を形成する（ステップＢ６；図１７参照）。

最後に、ステップＡ３１〜ステップＡ３３と同じ工程を行うことにより、ビット線２５０、カバー絶縁膜２６０、ライナー絶縁膜２７０、第２層間絶縁膜２８０、容量コンタクトプラグ２９０、３００、容量素子３１０を形成する工程を経て、図１２の半導体装置がされる（ステップＢ７；図１２参照）。

なお、実施形態２ではビットコンタクトプラグ１４１を形成した後に熱処理によりビットコンタクトプラグ１４１に含まれた不純物を活性領域１６０、１７０に拡散させてビット拡散層１６１、１７１を形成しているが、ビットコンタクトプラグ１４１を形成する前にイオン注入によりビット拡散層１６１、１７１を形成してもよい。

実施形態２によれば、実施形態１と同様に、ビットコンタクトプラグ１４１及び下部素子分離領域１２３を形成するためのビットコンタクトトレンチ１２２を、第１素子分離領域１２１を形成するための第１素子分離溝１２０と同じ深さＨ１としているので、半導体基板１１０の第１表面１１１でのビットコンタクトトレンチ１２２の幅Ｌ１が確保され、ビットコンタクトトレンチ１２２へのビットコンタクトプラグ１４１の埋め込み性を向上させることができる。また、第１素子分離溝１２０の形成とビットコンタクトトレンチ１２２の形成とが同時に行われるので、エッチング時の抜け不良や、ビットコンタクトプラグ１４１及び下部素子分離領域１２３の埋め込み時にボイドが発生しにくくなる。また、第１素子分離溝１２０の形成とビットコンタクトトレンチ１２２の形成とが同時に行われるので、フォトレジストを１回減らせ、生産性の悪化を防ぐことができ、製造コストを低減できる。さらに、隣り合うトランジスタの第１ゲートトレンチ１９０と第２ゲートトレンチ２００との間が下部素子分離領域１２３で分離されているため、トランジスタ間で電子の流入流出が発生しない。

なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。以下、実施例について図面を参照しつつ説明する。

（付記）
第１の視点においては、前記半導体装置の製造方法において、半導体基板に、第１素子分離領域を形成するための第１素子分離溝と、ビットコンタクトプラグ及び下部素子分離領域を形成するためのビットコンタクトトレンチとを交互に同じ深さで形成する工程と、前記第１素子分離溝及び前記ビットコンタクトトレンチに絶縁膜を埋め込むことによって前記第１素子分離領域及び前記下部素子分離領域を形成する工程と、前記下部素子分離領域の下部を残すように前記下部素子分離領域をエッチングすることにより、前記ビットコンタクトトレンチにおける前記下部素子分離領域上に、前記ビットコンタクトプラグを形成するためのビットコンタクト溝を形成する工程と、前記ビットコンタクト溝にビットコンタクトプラグを形成する工程と、を含むことを特徴とする。

前記半導体装置の製造方法において、前記ビットコンタクトプラグを形成する工程の前に、前記ビットコンタクト溝の両側の前記半導体基板の部分に、不純物を拡散させることによって第１ビット拡散層及び第２ビット拡散層を形成する工程を含むことが好ましい。

前記半導体装置の製造方法において、前記ビットコンタクトプラグを形成する工程、前記ビットコンタクト溝に、不純物を含む前記ビットコンタクトプラグを形成し、前記ビットコンタクトプラグを形成する工程の後に、熱処理することにより、前記ビットコンタクト溝の両側の前記半導体基板の部分に、前記ビットコンタクトプラグに含まれる前記不純物を拡散させることによって第１ビット拡散層及び第２ビット拡散層を形成する工程を含むことが好ましい。

前記半導体装置の製造方法において、前記ビットコンタクトプラグは、Ｎ型不純物をドープしたポリシリコンよりなることが好ましい。

前記半導体装置の製造方法において、前記第１素子分離溝及び前記ビットコンタクトトレンチは、上部より下部の幅の狭いことが好ましい。

前記半導体装置の製造方法において、前記ビットコンタクトプラグ及び前記下部素子分離領域を分断するように、前記半導体基板に所定間隔で第２素子分離領域を形成するための第２素子分離溝を形成する工程と、前記第２素子分離溝に絶縁膜を埋め込むことによって前記第２素子分離領域を形成する工程と、を含むことが好ましい。

前記半導体装置の製造方法において、前記ビットコンタクトプラグの両側の前記半導体基板の表層に第１容量拡散層及び第２容量拡散層を形成する工程と、前記ビットコンタクトプラグの両側の前記半導体基板及び前記第２素子分離領域に、第１ゲート電極を形成するための第１ゲートトレンチ、及び、第２ゲート電極を形成するための第２ゲートトレンチを、前記ビットコンタクトトレンチよりも浅くなるように形成する工程と、前記第１ゲートトレンチ及び前記第２ゲートトレンチにゲート絶縁膜を介して第１ゲート電極及び第２ゲート電極を形成する工程と、を含むことが好ましい。

前記半導体装置の製造方法において、前記第１ゲートトレンチ及び前記第２ゲートトレンチを形成する工程の後、かつ、前記第１ゲート電極及び前記第２ゲート電極を形成する工程の前に、前記第１ゲートトレンチの底の前記半導体基板の部分にて前記第１ビット拡散層と接続された第１下部拡散層を形成するとともに、前記第２ゲートトレンチの底の前記半導体基板の部分にて前記第２ビット拡散層と接続された第２下部拡散層を形成する工程を含むことが好ましい。

前記半導体装置の製造方法において、前記第１ゲートトレンチ及び前記第２ゲートトレンチを形成する工程では、前記半導体基板の部分の深さよりも前記第２素子分離領域の部分の深さが深くなるように前記第１ゲートトレンチ及び前記第２ゲートトレンチを形成することが好ましい。

第２の視点において、半導体装置において、半導体基板と、前記半導体基板に第１間隔で形成された第１素子分離溝と、隣り合う前記第１素子分離溝間の領域の前記半導体基板に形成されるとともに、前記第１素子分離溝と同じ深さであるビットコンタクトトレンチと、前記第１素子分離溝に絶縁膜を埋め込んだ第１素子分離領域と、前記ビットコンタクトトレンチの下部に絶縁膜を埋め込んだ下部素子分離領域と、前記ビットコンタクトトレンチにおける前記下部素子分離領域上に埋め込まれたビットコンタクトプラグと、を備えることを特徴とする。

前記半導体装置において、前記第１素子分離溝及び前記ビットコンタクトトレンチは、上部より下部の幅の狭いことが好ましい。

前記半導体装置において、前記ビットコンタクトプラグ及び前記下部素子分離領域を分断するように前記半導体基板に第２間隔で形成された第２素子分離溝と、前記第２素子分離溝に絶縁膜を埋め込んだ第２素子分離領域と、前記ビットコンタクトプラグの両側の前記半導体基板及び前記第２素子分離領域に形成されるとともに、前記ビットコンタクトトレンチよりも浅い第１ゲートトレンチ及び第２ゲートトレンチと、前記第１ゲートトレンチ及び前記第２ゲートトレンチにゲート絶縁膜を介して形成された第１ゲート電極及び第２ゲート電極と、前記第１ゲート電極と前記ビットコンタクトプラグとの間の前記半導体基板の部分に形成された第１ビット拡散層と、前記第１ゲート電極と前記第１素子分離領域との間の領域の前記半導体基板の表層に形成された第１容量拡散層と、前記第２ゲート電極と前記ビットコンタクトプラグとの間の前記半導体基板の部分に形成された第２ビット拡散層と、前記第２ゲート電極と前記第１素子分離領域との間の領域の前記半導体基板の表層に形成された第２容量拡散層と、を備えることが好ましい。

前記半導体装置において、前記第１ゲートトレンチの底の前記半導体基板の部分にて前記第１ビット拡散層と接続された第１下部拡散層と、前記第２ゲートトレンチの底の前記半導体基板の部分にて前記第２ビット拡散層と接続された第２下部拡散層と、を備えることが好ましい。

前記半導体装置において、前記第１ゲートトレンチ及び前記第２ゲートトレンチは、前記半導体基板の部分の深さよりも前記第２素子分離領域の部分の深さが深くなるように形成されていることが好ましい。

前記半導体装置において、前記ビットコンタクトプラグは、Ｎ型不純物をドープしたポリシリコンよりなることが好ましい。

なお、本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。また、本願に記載の数値及び数値範囲については、明記がなくともその任意の中間値、下位数値、及び、小範囲が記載されているものとみなされる。

１００ 半導体装置
１１０ 半導体基板
１１１ 第１表面
１２０ 第１素子分離溝
１２１ 第１素子分離領域
１２２ ビットコンタクトトレンチ
１２３ 下部素子分離領域
１２４ 第１上面
１３０ 第１ビットコンタクト溝
１３１ 第１底面
１３２ 第１側面
１３３ 第２側面
１４１ ビットコンタクトプラグ
１４２ 第２ビットコンタクト溝
１５０ 第２素子分離溝
１５１ 第２素子分離領域
１６０ 第１活性領域
１６１ 第１ビット拡散層
１６２ 第１容量拡散層
１６３ 第１下部拡散層
１７０ 第２活性領域
１７１ 第２ビット拡散層
１７２ 第２容量拡散層
１７３ 第２下部拡散層
１８０ 第１層間絶縁膜
１８１ 第２表面
１９０ 第１ゲートトレンチ
１９１ 第２底面
１９２ 第３側面
１９３ 第４側面
１９４ 第１サドルフィン
２００ 第２ゲートトレンチ
２０１ 第３底面
２０２ 第５側面
２０３ 第６側面
２０４ 第２サドルフィン
２１０ ゲート絶縁膜
２２０ 第１ゲート電極
２３０ 第２ゲート電極
２４０ キャップ絶縁膜
２４１ 第２上面
２５０ ビット線
２６０ カバー絶縁膜
２７０ ライナー絶縁膜
２８０ 第２層間絶縁膜
２９０ 第１容量コンタクトプラグ
３００ 第２容量コンタクトプラグ
３１０ 容量素子
４００ 第１レジストマスク
４０１ 第１マスク絶縁膜
４０２、４０３ 開口パターン
４１０ 第２レジストマスク
４１１ 第２マスク絶縁膜
４１２ 開口パターン
４２０ 第３レジストマスク
４２１ 第３マスク絶縁膜
４２２ 開口パターン
４３０ 第４レジストマスク
４３１ 第４マスク絶縁膜
４３２ 開口パターン
４４０ 第５レジストマスク
４４１ 開口パターン

Claims (15)

1. 半導体基板に、第１素子分離領域を形成するための第１素子分離溝と、ビットコンタクトプラグ及び下部素子分離領域を形成するためのビットコンタクトトレンチとを交互に同じ深さで形成する工程と、
   前記第１素子分離溝及び前記ビットコンタクトトレンチに絶縁膜を埋め込むことによって前記第１素子分離領域及び前記下部素子分離領域を形成する工程と、
   前記下部素子分離領域の下部を残すように前記下部素子分離領域をエッチングすることにより、前記ビットコンタクトトレンチにおける前記下部素子分離領域上に、前記ビットコンタクトプラグを形成するためのビットコンタクト溝を形成する工程と、
   前記ビットコンタクト溝にビットコンタクトプラグを形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記ビットコンタクトプラグを形成する工程の前に、前記ビットコンタクト溝の両側の前記半導体基板の部分に、不純物を拡散させることによって第１ビット拡散層及び第２ビット拡散層を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記ビットコンタクトプラグを形成する工程では、前記ビットコンタクト溝に、不純物を含む前記ビットコンタクトプラグを形成し、
   前記ビットコンタクトプラグを形成する工程の後に、熱処理することにより、前記ビットコンタクト溝の両側の前記半導体基板の部分に、前記ビットコンタクトプラグに含まれる前記不純物を拡散させることによって第１ビット拡散層及び第２ビット拡散層を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記ビットコンタクトプラグは、Ｎ型不純物をドープしたポリシリコンよりなることを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記第１素子分離溝及び前記ビットコンタクトトレンチは、上部より下部の幅の狭いことを特徴とする請求項１乃至４のいずれか一に記載の半導体装置の製造方法。
6. 前記ビットコンタクトプラグ及び前記下部素子分離領域を分断するように、前記半導体基板に所定間隔で第２素子分離領域を形成するための第２素子分離溝を形成する工程と、
   前記第２素子分離溝に絶縁膜を埋め込むことによって前記第２素子分離領域を形成する工程と、
   を含むことを特徴とする請求項１乃至５のいずれか一に記載の半導体装置の製造方法。
7. 前記ビットコンタクトプラグの両側の前記半導体基板の表層に第１容量拡散層及び第２容量拡散層を形成する工程と、
   前記ビットコンタクトプラグの両側の前記半導体基板及び前記第２素子分離領域に、第１ゲート電極を形成するための第１ゲートトレンチ、及び、第２ゲート電極を形成するための第２ゲートトレンチを、前記ビットコンタクトトレンチよりも浅くなるように形成する工程と、
   前記第１ゲートトレンチ及び前記第２ゲートトレンチにゲート絶縁膜を介して第１ゲート電極及び第２ゲート電極を形成する工程と、
   を含むことを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記第１ゲートトレンチ及び前記第２ゲートトレンチを形成する工程の後、かつ、前記第１ゲート電極及び前記第２ゲート電極を形成する工程の前に、前記第１ゲートトレンチの底の前記半導体基板の部分にて前記第１ビット拡散層と接続された第１下部拡散層を形成するとともに、前記第２ゲートトレンチの底の前記半導体基板の部分にて前記第２ビット拡散層と接続された第２下部拡散層を形成する工程を含むことを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記第１ゲートトレンチ及び前記第２ゲートトレンチを形成する工程では、前記半導体基板の部分の深さよりも前記第２素子分離領域の部分の深さが深くなるように前記第１ゲートトレンチ及び前記第２ゲートトレンチを形成することを特徴とする請求項７記載の半導体装置の製造方法。
10. 半導体基板と、
    前記半導体基板に第１間隔で形成された第１素子分離溝と、
    隣り合う前記第１素子分離溝間の領域の前記半導体基板に形成されるとともに、前記第１素子分離溝と同じ深さであるビットコンタクトトレンチと、
    前記第１素子分離溝に絶縁膜を埋め込んだ第１素子分離領域と、
    前記ビットコンタクトトレンチの下部に絶縁膜を埋め込んだ下部素子分離領域と、
    前記ビットコンタクトトレンチにおける前記下部素子分離領域上に埋め込まれたビットコンタクトプラグと、
    を備えることを特徴とする半導体装置。
11. 前記第１素子分離溝及び前記ビットコンタクトトレンチは、上部より下部の幅の狭いことを特徴とする請求項１０記載の半導体装置。
12. 前記ビットコンタクトプラグ及び前記下部素子分離領域を分断するように前記半導体基板に第２間隔で形成された第２素子分離溝と、
    前記第２素子分離溝に絶縁膜を埋め込んだ第２素子分離領域と、
    前記ビットコンタクトプラグの両側の前記半導体基板及び前記第２素子分離領域に形成されるとともに、前記ビットコンタクトトレンチよりも浅い第１ゲートトレンチ及び第２ゲートトレンチと、
    前記第１ゲートトレンチ及び前記第２ゲートトレンチにゲート絶縁膜を介して形成された第１ゲート電極及び第２ゲート電極と、
    前記第１ゲート電極と前記ビットコンタクトプラグとの間の前記半導体基板の部分に形成された第１ビット拡散層と、
    前記第１ゲート電極と前記第１素子分離領域との間の領域の前記半導体基板の表層に形成された第１容量拡散層と、
    前記第２ゲート電極と前記ビットコンタクトプラグとの間の前記半導体基板の部分に形成された第２ビット拡散層と、
    前記第２ゲート電極と前記第１素子分離領域との間の領域の前記半導体基板の表層に形成された第２容量拡散層と、
    を備えることを特徴とする請求項１０又は１１記載の半導体装置。
13. 前記第１ゲートトレンチの底の前記半導体基板の部分にて前記第１ビット拡散層と接続された第１下部拡散層と、
    前記第２ゲートトレンチの底の前記半導体基板の部分にて前記第２ビット拡散層と接続された第２下部拡散層と、
    を備えることを特徴とする請求項１２記載の半導体装置。
14. 前記第１ゲートトレンチ及び前記第２ゲートトレンチは、前記半導体基板の部分の深さよりも前記第２素子分離領域の部分の深さが深くなるように形成されていることを特徴とする請求項１２記載の半導体装置。
15. 前記ビットコンタクトプラグは、Ｎ型不純物をドープしたポリシリコンよりなることを特徴とする請求項１２乃至１４のいずれか一に記載の半導体装置。

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