CN110071108A - 半导体存储器元件及其制作方法 - Google Patents

半导体存储器元件及其制作方法 Download PDF

Info

Publication number
CN110071108A
CN110071108A CN201910250756.4A CN201910250756A CN110071108A CN 110071108 A CN110071108 A CN 110071108A CN 201910250756 A CN201910250756 A CN 201910250756A CN 110071108 A CN110071108 A CN 110071108A
Authority
CN
China
Prior art keywords
bit line
active region
contact
semiconductor devices
plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910250756.4A
Other languages
English (en)
Other versions
CN110071108B (zh
Inventor
王国镇
管式凡
拉尔斯·黑尼克
山·唐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority to CN201910250756.4A priority Critical patent/CN110071108B/zh
Publication of CN110071108A publication Critical patent/CN110071108A/zh
Application granted granted Critical
Publication of CN110071108B publication Critical patent/CN110071108B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请涉及半导体存储器元件及其制作方法。本发明公开了一种半导体存储器件，包含半导体基材，具有有源区域及介于有源区域之间的沟渠绝缘区域。各有源区域沿着第一方向延伸。埋入字线，位在半导体基材中，沿着第二方向延伸。各有源区域与两条埋入字线相交，将各有源区域区分为三部位：一位线接触区及两个存储单元接触区。第二方向不垂直于第一方向。位线接触结构，直接设在位线接触区上。存储节点接触结构，直接设在各存储单元接触区上。位线接触结构与存储节点接触结构为共平面。位线，位在半导体基材的主表面上，沿着第三方向延伸。位线直接接触位线接触结构。

Description

半导体存储器元件及其制作方法
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2016年08月15日、申请号为201610668659.3、发明名称为“半导体存储器元件及其制作方法”的发明专利申请案。
技术领域
本发明涉及一种半导体元件及其制作方法，特别涉及一种半导体存储器元件及其制作方法，其存储器阵列中具有共平面且低电阻的位线接触结构及存储节点接触结构。
背景技术
现有技术的动态随机存取存储器(DRAM)中，包含了大量的存储单元，其中每一个存储单元可以存储一位元的资讯。一般而言，一个存储单元是由一个电容以及一个电晶体构成。其中，电晶体的漏区或源区两者其中之一是电连接到电容的一端，另一则是电连接到位元线(或位线)。电晶体的栅极电极，则是电连接到字线。此外，上述电容未与电晶体漏区或源区电连接的另一端，则是耦接一参考电压(reference voltage)。为了正常运作，存储器的各个元件构件之间须有适当的电连接。通常，上述各个元件构件之间的电连接，可以通过制作于绝缘层中的接触结构来完成。
随着半导体制造技术的进步，半导体元件设计规范中限定的关键尺寸越来越小，提高了制造半导体元件时确保对准余裕(alignment margin)的困难度，尤其是对于制作位在紧密相邻的导线之间的接触结构。位线接触插塞与位线接触区之间的接触余裕随着半导体元件集成度提高而越来越小，使得未对准或叠对偏位的问题越可能发生。例如，目前制作存储器元件时，常在存储单元接触区与位线接触结构的叠对对准、位线与位线接触结构的叠对对准，以及存储节点接触结构与存储单元接触区的叠对对准上遭遇困难与限制。
此外，由于存储器阵列的有源区域面积微缩，使得制作位线接触结构以及存储单元接触结构时，可着陆(landing)的面积也越来越小，造成接触电阻大幅度的增加。尤其，发生未对准的情况时，接触电阻增加的幅度会更为严重。
发明内容
本发明目的在于提供一种改良的DRAM元件，包含由多数个单元尺寸为6F2的存储单元所构成的存储器阵列，其中包含共平面且低电阻的位线接触结构以及存储节点接触结构。
本发明另一目的在于提供一改良的DRAM元件，包含埋入字线以及位线上电容(capacitor-over-bit line,COB)结构。
本发明再另一目的在于提供一种包含共平面且低电阻的位线接触结构以及存储节点接触结构的DRAM元件的制作方法，制作上具有较大的接触着陆余裕。
本发明一方面提供一种半导体存储器件，包含一半导体基材，其上具有多数个有源区域及介于所述多数个有源区域之间的一沟渠绝缘区域。各所述有源区域沿着一第一方向延伸。多数条埋入字线，位在所述半导体基材中，沿着一第二方向延伸。各所述有源区域会与两条所述埋入字线相交，将各所述有源区域区分为三部位:一位线接触区及两个存储单元接触区。所述第二方向不垂直于所述第一方向。一位线接触结构，直接设在所述位线接触区上。一存储节点接触结构，直接设在各所述存储单元接触区上。所述位线接触结构与所述存储节点接触结构为共平面。至少一位线，位在所述半导体基材的一主表面上，沿着一第三方向延伸。所述位线是直接接触所述位线接触结构。
根据本发明一实施例，所述位线接触结构包含一位线接触插塞以及一直接位在所述位线插塞上的第一金属插塞。所述位线接触插塞的一表面积是大于所述位线接触区的面积。一第一环形间隙壁，在所述位线接触插塞上，围绕着所述第一金属插塞。
根据本发明一实施例，所述存储节点接触结构包含一存储单元接触插塞以及一直接位在所述存储单元接触插塞上的第二金属插塞。所述存储单元接触插塞的一表面积是大于各所述存储单元接触区的面积。一第二环形间隙壁，在所述存储单元接触插塞上，围绕着所述第二金属插塞。
本发明另一方面公开了一种制作半导体存储器件的方法，包含提供一半导体基材，并形成多数个有源区域及将所述多数个有源区域彼此隔离的一沟渠绝缘区域。所述有源区域沿着一第一方向延伸。将所述半导体基材覆盖一插塞材料层，其中所述插塞材料层直接接触所述有源区域。形成沿着一第二方向延伸的多数条埋入字线。所述埋入字线贯穿所述插塞材料层并伸入到所述半导体基材中，如此将所述插塞材料层切成介于所述埋入字线之间的多数条线型插塞图案。各所述有源区域与两条所述埋入字线相交，将各所述有源区域区分为三个部位：一位线接触区及两个存储单元接触区。所述第二方向不垂直所述第一方向。在所述线型插塞图案与所述有源区域上形成沿着所述第一方向延伸的多数条线型光刻胶图案。
根据本发明一实施例，进行一蚀刻工艺，蚀刻未被所述多数条线型光刻胶图案覆盖的所述线型插塞图案，如此将所述线型插塞图案切成位线接触插塞与存储单元接触插塞，所述位线接触插塞与存储单元接触插塞分别位在所述位线接触区及各所述存储单元接触区上。蚀刻后于原处形成沿着所述第二方向延伸且介于所述位线接触插塞与存储单元接触插塞之间的凹陷沟槽。位线接触插塞与所述存储单元接触插塞为共平面。
根据本发明一实施例，在进行所述蚀刻工艺蚀刻所述线型插塞图案之后，去除所述线型光刻胶图案。在所述半导体基材上全面沉积一绝缘层。所述绝缘层填满所述凹陷沟槽。将所述凹陷沟槽以外的所述绝缘层抛光移除，显露出所述位线接触插塞与存储单元接触插塞的上表面。
根据本发明一实施例，在将所述凹陷沟槽以外的所述绝缘层抛光移除之后，凹陷或蚀刻所述位线接触插塞与存储单元接触插塞的上表面到一预定水平，使其低于所述绝缘层的上表面，如此于各所述位线接触插塞与存储单元接触插塞上形成一凹陷区域。分别于各所述位线接触插塞与各所述存储单元接触插塞上形成一第一环形间隙壁及一第二环形间隙壁。
根据本发明一实施例，在各所述位线接触插塞与各所述存储单元接触插塞上形成一第一环形间隙壁及一第二环形间隙壁之后，分别在所述位线接触插塞与所述存储单元接触插塞上形成一第一金属插塞及一第二金属插塞。形成至少一沿着一第三方向延伸的位线，电连接位在所述位线接触插塞上的所述第一金属插塞。所述位线包含一金属层、一掩膜层，位在所述金属层上，及一间隙壁，设在所述位线的两相对侧壁上。所述金属层在结构上与所述第一金属插塞为一体成型。所述第一环形间隙壁围绕着所述第一金属插塞，所述第二环形间隙壁围绕着所述第二金属插塞。
毋庸置疑的，本领域的技术人士读完接下来本发明优选实施例的详细说明与附图后，均可了解本发明的目的。
附图说明
所附附图提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些附图与说明，用来说明一些实施例的原理。须注意的是所有附图均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
图1到图29为根据本发明一实施例的示意图，说明一种半导体存储器件的制作方法，其中:
图1为根据本发明一实施例的存储器元件的存储器阵列，在形成多数条(栏)埋入字线后的顶视图；
图2A和图2B分别为沿着图1中切线I-I’及II-II’的剖面示意图；
图3A和图3B为根据本发明另一实施例制作的三维(3D)接触插塞的示意图；其中图3A和图3B分别为沿着图1中切线I-I’及II-II’的剖面示意图；
图4和图5为根据本发明一实施例的存储器元件，在移除盖层后，分别沿图1中切线I-I’及II-II’的剖面示意图；
图6为根据本发明一实施例的存储器元件的存储器阵列，在形成沿着AA参考方向的多数条线型光刻胶图案后的顶视图；
图7图8分别为沿着图6中切线I-I’及II-II’的剖面示意图；
图9为根据本发明一实施例的存储器元件的存储器阵列，于蚀刻未被多数条线型光刻胶图案覆盖的线型插塞图案后的顶视图；
图10和图11分别为沿着图9中切线I-I’及II-II’的剖面示意图；
图12和图13为根据本发明一实施例的存储器元件，在移除多数条线型光刻胶图案，并且用绝缘层填满凹陷沟槽后，分别沿图9中切线I-I’及II-II’的剖面示意图；
图14为根据本发明一实施例的存储器元件的存储器阵列，于凹陷位线接触插塞与存储单元接触插塞的上表面，并且分别于各位线接触插塞与各存储单元接触插塞上形成一环形间隙壁后的顶视图；
图15和图16分别为沿着图14中切线I-I’及II-II’的剖面示意图；
图17为根据本发明一实施例的存储器元件的存储器阵列，在形成一沿着X轴参考方向延伸并且电连接位线接触插塞的位线或位元线(BLs)后的顶视图；
图18和图19分别为沿着图17中切线I-I’及II-II’的剖面示意图；
图20为根据本发明一实施例的存储器元件的存储器阵列，在形成间隙壁以及层间介电层(ILD)后的顶视图；
图21和图22分别为沿着图20中切线I-I’及II-II’的剖面示意图；
图23为根据本发明一实施例的存储器元件的存储器阵列，在形成另一线型光刻胶图案后的顶视图；
图24和图25分别为沿着图20中切线I-I’及II-II’的剖面示意图；
图26为根据本发明一实施例的存储器元件的存储器阵列，于存储节点沟渠中形成存储节点后的顶视图；
图27和图28分别为沿着图26中切线I-I’及II-II’的剖面示意图；
图29和图30为根据本发明一实施例的存储器元件，在各存储节点上形成电容后，分别沿着图26中切线I-I’及II-II’的剖面示意图；
图31A和图31B为根据本发明另一实施例，制作三维接触插塞的示意图，其中，图31A和图31B分别为沿着图26中切线I-I’及II-II’的剖面示意图。
须注意的是所有附图均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
其中，附图标记说明如下：
10 半导体基材 410b 底面
10a 上表面 410c 中间金属层
12 有源区域 510 凹陷区域
12a 位线接触区 520 环形间隙壁
12b 存储单元接触区 610 金属层
12c 侧壁 612 金属插塞
14 浅沟渠绝缘结构 614 金属插塞
16 埋入字线(BWL) 620 掩膜层
110 插塞材料层 630 间隙壁
110' 线型插塞图案 660 层间介电层
112 盖层 700 线型光刻胶图案
140 沟渠 702 线型开口
160 字线沟渠 710 存储节点沟渠
162 导电部位 820 存储节点
164 栅极介电层 900 电容
166 绝缘层 902 底电极
202 线型光刻胶图案 904 电容介电层
204 凹陷沟槽 906 顶电极
206 绝缘层 AA 参考方向
310 位线接触插塞 BC 位线接触
310a 上表面 BL 位线
310b 底面 SNC 存储单元接触
310c 中间金属层 X 参考方向
410 存储单元接触插塞 Y 参考方向
410a 上表面 θ 角度
具体实施方式
接下来的详细叙述须参考相关附图所示内容，用来说明可根据本发明具体实行的实施例。这些实施例提供足够的细节，可使本领域的技术人员充分了解并具体实行本发明。在不悖离本发明的范围内，可做结构、逻辑和电性上的修改应用在其他实施例上。
因此，接下来的详细说明并非用来对本发明加以限制。本发明涵盖的范围由其权利要求界定。与本发明权利要求具同等意义的，也应属本发明涵盖的范围。本发实施例所参考的附图为示意图，并未按比例绘制，且相同或类似的特征通常以相同的附图标记说明。
在本说明书中，“晶圆”与“基板”意指任何包含一暴露面，可根据本发明实施例所示在其上沉积材料，制作集成电路结构的结构物，例如重分布层。须了解的是“基板”包含半导体晶圆，但并不限于此。“基板”在工艺中也意指包含制作于其上的材料层的半导体结构物。“晶圆”与“基板”两者均包含已掺杂或未掺杂的半导体、由基底或绝缘物支撑的外延半导体层，以及其他本领域技术人员所熟知的半导体结构。
在本说明书中，“水平”意指与本领域通常认知的半导体基底的主平面平行的平面，并不限于特定方位。“垂直”意指与前文定义的“水平”垂直的方向。另外，“上”、“下”、“底部”、“顶部”、“侧面”、“高于”、“低于”、“之上”以及“之下”均是相对于前文定义的“水平”的方位的描述。
在本说明书中，特征图形的宽度被称为关键尺寸(critical dimension,CD)或是最小特征尺寸(minimum feature size,F)。关键尺寸一般是指集成电路制造时，利用已知技术，例如光刻工艺，所制作出来的最小的几何特征的尺寸，例如连接线、接触结构，或是沟渠的宽度。
本发明是关于一种改良的DRAM元件，包含由多数个单元尺寸为6F2(例如3Fx2F)的存储单元所构成的存储器阵列，其中包含以自对准方式形成的共平面的存储单元接触插塞以及位线接触插塞。本发明提供的DRAM存储单元以及DRAM元件，具有埋入字线(buriedword line,BWL)结构和位线上电容(capacitor-over-bit line,COB)结构。位线(或称为位元线)是与位在各位线接触插塞上的金属插塞一体成型。
图1到图30为根据本发明一实施例的示意图，说明一种制作半导体存储器件的方法。
请参考图1、图2A和图2B。图1为根据本发明一实施例的存储器元件的存储器阵列，在形成多数条埋入字线(BWL)后的顶视图。图2A和图2B分别为沿着图1中切线I-I’及II-II’的剖面示意图。
首先，提供一半导体基材10，例如硅基底或硅晶圆，其中半导体基材10具有一主表面(或称为上表面)10a。接着，在半导体基材10中形成多数条长条、岛状的有源区域(activearea,AA)12，以及将有源区域12彼此区隔开的浅沟渠绝缘(shallow trench isolation,STI)结构14。
浅沟渠绝缘结构14可以用公知的技术形成。例如，以公知的光刻工艺在半导体基材10上形成一光刻胶图案(图未示)，定义出预计在半导体基材10中蚀刻出的沟渠图案。接着，利用光刻胶图案作为硬掩膜，进行一干蚀刻工艺，蚀刻半导体基材10，形成沟渠140。然后，移除光刻胶图案，并以绝缘层，例如氧化硅，填满沟渠140，因此形成浅沟渠绝缘结构14。可以利用抛光工艺，例如化学机械抛光(chemical mechanical polishing,CMP)移除沟渠140外多余的绝缘层。
根据本发明一实施例，各有源区域12的长度方向是沿着一AA参考方向延伸。根据所述实施例，各有源区域12具有一长边及一短边，并且，长边是与有源区域12的长度延伸方向(即AA参考方向)平行。AA参考方向与一X轴参考方向之间包夹的角度(一锐角)介于15到60度之间，但不限于此。
形成浅沟渠绝缘结构14之后，接着，在半导体基材10的上表面10a上全面性的形成一插塞材料层110以及一盖层112。盖层112是直接形成在插塞材料层110上。根据本发明一实施例，插塞材料层110可包含导电材料，例如掺杂多晶硅或金属。其中，优选为掺杂多晶硅。例如，插塞材料层110可以是利用平衡控制沉积(Balanced Controlled Deposition,BCD)法形成的掺杂多晶硅层，但不限于此。盖层112可包含绝缘材料，例如氧化硅，但不限于此。
根据本发明一实施例，在沉积插塞材料层110之前，可以进行一蚀刻工艺或一清洁工艺，去除位在半导体基材10上表面10a上的任何垫层或原生氧化物层，以暴露出有源区域12的上表面。根据本发明一实施例，插塞材料层110直接接触有源区域12的上表面。
接着，如图1和图2A所示，在半导体基材10中形成多数条(栏)线型埋入字线(buried word lines,BWLs)16。多数条线型埋入字线16是沿着一Y轴参考方向延伸，其中，各有源区域12与两条埋入字线16相交，将各有源区域12区分为三个部位:一位线接触区12a以及两个存储单元接触区(或电容着陆区)12b，其中两个存储单元接触区12b分别位在各有源区域12的两端，而位线接触区12a是位在两线型埋入字线16之间。
埋入字线16可以利用公知的技术形成，例如，以公知的光刻工艺在盖层12上形成一光刻胶图案(图未示)，定义出预计在半导体基材10中蚀刻出的字线沟渠。接着，利用光刻胶图案作为硬掩膜，进行一干蚀刻工艺，蚀刻插塞材料层110、盖层112、浅沟渠绝缘结构14以及半导体基材10，因此形成字线沟渠160。多数条(栏)线型字线沟渠160是沿着一Y轴参考方向延伸，并且穿过有源区域12以及浅沟渠绝缘结构14。
形成线型字线沟渠160的同时，线型插塞图案110’也以自对准的方式(即，不需要另外的光掩膜)形成在线型字线沟渠160之间。各线型插塞图案110’沿着Y轴参考方向上与位线接触区12a以及存储单元接触区12b完全重叠。各线型插塞图案110’沿着Y轴参考方向与位线接触区12a以及存储单元接触区12b直接接触。各线型插塞图案110’也间隔的沿着Y轴参考方向与浅沟渠绝缘结构14直接接触。
接着，如图2A所示，在各字线沟渠160的内表面上形成一栅极介电层164，然后将一导电部位162嵌入到各字线沟渠160的较低部位。导电部位162可包含一金属层、复合金属层、或导电材料层。导电部位162可包含，例如，氮化钛(titanium nitride,TiN)、钛/氮化钛(titanium/titanium nitride,Ti/TiN)、氮化钨(tungsten nitride,WN)、钨/氮化钨(tungsten/tungsten nitride,W/WN)、氮化钽(tantalum nitride,TaN)、钽/氮化钽(tantalum/tantalum nitride,Ta/TaN)、氮化硅钛(titanium silicon nitride,TiSiN)、氮化硅钽(tantalum silicon nitride,TaSiN)、氮化硅钨(tungsten silicon nitride,WSiN)，或上述材料的组合。
导电部位162被栅极介电层164，例如是衬于各字线沟渠160内侧表面的氧化硅，以及一设在导电部位162上的绝缘层166密封住。至此，绝缘层166的上表面是与盖层112的上表面齐平。绝缘层166可包含，例如，氧化硅、氮化硅或氮氧化硅，但不限于此。根据所述实施例，线型插塞图案110’中的掺杂可扩散到有源区域12，因此形成源区或漏区(为了简化附图，图中并未绘示)。
请参考图3A和图3B。图3A和图3B为根据本发明另一实施例制作的三维(3D)接触插塞的示意图。如图3A和图3B所示，根据所述实施例，在沉积插塞材料层110之前，先将浅沟渠绝缘结构14的上表面凹陷到一低于各有源区域12的上表面的水平面，因此在浅沟渠绝缘结构14与有源区域12之间形成高度介于0到500埃之间的落差。各有源区域12稍微凸出于浅沟渠绝缘结构14的上表面，使得各有源区域12的一侧壁12c被显露出来。凹陷沟渠绝缘结构14之后，接着，沉积插塞材料层110。各有源区域12显露出来的侧壁12c是与插塞材料层110直接接触。通过所述实施例的方法，可增加插塞材料层110与有源区域12的接触面积。
继续参考图3A和图3B。接着，在半导体基材10中形成多数条线型埋入字线16。多数条线型埋入字线16是沿着一Y轴参考方向延伸，其中，各有源区域12与两条埋入字线16相交，将各有源区域12区分为三个部位:一位线接触区12a以及两个存储单元接触区(或电容着陆区)12b，其中两个存储单元接触区12b各自位在各有源区域12的两端，而位线接触区12a是位在两线型埋入字线16之间。
可以利用公知的技术形成埋入字线16，例如，以公知的光刻工艺在盖层12上形成一光刻胶图案(图未示)，定义出预计在半导体基材10中蚀刻出的字线沟渠。接着，利用光刻胶图案作为硬掩膜，进行一干蚀刻工艺，蚀刻插塞材料层110、盖层112、浅沟渠绝缘结构14以及半导体基材10，因此形成字线沟渠160。多数条(栏)线型字线沟渠160是沿着一Y轴参考方向延伸，并且穿过有源区域12以及浅沟渠绝缘结构14。
形成线型字线沟渠160的同时，线型插塞图案110’也以自对准的方式(即，不需要另外的光掩膜)形成在线型字线沟渠160之间。各线型插塞图案110’沿着Y轴参考方向上与位线接触区12a以及存储单元接触区12b完全重叠。各线型插塞图案110’沿着Y轴参考方向与位线接触区12a以及存储单元接触区12b直接接触。各线型插塞图案110’也间隔的沿着Y轴参考方向与浅沟渠绝缘结构14直接接触。图3A和图3B所述实施接下来的步骤与图4到图29所述步骤类似。
请参考图4和图5。图4和图5为根据本发明一实施例的存储器元件，在移除盖层后，分别沿图1中切线I-I’及II-II’的剖面示意图。如图4和图5所示，各导电部位162上方形成绝缘层166后，接着，进行一抛光工艺，例如化学机械抛光(CMP)工艺，移除盖层112以及绝缘层166的一较上部位，因此显露出插塞图案110’的上表面。移除盖层112后，显露出来的插塞图案110’的上表面与绝缘层166的上表面齐平。
请参考图6到图8。图6为根据本发明一实施例的存储器元件的存储器阵列，在形成沿着AA参考方向延伸的多数条线型光刻胶图案202后的顶视图。图7图8分别为沿着图6中切线I-I’及II-II’的剖面示意图。如图6到图8所示，以化学机械抛光工艺移除盖层112后，接着，在插塞图案110’的上表面以及绝缘层166的上表面上，形成多数条沿着AA参考方向延伸的线型光刻胶图案202。各线型光刻胶图案202与同样沿着AA参考方向对齐排列的有源区域12完全重叠。
请参考图9到图11。图9为根据本发明一实施例的存储器元件的存储器阵列，在蚀刻掉未被多数条线型光刻胶图案202覆盖的线型插塞图案110’后的顶视图。图10和图11分别为沿着图9中切线I-I’及II-II’的剖面示意图。如图9到图11所示，形成多数条沿着AA参考方向延伸的线型光刻胶图案202后，接着，进行一各向异性干蚀刻工艺，蚀刻掉未被多数条线型光刻胶图案202覆盖的线型插塞图案110’，如此将线型插塞图案110’切割成位线接触插塞310与存储单元接触插塞410。未被多数条线型光刻胶图案202覆盖的线型插塞图案110’被蚀刻移除后，部分浅沟渠绝缘结构14因此被显露出来。上述蚀刻工艺完成后，可以用本领域公知的方法移除线型光刻胶图案202。
根据本发明一实施例，各位线接触区12a完全被各位线接触插塞310覆盖，各存储单元接触区12b完全被各存储单元接触插塞410覆盖。本发明特征之一在于，位线接触插塞310与存储单元接触插塞410为共平面，并且是同时形成的。位线接触插塞310包含一上表面310a以及一底面310b。存储单元接触插塞410包含一上表面410a以及一底面410b。上表面310a与绝缘层166的上表面以及上表面410a齐平。底面310b与底面410b齐平。底面310b、底面410b和半导体基材10的上表面10a为共平面(或者，大致上位在相同的水平面)。
如图9和图11所示，在蚀刻掉未被多数条线型光刻胶图案202覆盖的线型插塞图案110’后，在原处形成间隔的介于位线接触插塞310与存储单元接触插塞410之间，并且沿着Y轴参考方向延伸排列的凹陷沟槽204。本发明另一特征在于，各存储单元接触插塞410的表面积是大于各存储单元接触区12b的面积，并且各位线接触插塞310的表面积是大于各位线接触区12a的面积。
请参考图12和图13。图12和图13为根据本发明一实施例的存储器元件，在移除多数条线型光刻胶图案202，并以绝缘层206填满凹陷沟槽204后，分别沿图9中切线I-I’及II-II’的剖面示意图。如图12和图13所示，移除线型光刻胶图案202后，接着，进行化学气相沉积(chemical vapor deposition,CVD)或原子层沉积(atomic layer deposition,ALD)工艺，在半导体基材10上全面性的沉积一绝缘层206。绝缘层206可包含氧化硅，但不限于此。绝缘层206填满凹陷沟槽204。可利用化学机械抛光的方法，移除凹陷沟槽204以外多余的绝缘层206，使位线接触插塞310以及存储单元接触插塞410显露出来。至此，绝缘层206的上表面与位线接触插塞310以及存储单元接触插塞410的上表面齐平。
请参考图14到图16。图14为根据本发明一实施例的存储器元件的存储器阵列，在凹陷位线接触插塞310与存储单元接触插塞410的上表面，并分别在各位线接触插塞310与各存储单元接触插塞410上形成一环形间隙壁520后的顶视图。图15和图16分别为沿着图14中切线I-I’及II-II’的剖面示意图。如图14到图16所示，将凹陷沟槽204以外的绝缘层206抛光移除之后，接着，凹陷位线接触插塞310与存储单元接触插塞410的上表面到一预定水平，使其低于绝缘层166以及绝缘层206的上表面，如此于在位线接触插塞310与存储单元接触插塞410上形成一凹陷区域510。
可通过选择性干蚀刻工艺，在蚀刻位线接触插塞310与存储单元接触插塞410的掺杂多晶硅时，选择性的不蚀刻(或仅些微蚀刻)周围的绝缘层116以及绝缘层206的氧化硅，如此将位线接触插塞310与存储单元接触插塞410的上表面凹陷到所述预定水平。根据所述实施例，位线接触插塞310与存储单元接触插塞410在所述选择性干蚀刻后，剩余的厚度可介于0到2000埃之间。在图14可清楚的看到，各凹陷区域510为平行四边形，其中包含沿着AA参考方向的两相对的绝缘层116的侧壁，以及沿着Y轴参考方向的两相对的绝缘层206的侧壁。
根据本发明一实施例，各位线接触插塞310可进一步包含一中间金属层310c。根据本发明一实施例，各存储单元接触插塞410可进一步包含一中间金属层410c。形成中间金属层310c以及410c的方法可例如全面性的沉积一金属层，包含，但不限于，钨、钛、氮化钛或钴。所述金属层完全填满凹陷区域510。接着，蚀刻所述金属层到显露出绝缘层116以及绝缘层206。同样的，凹陷所述金属层的上表面到一预定水平，使其低于绝缘层166以及绝缘层206的上表面。
形成凹陷区域510后，接着，进行一沉积工艺，例如化学气相沉积工艺或原子层沉积工艺，全面性且共形的在半导体基材10上沉积一层间隙壁材料层(图未示)，例如氧化硅层。然后，进行一各向异性干蚀刻工艺，蚀刻所述间隙壁材料层直到显露出中间金属层310c以及中间金属层410c的上表面，因此在凹陷区域510中形成一连续的环形间隙壁520。如图15和图16所示，连续的环形间隙壁520直接形成在中间金属层310c以及中间金属层410c的上表面上。
请参考图17到图19。图17为根据本发明一实施例的存储器元件的存储器阵列，在形成一沿着X轴参考方向延伸，并与位线接触插塞310电连接的位线或位元线(BLs)后的顶视图。图18和图19分别为沿着图17中切线I-I’及II-II’的剖面示意图。如图17到图19所示，形成环形间隙壁520后，接着，形成多数条(列)位线(BLs)。各位线(BL)沿着X轴参考方向延伸，并且与位在同一列上的位线接触插塞310电连接。各位线(BL)可包含一金属层610以及一直接位在所述金属层610上的掩膜层620。根据所述实施例，金属层610可包含钨、钛、氮化钛或类似的，但不限于此。
所述位线(BL)可通过公知的化学气相沉积工艺、物理气相沉积工艺、光刻工艺以及蚀刻工艺形成。例如，首先，在半导体基材10上全面性的沉积一金属层，例如钨。所述金属层填满凹陷区域510。接着，在所述金属层上沉积一硬掩膜层，例如氮化硅。然后，进行一光刻工艺，以在所述应掩膜层上形成一图案化光刻胶层。继续，再进行一干蚀刻工艺，蚀刻所述硬掩膜层以及所述金属层，直到绝缘层166的上表面被显露出来。
在形成位线(BL)时，金属插塞612以及金属插塞614也同时形成于凹陷区域510中，并且分别直接位在中间金属层310c以及中间金属层410c的上表面上。值得注意的是，金属插塞612是与各位线(BL)的金属层610一体形成。金属插塞612仅嵌入在凹陷区域510中，并且，仅直接位在各中间金属层310c上。金属插塞614仅嵌入在凹陷区域510中，并且，仅直接位在各中间金属层410c上。各环形间隙壁520围绕着直接位在中间金属层310c以及中间金属层410c上的各个金属插塞612以及金属插塞614。
如图18和图19所示，金属插塞612与中间金属层310c直接接触，而金属插塞614与中间金属层410c直接接触。金属插塞612与中间金属层310c可包含相同或不同的材料。金属插塞614与中间金属层410c可包含相同或不同的材料。在一些实施例中，当位线接触插塞310与存储单元接触插塞410都包含多晶硅时，在位线接触插塞310与中间金属层310c之间、存储单元接触插塞410与中间金属层410c之间，可形成一金属硅化物层(图未示)。
根据所述实施例，金属插塞612的上表面低于绝缘层166以及环形间隙壁520的上表面，以确保金属插塞612与金属插塞614之间的隔离。根据所述实施例，金属插塞612是通过绝缘层206以及环形间隙壁520与金属插塞614隔离。根据所述实施例，金属插塞612以及金属插塞614为共平面并且以同一金属层制作而得。
金属插塞612与位线接触插塞310构成一低电阻的位线接触结构(bit-linecontact,BC)，电连接各自的位线(BL)以及位线接触区12a。金属插塞614与存储单元接触插塞410构成一低电阻的存储单元接触结构(Storage node contact,SNC)，电连接各自的电容的存储节点以及存储单元接触12b。位线接触结构(BC)与存储单元接触结构(SNC)共平面。
导入中间金属层310c以及410c的优点在于，可以得到金属层与多晶硅(即位线接触插塞310和存储单元接触插塞410)之间最大的接触面积，因此具有较低的接触电阻。根据本发明一实施例，本发明结构上的特征之一在于，所述位线接触结构(BC)与存储单元接触结构(SNC)都包含一多晶硅层(即，位线接触插塞310和存储单元接触插塞410)，以及两金属层(即，中间金属层310c与金属插塞612；中间金属层410c与金属插塞614)。所述两金属层可包含相同或不同的材料。中间金属层310c与中间金属层410c为共平面。金属插塞612与金属插塞614共平面。
请参考图20到图22。图20为根据本发明一实施例的存储器元件的存储器阵列，在形成间隙壁630、层间介电层(ILD)660之后的顶视图。图21和图22分别为沿着图20中切线I-I’及II-II’的剖面示意图。如图20到图22所示，位线(或位元线,BLs)以及金属插塞612、614形成之后，接着，在各位线(BL)的相对两侧壁上形成间隙壁630，例如氮化硅间隙壁。形成间隙壁630的步骤，例如，可包含在半导体基材10上全面性且共形的沉积一层氮化硅层，接着以干蚀刻工艺蚀刻所述氮化硅层。间隙壁630是位线(BL)的绝缘结构。
接着，全面性的在半导体基材10上形成一层间介电层(inter layer dielectric,ILD)660，例如旋涂式介电层(spin on dielectric,SOD)或是由四乙氧基硅烷(tetraethylortho-silicate,TEOS)形成的氧化物层。层间介电层660填满位线(BL)之间的间隙，并且覆盖住位线的上表面。然后，进行一抛光工艺，例如化学机械抛光工艺，抛光层间介电层660直到位线(BL)的上表面显露出来，更具体的说，直到掩膜层620的上表面显露出来。层间介电层660覆盖并且直接接触间隙壁630、绝缘层166、环形间隙壁520以及金属插塞614。
请参考图23到图25。图23为根据本发明一实施例的存储器元件的存储器阵列，在形成线型光刻胶图案700后的顶视图。图24和图25分别为沿着图20中切线I-I’及II-II’的剖面示意图。如图23到图25所示，形成层间介电层660后，接着，在层间介电层660以及掩膜层620上，形成多数条沿着Y轴参考方向延伸的线型光刻胶图案700。根据所述实施例，线型光刻胶图案700直接设置在埋入字线(BWLs)上，并且个别与埋入字线对齐。位在线型光刻胶图案700之间的线型开口702沿着Y轴参考方向延伸，并且暴露出部分的层间介电层660以及掩膜层620。
接着，利用线型光刻胶图案700、掩膜层620以及间隙壁630作为蚀刻硬掩膜，进行一各向异性干蚀刻工艺，选择性的蚀刻掉未被线型光刻胶图案700覆盖的层间介电层660，因此在层间介电层660中以自对准的方式形成存储节点沟渠710。存储节点沟渠710的边界大致上是由线型光刻胶图案700以及间隙壁630决定。部分金属插塞614、部分环形间隙壁520以及部份绝缘层206自各存储节点沟渠710的底部显露出来。形成存储节点沟渠710后，可用公知的方法移除线型光刻胶图案700。
在一些实施例中，于存储节点沟渠710的底部显露出来的环形间隙壁520以及绝缘层206的上表面，可低于显露出来的金属插塞614的上表面，以进一步显露出金属插塞614的一垂直侧壁。
请参考图26到图28。图26为根据本发明一实施例的存储器元件的存储器阵列，在存储节点沟渠710中形成存储节点820后的顶视图。图27和图28分别为沿着图26中切线I-I’及II-II’的剖面示意图。如图26到图28所示，在层间介电层660中形成存储节点沟渠710后，接着，在各存储节点沟渠710中形成存储节点820。形成存储节点820的步骤包含，例如，全面性的在半导体基材10上沉积一多晶硅层，例如掺杂多晶硅层。所述多晶硅层填满存储节点沟渠710并且覆盖住位线(BL)。然后，进行一抛光工艺，例如化学机械抛光工艺，移除存储节点沟渠710外多余的多晶硅层，并且显露出掩膜层620的上表面。至此，存储节点820的上表面与掩膜层620的上表面齐平。存储节点820与金属插塞614电连接。
图29和图30为根据本发明一实施例的存储器元件，在各存储节点820上形成电容后，分别沿着图26中切线I-I’及II-II’的剖面示意图。如图29和图30所示，形成存储节点820后，接着，在各存储节点820上形成一电容900。本领域技术人员应可了解，附图所示电容900的结构以方便说明为目的，电容900的结构并不以此为限。例如，电容900可包含一底电极902、一电容介电层904，以及一顶电极906。本发明也可包含其他型态的电容结构。
图31A和图31B为根据本发明另一实施例制作的三维接触插塞的示意图。图31A和图31B分别为沿着图26中切线I-I’及II-II’的剖面示意图，说明根据本发明另一实施例，在各存储节点820上形成电容后的存储器元件。
参考前文图3A和图3B的说明，在凹陷浅沟渠绝缘结构14之后，接着，沉积插塞材料层110。各有源区域12显露出来的侧壁12c与插塞材料层110直接接触。图31A和图31B说明所述实施例在存储节点820上形成电容900后的新颖的三维接触结构。
根据所述实施例，位线接触结构(BC)以及存储单元接触结构(SNC)都是三维的接触结构。各个位线接触区12a以及存储单元接触区12b可包含4个侧壁12c。位线接触插塞310与存储单元接触插塞410各别与位线接触区12a以及存储单元接触区12b的侧壁12c直接接触。所述三维的接触结构可增加位线接触插塞310与位线接触区12a之间、存储单元接触插塞410与存储单元接触区12b之间的接触面积。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其包括：
有源区域和介于所述有源区域之间的沟渠隔离区域，所述有源区域中的每一者包括在第一方向延伸的长边；
埋入字线，其在第二方向延伸，所述埋入字线中的两者与所述有源区域中的每一者相交并将所述有源区域中的每一者分成位线接触区和两个单元接触区，其中所述第二方向不垂直于所述第一方向；
位线接触，其与所述位线接触区相邻；
存储节点接触，其与所述两个单元接触区中的每一者相邻，其中所述位线接触和所述存储节点接触基本上是共面的；以及
至少一个位线，其在第三方向延伸，其中所述至少一个位线和所述位线接触相邻。
2.根据权利要求1所述的半导体器件，其中所述位线接触和所述存储节点接触中的每一者包括多晶硅。
3.根据权利要求1所述的半导体器件，其中所述位线接触和所述存储节点接触中的每一者包括多晶硅和金属。
4.根据权利要求1所述的半导体器件，其中所述位线接触包括位线接触插塞和金属插塞。
5.根据权利要求4所述的半导体器件，其中所述位线接触插塞基本上完全覆盖所述位线接触区。
6.根据权利要求1所述的半导体器件，其中所述存储节点接触包括单元接触插塞和金属插塞。
7.根据权利要求6所述的半导体器件，其中所述单元接触插塞基本上完全覆盖所述单元接触区。
8.根据权利要求1所述的半导体器件，其进一步包括与所述单元接触区电连接的电容器。
9.一种半导体器件，其包括：
有源区域和介于所述有源区域之间的沟渠隔离区域，所述有源区域中的每一者包括在第一方向延伸的长边；
埋入字线，其在第二方向延伸，所述埋入字线中的两者与所述有源区域中的每一者相交并将所述有源区域中的每一者分成位线接触区和两个单元接触区，其中所述第二方向不垂直于所述第一方向；
位线接触，其与所述位线接触区相邻；
存储节点接触，其与所述两个单元接触区中的每一者的上表面和侧壁相邻；以及
至少一个位线，其在垂直于所述第二方向的第三方向延伸，其中所述至少一个位线与所述位线接触相邻。
10.根据权利要求9所述的半导体器件，其中所述存储节点接触的侧壁与单元接触插塞的侧壁对齐。
11.根据权利要求10所述的半导体器件，其中所述单元接触塞直接接触所述有源区域的侧壁。
12.根据权利要求9所述的半导体器件，其中所述位线接触的侧壁与位线接触插塞的侧壁对齐。
13.根据权利要求9所述的半导体器件，其中所述单元接触区位于所述有源区域的末端。
14.根据权利要求9所述的半导体器件，其中所述位线接触区位于所述埋入字线中的两者之间。
15.根据权利要求9所述的半导体器件，其中所述沟渠隔离区域的上表面相对于所述有源区域的上表面凹陷。
16.一种半导体器件，其包括：
有源区域和介于所述有源区域之间的沟渠隔离区域，所述有源区域中的每一者包括在第一方向延伸的长边；
埋入字线，其在第二方向延伸，所述埋入字线中的两者与所述有源区域中的每一者相交并将所述有源区域中的每一者分成位线接触区和两个单元接触区，其中所述第二方向不垂直于所述第一方向；
位线接触，其位于位线接触区域上；
存储节点接触，其与所述两个单元接触区和所述沟渠隔离区域中的每一者的上表面相邻；以及
至少一个位线，其在第三方向延伸，其中所述至少一个位线和所述位线接触相邻且所述第三方向垂直于所述第二方向。
17.根据权利要求16所述的半导体器件，其中所述沟渠隔离区域的上表面与所述有源区域的上表面基本上共平面。
18.根据权利要求16所述的半导体器件，其中所述沟渠隔离区域的上表面相对于所述有源区域的上表面凹陷。
19.根据权利要求16所述的半导体器件，其进一步包括在所述有源区域内的导电材料上的绝缘材料，所述绝缘材料的上表面与围绕所述绝缘材料的环形间隙壁的上表面共平面。
20.根据权利要求16所述的半导体器件，其进一步包括在所述沟渠隔离区域上方的绝缘材料，所述绝缘材料的上表面与围绕所述绝缘材料的环形间隙壁的上表面共平面。
CN201910250756.4A 2016-05-11 2016-08-15 半导体存储器元件及其制作方法 Active CN110071108B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910250756.4A CN110071108B (zh) 2016-05-11 2016-08-15 半导体存储器元件及其制作方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US15/151,503 US9881924B2 (en) 2016-05-11 2016-05-11 Semiconductor memory device having coplanar digit line contacts and storage node contacts in memory array and method for fabricating the same
US15/151,503 2016-05-11
CN201610668659.3A CN107369686B (zh) 2016-05-11 2016-08-15 半导体存储器元件及其制作方法
CN201910250756.4A CN110071108B (zh) 2016-05-11 2016-08-15 半导体存储器元件及其制作方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201610668659.3A Division CN107369686B (zh) 2016-05-11 2016-08-15 半导体存储器元件及其制作方法

Publications (2)

Publication Number Publication Date
CN110071108A true CN110071108A (zh) 2019-07-30
CN110071108B CN110071108B (zh) 2024-03-08

Family

ID=60294830

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910250756.4A Active CN110071108B (zh) 2016-05-11 2016-08-15 半导体存储器元件及其制作方法
CN201610668659.3A Active CN107369686B (zh) 2016-05-11 2016-08-15 半导体存储器元件及其制作方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201610668659.3A Active CN107369686B (zh) 2016-05-11 2016-08-15 半导体存储器元件及其制作方法

Country Status (4)

Country Link
US (3) US9881924B2 (zh)
KR (1) KR101865236B1 (zh)
CN (2) CN110071108B (zh)
TW (1) TWI615921B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447721A (zh) * 2019-08-27 2021-03-05 南亚科技股份有限公司 半导体装置及其制造方法
WO2022041981A1 (zh) * 2020-08-27 2022-03-03 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
WO2022048232A1 (zh) * 2020-09-04 2022-03-10 长鑫存储技术有限公司 半导体器件及其制作方法
CN116171043A (zh) * 2023-04-24 2023-05-26 长鑫存储技术有限公司 半导体结构及其制备方法
US11961774B2 (en) 2020-09-04 2024-04-16 Changxin Memory Technologies, Inc. Semiconductor device and method for manufacturing same

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9881924B2 (en) 2016-05-11 2018-01-30 Micron Technology, Inc. Semiconductor memory device having coplanar digit line contacts and storage node contacts in memory array and method for fabricating the same
CN108269804B (zh) * 2016-12-30 2019-08-23 联华电子股份有限公司 半导体存储装置的制作方法
JP2019054213A (ja) * 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN107993952B (zh) * 2017-11-23 2020-04-14 长江存储科技有限责任公司 栅极线的对准测量方法
CN107994018B (zh) * 2017-12-27 2024-03-29 长鑫存储技术有限公司 半导体存储器件结构及其制作方法
CN110085574B (zh) * 2018-01-26 2020-11-03 联华电子股份有限公司 用于动态随机存取存储器的电阻器
KR101999917B1 (ko) * 2018-01-29 2019-07-12 도실리콘 씨오., 엘티디. 페이싱바를 이용한 디램셀 어레이 및 그의 제조 방법
US10720513B2 (en) * 2018-03-09 2020-07-21 Globalfoundries Singapore Pte. Ltd. OTP-MTP on FDSOI architecture and method for producing the same
CN110299360B (zh) * 2018-03-22 2022-04-26 联华电子股份有限公司 半导体结构及其制作方法
US10381218B1 (en) 2018-05-17 2019-08-13 Micron Technology, Inc. Methods of forming a semiconductor structure and methods of forming isolation structures
US10580791B1 (en) 2018-08-21 2020-03-03 Micron Technology, Inc. Semiconductor device structures, semiconductor devices, and electronic systems
US10593678B1 (en) 2018-08-24 2020-03-17 Micron Technology, Inc. Methods of forming semiconductor devices using aspect ratio dependent etching effects, and related semiconductor devices
US11158571B2 (en) 2018-12-20 2021-10-26 Micron Technology, Inc. Devices including conductive interconnect structures, related electronic systems, and related methods
US10770466B2 (en) 2019-01-25 2020-09-08 Micron Technology, Inc. Semiconductor devices comprising digit line contacts and related systems
US10756093B1 (en) * 2019-03-06 2020-08-25 Micron Technology, Inc. Methods of forming integrated assemblies
TWI695485B (zh) * 2019-03-12 2020-06-01 華邦電子股份有限公司 埋入式字元線結構
US10777562B1 (en) 2019-03-14 2020-09-15 Micron Technology, Inc. Integrated circuity, DRAM circuitry, methods used in forming integrated circuitry, and methods used in forming DRAM circuitry
JP2021048167A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
US11107809B2 (en) * 2019-09-25 2021-08-31 Nanya Technology Corporation Semiconductor device with nanowire plugs and method for fabricating the same
US11201154B2 (en) 2019-12-27 2021-12-14 Micron Technology, Inc. Methods of forming an apparatus including device structures including pillar structures, and related memory devices, and electronic systems
CN113130491B (zh) * 2020-01-15 2023-10-17 华邦电子股份有限公司 存储装置及其制造方法
CN114078774A (zh) 2020-08-13 2022-02-22 长鑫存储技术有限公司 半导体器件及其制备方法
US20220077009A1 (en) * 2020-09-04 2022-03-10 Changxin Memory Technologies, Inc. Semiconductor structure
KR20220037170A (ko) * 2020-09-17 2022-03-24 삼성전자주식회사 반도체 장치
US12069850B2 (en) 2020-10-15 2024-08-20 Changxin Memory Technologies, Inc. Semiconductor structure, manufacturing method thereof, and memory having bit line conducting layers covering the bit line contact layer and the insulating layer
US11264391B1 (en) 2020-10-15 2022-03-01 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
CN114373757A (zh) * 2020-10-15 2022-04-19 长鑫存储技术有限公司 半导体结构及其制作方法、存储器
CN114792685A (zh) * 2021-01-26 2022-07-26 华邦电子股份有限公司 半导体存储器结构及其形成方法
KR20220116637A (ko) * 2021-02-15 2022-08-23 삼성전자주식회사 반도체 메모리 장치
US20220293608A1 (en) * 2021-03-15 2022-09-15 Nanya Technology Corporation Semiconductor structure having buried word lines and method of manufacturing the same
US11411006B1 (en) * 2021-04-16 2022-08-09 Nanya Technology Corporation Manufacturing method of memory structure
US12022647B2 (en) * 2021-05-18 2024-06-25 Micron Technology, Inc. Microelectronic devices including memory cell structures, and related methods and electronic systems
CN113437070B (zh) * 2021-07-09 2023-05-23 福建省晋华集成电路有限公司 半导体装置及其形成方法
CN115884600A (zh) * 2021-09-28 2023-03-31 长鑫存储技术有限公司 半导体结构及其制备方法
US11785757B2 (en) 2021-11-17 2023-10-10 Nanya Technology Corporation Method for preparing memory array with contact enhancement sidewall spacers
TWI825556B (zh) * 2021-11-17 2023-12-11 南亞科技股份有限公司 具有接觸增強側壁間隙子的記憶體陣列結構
KR20230076611A (ko) * 2021-11-24 2023-05-31 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20230105140A (ko) * 2022-01-03 2023-07-11 삼성전자주식회사 반도체 메모리 장치의 제조 방법
TWI830539B (zh) * 2022-12-15 2024-01-21 華邦電子股份有限公司 半導體結構及其形成方法
CN115942744B (zh) * 2023-02-15 2023-08-04 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN116940120B (zh) * 2023-09-18 2024-01-05 上海领耐半导体技术有限公司 组对结构的nor闪存及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101140934A (zh) * 2006-09-08 2008-03-12 茂德科技股份有限公司 内存结构及其制备方法
CN102479803A (zh) * 2010-11-30 2012-05-30 尔必达存储器株式会社 半导体器件及其形成方法
KR20140086647A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 금속패드를 구비한 반도체장치 및 그 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1003219B1 (en) 1998-11-19 2011-12-28 Qimonda AG DRAM with stacked capacitor and buried word line
KR101119774B1 (ko) 2009-08-11 2012-03-26 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR101598834B1 (ko) * 2010-02-17 2016-03-02 삼성전자주식회사 콘택 플러그를 구비한 반도체 소자 및 그 제조 방법
KR101194872B1 (ko) 2010-04-19 2012-10-25 에스케이하이닉스 주식회사 반도체 기억 장치
US8648414B2 (en) * 2011-07-01 2014-02-11 Micron Technology, Inc. Semiconductor structures including bodies of semiconductor material, devices including such structures and related methods
US8691680B2 (en) * 2011-07-14 2014-04-08 Nanya Technology Corp. Method for fabricating memory device with buried digit lines and buried word lines
KR102054834B1 (ko) 2013-03-15 2019-12-12 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US9881924B2 (en) 2016-05-11 2018-01-30 Micron Technology, Inc. Semiconductor memory device having coplanar digit line contacts and storage node contacts in memory array and method for fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101140934A (zh) * 2006-09-08 2008-03-12 茂德科技股份有限公司 内存结构及其制备方法
CN102479803A (zh) * 2010-11-30 2012-05-30 尔必达存储器株式会社 半导体器件及其形成方法
KR20140086647A (ko) * 2012-12-28 2014-07-08 에스케이하이닉스 주식회사 금속패드를 구비한 반도체장치 및 그 제조 방법

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112447721A (zh) * 2019-08-27 2021-03-05 南亚科技股份有限公司 半导体装置及其制造方法
CN112447721B (zh) * 2019-08-27 2024-03-05 南亚科技股份有限公司 半导体装置及其制造方法
WO2022041981A1 (zh) * 2020-08-27 2022-03-03 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
US11871561B2 (en) 2020-08-27 2024-01-09 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method of semiconductor structure
WO2022048232A1 (zh) * 2020-09-04 2022-03-10 长鑫存储技术有限公司 半导体器件及其制作方法
US11961774B2 (en) 2020-09-04 2024-04-16 Changxin Memory Technologies, Inc. Semiconductor device and method for manufacturing same
CN116171043A (zh) * 2023-04-24 2023-05-26 长鑫存储技术有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
US20170330882A1 (en) 2017-11-16
KR20170127334A (ko) 2017-11-21
CN107369686A (zh) 2017-11-21
US10566332B2 (en) 2020-02-18
KR101865236B1 (ko) 2018-07-13
US20180102366A1 (en) 2018-04-12
CN110071108B (zh) 2024-03-08
US10163909B2 (en) 2018-12-25
TW201740510A (zh) 2017-11-16
TWI615921B (zh) 2018-02-21
US20190088658A1 (en) 2019-03-21
CN107369686B (zh) 2019-04-23
US9881924B2 (en) 2018-01-30

Similar Documents

Publication Publication Date Title
CN107369686B (zh) 半导体存储器元件及其制作方法
CN106992156B (zh) 存储器阵列及其制造方法
CN102034824B (zh) 包括掩埋字线的半导体器件
TWI471981B (zh) 製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法
KR102242963B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
JP6133013B2 (ja) 半導体素子及びその形成方法
US8900947B2 (en) Semiconductor devices including conductive plugs and methods of manufacturing the same
US20120112269A1 (en) Semiconductor device and method of manufacturing the same
CN105390542A (zh) 具有旁路栅极的半导体器件及其制备方法
CN109411472A (zh) 动态随机存取存储器及其制造方法
CN108346665A (zh) 半导体元件及其制作方法
US8999827B2 (en) Semiconductor device manufacturing method
KR100399769B1 (ko) 엠아이엠 캐패시터를 채용한 캐패시터 오버 비트 라인 구조의 반도체 메모리 소자의 제조 방법
US7312114B2 (en) Manufacturing method for a trench capacitor having an isolation collar electrically connected with a substrate on a single side via a buried contact for use in a semiconductor memory cell
CN107808882A (zh) 半导体集成电路结构及其制作方法
KR100285702B1 (ko) 반도체 디램용 콘택 및 그 제조 방법
CN108269804B (zh) 半导体存储装置的制作方法
JP2013219179A (ja) 半導体装置及びその製造方法
TWI829436B (zh) 半導體記憶體裝置
TWI576993B (zh) 記憶元件的製造方法
KR20020029713A (ko) 디램 장치 제조방법
KR20040043838A (ko) 반도체 메모리 소자 및 그의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant