JP2015153789A - ＳｉＣ基板を利用する半導体装置とその製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 86
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 64
- 229910021389 graphene Inorganic materials 0.000 claims abstract description 63
- 239000002184 metal Substances 0.000 claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 19
- 238000010438 heat treatment Methods 0.000 claims abstract description 18
- 239000011248 coating agent Substances 0.000 claims abstract 5
- 238000000576 coating method Methods 0.000 claims abstract 5
- 239000010410 layer Substances 0.000 claims description 79
- 239000011241 protective layer Substances 0.000 claims description 49
- 229910021332 silicide Inorganic materials 0.000 abstract description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 7
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 8
- 210000000746 body region Anatomy 0.000 description 5
- 239000013078 crystal Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
【課題】ＳｉＣ基板の表面に金属層を直接に形成すると接触抵抗が高い。接触抵抗を下げるためにはＳｉＣ表面にシリサイドを形成する必要があり、必要工程数が多い。【解決手段】ＳｉＣ基板の表面にグラフェンを生成して接触抵抗を下げる。ＳｉＣ基板の表面の一部を保護層で被覆してエッチングすると、ＳｉＣ基板の表面に凹凸ができ、凹所の側面にＳｉＣ基板と保護層の境界が露出する。その境界が露出すると、ＳｉＣ基板と保護層の界面に沿ってエッチングが進行し、間隙が形成される。間隙の間隔は、前記側面から離れるほど小さくなる。その結果、ＳｉＣの表面に傾斜面が形成される。その後に熱処理すると、傾斜面でグラフェンの成長核が生成し、そこからグラフェンが成長していく。保護層で被覆されていた範囲では、ＳｉＣ基板の表面にグラフェンが生成する。その上に金属層を形成すると、電極とＳｉＣがオーミック接触する。【選択図】図７
Description
本明細書では、ＳｉＣ基板の表面に直接に金属層を形成すると、ＳｉＣと金属がオーミック接触しないという問題に対処する技術を開示する。
ＳｉＣ基板の表面に直接に金属層を形成すると、ＳｉＣと金属がオーミック接触しない。そこで、特許文献１に記載されているように、基板と金属層の間にシリサイド層を介在させる技術が開発されている。非特許文献１については後記する。
乗松航，楠美智子、ＳｉＣ表面分解法により生成するグラフェン／ＳｉＣ界面の構造、日本結晶学会誌51巻第６号、313-319（2009）
ＳｉＣ基板の表面にシリサイド層を形成するには多くの工程を必要とする。例えばニッケルシリサイドを形成する場合、（１）Ｓｉを含有する半導体基板の表面にスパッタ等によってＮｉ層を形成し、（２）熱処理して合金化し、（３）エッチングして余剰なＮｉを除去する工程が必要とされる。実際には、さらに（４）再度熱処理し、（５）余剰なＮｉを再度除去する工程が必要とされる。
より少ない工程数で、ＳｉＣ基板と金属層がオーミック接触する結果を実現する技術が必要とされている。
より少ない工程数で、ＳｉＣ基板と金属層がオーミック接触する結果を実現する技術が必要とされている。
本明細書で開示する技術では、ＳｉＣ基板と金属層の間にグラフェン層を介在させるとＳｉＣ基板と金属層がオーミック接触する現象を利用する。本明細書では、少ない工程数でＳｉＣ基板の表面にグラフェン層を生成する技術を開示する。
本明細書では、グラフェン生成方法を開示する。その方法は、ＳｉＣ基板の表面の一部を保護層で被覆する工程と、保護層で被覆されていない範囲のＳｉＣ基板の表面近傍をエッチングする工程と、保護層を除去する工程と、ＳｉＣに含まれるＳｉが昇華する温度にＳｉＣ基板を加熱する工程を備えている。前記の工程を実施すると、保護層で被覆されていた範囲のＳｉＣ基板の表面にグラフェンが成長する。
ＳｉＣ基板の表面の一部を保護層で被覆しておいてエッチングすると、保護層で被覆されていない範囲のＳｉＣ基板の表面近傍がエッチングされて凹所が形成される。その凹所の側面には、保護層で被覆されているＳｉＣ基板と保護層の境界が露出される。その境界が露出すると、その境界から保護層とＳｉＣ基板に界面に沿ってエッチングが進行する。露出した境界の近傍では、保護層に接していたＳｉＣがエッチングされていき、保護層とＳｉＣ基板の間に間隙が形成されていく。その間隔は、前記凹所の側面において最も大きく、側面から離れるほど小さくなる。ＳｉＣ基板の表面には、保護層に密着する範囲と、保護層との間に間隙が形成されている範囲と、前記凹所の側面と、前記凹所の底面が形成される。保護層との間に間隙が形成されている範囲のＳｉＣ基板の表面は、保護層に密着する範囲のＳｉＣ基板の表面に対して傾斜している。
上記の表面が形成された時点で保護層を除去して加熱すると、ＳｉＣ基板の表面からＳｉが昇華していく。その際にはＳｉＣ基板の表面にグラフェンの成長核が形成され、その成長核からＳｉＣ基板の表面に沿ってグラフェンが成長していく。上記方法では、保護層に密着していた範囲のＳｉＣ基板の表面に対して傾斜する傾斜面を形成しておいて加熱処理する。その場合、傾斜面にグラフェンの成長核が形成される。グラフェンは、傾斜面から保護層に密着していた範囲のＳｉＣ基板の表面に向けて広がっていく。保護層に密着していた範囲のＳｉＣ基板の表面がグラフェンで被覆される。その一方において、前記傾斜面と前記凹所の側面との間には、大きな角度が存在するために、前記凹所の側面と底面にはグラフェンが伸びづらい。ＳｉＣの傾斜面をミクロに観察すると、ＳｉＣ結晶のステップで形成されている。前記した非特許文献１に、ステップでグラフェンの成長核が成長し、そこからグラフェンが広がっていくことが報告されている。熱処理後に金属層を形成すれば、グラフェンが成長した範囲では金属とＳｉＣがオーミック接触する。オーミック接触させたい金属層の形成範囲を保護層で覆っておけば、その金属層とＳｉＣ基板をオーミック接触させることができる。グラフェンの生成に要する工程数は、シリサイドの生成に要する工程数よりも少ない。
本明細書でいうグラフェンは、単層のものに限定されない。非特許文献１に開示されているように、熱処理温度によって生成するグラフェンの層数を調整することができる。ＳｉＣ基板と金属の間にオーミック接触を実現するグラフェンの層数は単層に限定されていない。
上記の表面が形成された時点で保護層を除去して加熱すると、ＳｉＣ基板の表面からＳｉが昇華していく。その際にはＳｉＣ基板の表面にグラフェンの成長核が形成され、その成長核からＳｉＣ基板の表面に沿ってグラフェンが成長していく。上記方法では、保護層に密着していた範囲のＳｉＣ基板の表面に対して傾斜する傾斜面を形成しておいて加熱処理する。その場合、傾斜面にグラフェンの成長核が形成される。グラフェンは、傾斜面から保護層に密着していた範囲のＳｉＣ基板の表面に向けて広がっていく。保護層に密着していた範囲のＳｉＣ基板の表面がグラフェンで被覆される。その一方において、前記傾斜面と前記凹所の側面との間には、大きな角度が存在するために、前記凹所の側面と底面にはグラフェンが伸びづらい。ＳｉＣの傾斜面をミクロに観察すると、ＳｉＣ結晶のステップで形成されている。前記した非特許文献１に、ステップでグラフェンの成長核が成長し、そこからグラフェンが広がっていくことが報告されている。熱処理後に金属層を形成すれば、グラフェンが成長した範囲では金属とＳｉＣがオーミック接触する。オーミック接触させたい金属層の形成範囲を保護層で覆っておけば、その金属層とＳｉＣ基板をオーミック接触させることができる。グラフェンの生成に要する工程数は、シリサイドの生成に要する工程数よりも少ない。
本明細書でいうグラフェンは、単層のものに限定されない。非特許文献１に開示されているように、熱処理温度によって生成するグラフェンの層数を調整することができる。ＳｉＣ基板と金属の間にオーミック接触を実現するグラフェンの層数は単層に限定されていない。
ＳｉＣ基板の表面に形成された酸化層を前記保護層とすることができる。その場合は、
ＳｉＣ基板の表面の全域にＣＶＤ法によって酸化層を形成する。次に、ホトレジストを利用して酸化層を残存させたい範囲をレジスト層で被覆する。その状態で、酸化層をエッチングする。するとレジスト層で覆われていなかった酸化層がエッチングされ、ＳｉＣ基板の表面の一部を被覆する酸化層が形成される。その酸化層を保護層にしてＳｉＣ基板をエッチングする。レジスト層ではＳｉＣ基板のエッチング範囲を決める保護層とならない場合には、酸化層を保護層にしてエッチングすることができる。
ＳｉＣ基板の表面の全域にＣＶＤ法によって酸化層を形成する。次に、ホトレジストを利用して酸化層を残存させたい範囲をレジスト層で被覆する。その状態で、酸化層をエッチングする。するとレジスト層で覆われていなかった酸化層がエッチングされ、ＳｉＣ基板の表面の一部を被覆する酸化層が形成される。その酸化層を保護層にしてＳｉＣ基板をエッチングする。レジスト層ではＳｉＣ基板のエッチング範囲を決める保護層とならない場合には、酸化層を保護層にしてエッチングすることができる。
酸化層をエッチングする際に、酸化層のみならずＳｉＣまでエッチングするエッチャント等を用いることができる。この場合は、レジスト層で覆われていなかった酸化層がエッチングされた後もエッチングを継続すると（オーバーエッチングすると）、ＳｉＣ基板の表面近傍がエッチングされていく。レジスト層で覆われていた範囲では、残存した酸化層によってＳｉＣ基板が被覆されている状態を維持しながら、レジスト層で覆われていなかった範囲ではＳｉＣ基板をエッチングすることができ、前記の凹所を形成することができる。
グラフェン層が形成されたＳｉＣ基板の表面に金属層を形成すると、その金属層がＳｉＣ基板とオーミック接触する電極層となる。ＳｉＣ基板を利用する半導体装置を製造することができる。
上記方法で製造される半導体装置自体も新規である。その半導体装置は、ＳｉＣ基板の表面に凹凸が形成されており、凸部を断面視したときの頂点近傍に凸部表面と凹部表面の双方に対して傾斜する傾斜面が形成されており、傾斜面と凸部表面がグラフェンで被覆されており、凹部表面はグラフェンで被覆されておらず、グラフェンの表面が金属層で被覆されているという特徴を備えている。
上記方法で製造される半導体装置自体も新規である。その半導体装置は、ＳｉＣ基板の表面に凹凸が形成されており、凸部を断面視したときの頂点近傍に凸部表面と凹部表面の双方に対して傾斜する傾斜面が形成されており、傾斜面と凸部表面がグラフェンで被覆されており、凹部表面はグラフェンで被覆されておらず、グラフェンの表面が金属層で被覆されているという特徴を備えている。
以下、本明細書で開示する技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（第１特徴）ｐ型のＳｉＣ領域の表面にグラフェンを成長させ、ｎ型のＳｉＣ領域の表面にシリサイドを成長させる。
（第１特徴）ｐ型のＳｉＣ領域の表面にグラフェンを成長させ、ｎ型のＳｉＣ領域の表面にシリサイドを成長させる。
図１１は、実施例の半導体装置２の断面図を示している。半導体装置２は、ＭＯＳとして機能し、半導体基板１６の表面に形成されている表面電極４と、半導体基板１６の裏面に形成されている裏面電極１８と、ｎ＋型のソース領域２２と、ｐ-型のボディ領域１０と、ｎ-型のドリフト領域１２と、ｎ＋型のドレイン領域１４と、トレンチゲート電極２４と、ゲート絶縁層２６と、ｐ＋型のボディコンタクト領域８と、層間絶縁層２８を備えている。ｐ＋型のボディコンタクト領域８の表面はグラフェン６で覆われており、ボディコンタクト領域８と表面電極４がオーミック接触する。ｎ＋型のソース領域２２の表面にはチタンシリサイド２０が形成されており、ソース領域２２と表面電極４がオーミック接触する。ｎ＋型のドレイン領域１４の裏面にチタンシリサイド１７が形成されており、ドレイン領域１４と裏面電極１８がオーミック接触する。層間絶縁層２８が、表面電極４とトレンチゲート電極２４を絶縁している。
トレンチゲート電極２４に電圧を加えないと、ｎ＋型のソース領域２２とｎ-型のドリフト領域１２がｐ-型のボディ領域１０で分離され、表面電極４と裏面電極１８の間が高抵抗となる。トレンチゲート電極２４に電圧を加えると、ｎ＋型のソース領域２２とｎ-型のドリフト領域１２を分離しているｐ-型のボディ領域１０に反転層が形成され、表面電極４と裏面電極１８の間が低抵抗となる。半導体装置２はＭＯＳとして機能する。
図１〜図１０は、製造工程を示している。図１は、ｎ-型のＳｉＣ半導体基板１６の上表面からｐ型不純物を注入してＰ-型ボディ領域１０を形成した段階を示している。
図２は、ボディコンタクト領域の形成範囲以外の表面をレジスト層３０で被覆し、ｐ型不純物を注入してｐ＋型のボディコンタクト領域８を形成した段階を示している。
図３は、レジスト層３０（図２参照）を除去し、ＳｉＣ半導体基板１６の上表面にＣＶＤ法によって酸化層３２を形成し、ｐ＋型のボディコンタクト領域８の形成範囲に、レジスト層３４を形成した段階を示している。
図４は、レジスト層３４を保護層として酸化層３２をエッチングした段階を示している。レジスト層３４で被覆されていなかった範囲では、酸化層３２が除去され、レジスト層３４で被覆されている範囲では、酸化層３２が残存する。図４では、残存した酸化層を参照番号３２ａで示している。図４に至るまでの間に、レジスト層３４は薄くなる。図４では、薄くなったレジスト層３４を参照番号３４ａで示している。
図２は、ボディコンタクト領域の形成範囲以外の表面をレジスト層３０で被覆し、ｐ型不純物を注入してｐ＋型のボディコンタクト領域８を形成した段階を示している。
図３は、レジスト層３０（図２参照）を除去し、ＳｉＣ半導体基板１６の上表面にＣＶＤ法によって酸化層３２を形成し、ｐ＋型のボディコンタクト領域８の形成範囲に、レジスト層３４を形成した段階を示している。
図４は、レジスト層３４を保護層として酸化層３２をエッチングした段階を示している。レジスト層３４で被覆されていなかった範囲では、酸化層３２が除去され、レジスト層３４で被覆されている範囲では、酸化層３２が残存する。図４では、残存した酸化層を参照番号３２ａで示している。図４に至るまでの間に、レジスト層３４は薄くなる。図４では、薄くなったレジスト層３４を参照番号３４ａで示している。
本実施例では、図４の状態となった以降もエッチングを続ける（オーバーエッチングする）。図５の矢印３６に示すように、ボディコンタクト領域８以外では、ＳｉＣ半導体基板１６の表面近傍がエッチングされ、凹所４０が形成される。本実施例では、図５の状態に至る過程で、レジスト層３４ａが除去され、それ以降は、酸化層３２ａが保護層となって半導体基板１６のエッチングが進行する。
凹所４０の側面４０ａに、保護層３２ａと半導体基板１６の境界が露出する。境界が露出した後もエッチングを継続すると、その境界から保護層３２ａとＳｉＣ基板１６の界面に沿ってエッチングが進行する。露出した境界の近傍では、保護層３２ａに接していたＳｉＣがエッチングされて、保護層３２ａとＳｉＣ基板１６の間に間隙３８が形成されていく。その間隔は、前記凹所４０の側面４０ａにおいて最も大きく、側面４０ａから離れるほど（間隙３８に深く侵入するほど）狭くなる。ＳｉＣ基板１６の表面には、保護層３２ａに密着する面４２が形成されている範囲Ａと、保護層３２ａとの間に間隙３８が形成されている範囲Ｂと、凹所４０の側面４０ａが延びている範囲Ｃと、前記凹所４０の底面４４が形成されている範囲Ｄが形成される。保護層３２ａとの間に間隙３８が形成されている範囲ＢのＳｉＣ基板１６の表面３９は、保護層３２ａに密着する範囲ＡのＳｉＣ基板１６の表面４２に対して傾斜している。
凹所４０の側面４０ａに、保護層３２ａと半導体基板１６の境界が露出する。境界が露出した後もエッチングを継続すると、その境界から保護層３２ａとＳｉＣ基板１６の界面に沿ってエッチングが進行する。露出した境界の近傍では、保護層３２ａに接していたＳｉＣがエッチングされて、保護層３２ａとＳｉＣ基板１６の間に間隙３８が形成されていく。その間隔は、前記凹所４０の側面４０ａにおいて最も大きく、側面４０ａから離れるほど（間隙３８に深く侵入するほど）狭くなる。ＳｉＣ基板１６の表面には、保護層３２ａに密着する面４２が形成されている範囲Ａと、保護層３２ａとの間に間隙３８が形成されている範囲Ｂと、凹所４０の側面４０ａが延びている範囲Ｃと、前記凹所４０の底面４４が形成されている範囲Ｄが形成される。保護層３２ａとの間に間隙３８が形成されている範囲ＢのＳｉＣ基板１６の表面３９は、保護層３２ａに密着する範囲ＡのＳｉＣ基板１６の表面４２に対して傾斜している。
図６は、保護層３２ａごしにｎ型不純物を注入してソース領域２２を形成した段階を示している。
図７は、ソース領域２２を形成した後に保護層３２ａを除去し（その段階では、上記の範囲Ａ，Ｂ，Ｃ，Ｄがすでに形成されている）、ＳｉＣ基板１６を加熱した段階を示している。ＳｉＣからＳｉが昇華する温度まで加熱すると、ＳｉＣ基板１６の表面からＳｉが昇華していく。
表面４２と４４は、ＳｉＣが結晶成長していく際の結晶面であり、グラフェンが成長しづらい。側面４０ａもまた、グラフェンが成長しづらい。それに対して、結晶成長面４２，４４に対して傾斜する傾斜面３９ではグラフェンが成長しやすい。その詳細は、非特許文献１に開示されている。
図１２〜１４はグラフェン成長過程を模式的に示している。ＳｉＣからＳｉが昇華していくと、残ったＣがグラフェン核を形成する。そのグラフェン核は、結晶成長面４２でなく、それに対して傾斜する面３９上に形成される。図１２は、傾斜面３９上にグラフェン核６ａ，６ｂが形成された段階を模式的に示している。
図７は、ソース領域２２を形成した後に保護層３２ａを除去し（その段階では、上記の範囲Ａ，Ｂ，Ｃ，Ｄがすでに形成されている）、ＳｉＣ基板１６を加熱した段階を示している。ＳｉＣからＳｉが昇華する温度まで加熱すると、ＳｉＣ基板１６の表面からＳｉが昇華していく。
表面４２と４４は、ＳｉＣが結晶成長していく際の結晶面であり、グラフェンが成長しづらい。側面４０ａもまた、グラフェンが成長しづらい。それに対して、結晶成長面４２，４４に対して傾斜する傾斜面３９ではグラフェンが成長しやすい。その詳細は、非特許文献１に開示されている。
図１２〜１４はグラフェン成長過程を模式的に示している。ＳｉＣからＳｉが昇華していくと、残ったＣがグラフェン核を形成する。そのグラフェン核は、結晶成長面４２でなく、それに対して傾斜する面３９上に形成される。図１２は、傾斜面３９上にグラフェン核６ａ，６ｂが形成された段階を模式的に示している。
グラフェン核６ａ，６ｂが成長すると、そのグラフェン核６ａ、６ｂからＳｉＣの表面に沿ってグラフェンが成長する。図１３に示すように、傾斜面３９となす角が小さな面４２では、グラフェンが成長する。矢印４６は、グラフェンの成長方向を示している。その結果、図１４に示すように、表面４２の全域にグラフェンが成長する。
それに対して、傾斜面３９と側面４０ａは大きな角度で接している。傾斜面３９で成長し始めたグラフェンは、側面４０ａの側には伸びにくい。図１４に示すように、表面４２の全域がグラフェン６で覆われ、側面４０ａにはグラフェンが成長しない関係を得ることができる。図７は、上記の段階を示している。
非特許文献１に記載されているように、熱処理温度によって生成するグラフェンの層数が決定される。グラフェンの層数が管理されると、電極とＳｉＣ間の接触抵抗が安定化する。熱処理温度を管理することで、接触抵抗が管理された半導体装置を量産することができる。本実施例では、ＳｉＣ基板１６を１３５０℃に加熱する。その結果、２層グラフェンが安定的に得られる。
それに対して、傾斜面３９と側面４０ａは大きな角度で接している。傾斜面３９で成長し始めたグラフェンは、側面４０ａの側には伸びにくい。図１４に示すように、表面４２の全域がグラフェン６で覆われ、側面４０ａにはグラフェンが成長しない関係を得ることができる。図７は、上記の段階を示している。
非特許文献１に記載されているように、熱処理温度によって生成するグラフェンの層数が決定される。グラフェンの層数が管理されると、電極とＳｉＣ間の接触抵抗が安定化する。熱処理温度を管理することで、接触抵抗が管理された半導体装置を量産することができる。本実施例では、ＳｉＣ基板１６を１３５０℃に加熱する。その結果、２層グラフェンが安定的に得られる。
図８は、ソース領域２２の中央にトレンチを形成し、トレンチの側面と底面にゲート絶縁層を２６を形成し、その内部に導体を充填してゲート電極２４を形成した段階を示している。
図９は、トレンチの両サイドに残ったｎ型ソース領域２２の上面にチタンシリサイド層
２０を形成した段階を示す。
図１０は、層間絶縁層２８を形成し、基板１６の裏面から不純物を注入してドレイン領域１４を作り、ドレイン領域１４の裏面にチタンシリサイド層１７を形成した段階を示す。
図１１は、表面電極４と裏面電極１８を形成した段階を示し、ＭＯＳ半導体装置２が完成した段階を示す。表面電極４はグラフェン６を介してｐ型ボディコンタクト領域８にオーミック接触し、チタンシリサイド層２０を介してソース領域２２にオーミック接触する。裏面電極１８はチタンシリサイド層１７を介してドレイン領域１４にオーミック接触する。
上記の実施例によると、ｎ型のＳｉＣに対してはグラフェン６を利用して金属をオーミック接触させ、ｐ型のＳｉＣに対してはシリサイドを利用して金属をオーミック接触させる。ｎ型のＳｉＣに対してシリサイドを形成しなくてもよいことから、必要工程数が少なくてすむ。少ない工程数で、表面電極４をＳｉＣ基板１６にオーミック接触させることができる。
図９は、トレンチの両サイドに残ったｎ型ソース領域２２の上面にチタンシリサイド層
２０を形成した段階を示す。
図１０は、層間絶縁層２８を形成し、基板１６の裏面から不純物を注入してドレイン領域１４を作り、ドレイン領域１４の裏面にチタンシリサイド層１７を形成した段階を示す。
図１１は、表面電極４と裏面電極１８を形成した段階を示し、ＭＯＳ半導体装置２が完成した段階を示す。表面電極４はグラフェン６を介してｐ型ボディコンタクト領域８にオーミック接触し、チタンシリサイド層２０を介してソース領域２２にオーミック接触する。裏面電極１８はチタンシリサイド層１７を介してドレイン領域１４にオーミック接触する。
上記の実施例によると、ｎ型のＳｉＣに対してはグラフェン６を利用して金属をオーミック接触させ、ｐ型のＳｉＣに対してはシリサイドを利用して金属をオーミック接触させる。ｎ型のＳｉＣに対してシリサイドを形成しなくてもよいことから、必要工程数が少なくてすむ。少ない工程数で、表面電極４をＳｉＣ基板１６にオーミック接触させることができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
２：半導体装置（ＭＯＳ）
４：表面電極
６：グラフェン
８：ボディコンタクト領域
１０：ボディ領域
１２：ドリフト領域
１４：ドレイン領域
１６：ＳｉＣ基板
１７：チタンシリサイド層
１８：裏面電極
２０：チタンシリサイド層
２２：ソース領域
２４：ゲート電極
２６：ゲート絶縁層
２８：層間絶縁層
３０：レジスト層
３２：酸化層
３４：レジスト層
３６：オーバ−エッチングを現わす矢印
３８：間隙
３９：傾斜面
４０：凹所
４０ａ：側面
４２：保護層と密着する面
４４：底面
４６：成長方向
４：表面電極
６：グラフェン
８：ボディコンタクト領域
１０：ボディ領域
１２：ドリフト領域
１４：ドレイン領域
１６：ＳｉＣ基板
１７：チタンシリサイド層
１８：裏面電極
２０：チタンシリサイド層
２２：ソース領域
２４：ゲート電極
２６：ゲート絶縁層
２８：層間絶縁層
３０：レジスト層
３２：酸化層
３４：レジスト層
３６：オーバ−エッチングを現わす矢印
３８：間隙
３９：傾斜面
４０：凹所
４０ａ：側面
４２：保護層と密着する面
４４：底面
４６：成長方向
Claims (5)
- ＳｉＣ基板の表面の一部を保護層で被覆する被覆工程と、
前記保護層で被覆されていない範囲の前記ＳｉＣ基板の表面近傍をエッチングするエッチング工程と、
前記保護層を除去する除去工程と、
ＳｉＣに含まれるＳｉが昇華する温度に前記ＳｉＣ基板を加熱する加熱工程を備えており、
前記加熱工程において、前記保護層で被覆されていた範囲の前記ＳｉＣ基板の表面にグラフェンが成長することを特徴とするグラフェン生成方法。 - 前記ＳｉＣ基板の表面に形成された酸化層で前記保護層を形成することを特徴とする請求項１のグラフェン生成方法。
- 前記エッチング工程において、前記保護層と前記ＳｉＣ基板の積層構造の側面から前記保護層と前記ＳｉＣ基板の界面に沿ってエッチングが進行して前記界面に対して傾斜する傾斜面が形成され、
前記加熱工程において、前記傾斜面でグラフェンが成長し、次いで、前記保護層で被覆されていた範囲の前記ＳｉＣ基板の表面にグラフェンが成長することを特徴とする請求項１または２のグラフェン生成方法。 - ＳｉＣ基板の表面の一部を保護層で被覆する被覆工程と、
前記保護層で被覆されていない範囲の前記ＳｉＣ基板の表面近傍をエッチングするエッチング工程と、
前記保護層を除去する除去工程と、
ＳｉＣに含まれるＳｉが昇華する温度に前記ＳｉＣ基板を加熱する加熱工程と、
前記加熱工程後の前記ＳｉＣ基板の表面に金属層を形成する金属層形成工程を備えており、
前記加熱工程において、前記保護層で被覆されていた範囲の前記ＳｉＣ基板の表面にグラフェンが成長し、
前記金属層形成工程において、前記グラフェンを介して前記ＳｉＣ基板に対向する電極層が生成することを特徴とする半導体装置の製造方法。 - ＳｉＣ基板の表面に凹凸が形成されており、
凸部を断面視したときの頂点に、凸部表面と凹部表面の双方に対して傾斜する傾斜面が形成されており、
前記傾斜面と前記凸部表面がグラフェンで被覆されており、
前記凹部表面がグラフェンで被覆されておらず、
前記グラフェンの表面が金属層で被覆されている半導体装置。
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Cited By (7)
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|---|---|---|---|---|
| US9917170B2 (en) | 2016-04-22 | 2018-03-13 | Infineon Technologies Ag | Carbon based contact structure for silicon carbide device technical field |
| JP2018166169A (ja) * | 2017-03-28 | 2018-10-25 | エイブリック株式会社 | 半導体装置 |
| CN108793057A (zh) * | 2018-07-06 | 2018-11-13 | 江苏心磁超导体有限公司 | 碳化硅基石墨烯超导tes器件及其制作方法 |
| CN110137076A (zh) * | 2019-05-30 | 2019-08-16 | 深圳爱仕特科技有限公司 | 新型SiC功率器件高温退火保护膜及其制备方法 |
| US20210328023A1 (en) * | 2020-04-17 | 2021-10-21 | Stmicroelectronics S.R.L. | Doping activation and ohmic contact formation in a sic electronic device, and sic electronic device |
| US11784049B2 (en) | 2020-03-05 | 2023-10-10 | Stmicroelectronics S.R.L. | Method for manufacturing a sic electronic device with reduced handling steps, and sic electronic device |
| JP7507248B2 (ja) | 2020-02-19 | 2024-06-27 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | 飽和コンタクト部を備えたｍｏｓｆｅｔおよび飽和コンタクト部を備えたｍｏｓｆｅｔの形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011071281A (ja) * | 2009-09-25 | 2011-04-07 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
-
2014
- 2014-02-10 JP JP2014023875A patent/JP6135537B2/ja active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011071281A (ja) * | 2009-09-25 | 2011-04-07 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9917170B2 (en) | 2016-04-22 | 2018-03-13 | Infineon Technologies Ag | Carbon based contact structure for silicon carbide device technical field |
| JP2018166169A (ja) * | 2017-03-28 | 2018-10-25 | エイブリック株式会社 | 半導体装置 |
| CN108793057A (zh) * | 2018-07-06 | 2018-11-13 | 江苏心磁超导体有限公司 | 碳化硅基石墨烯超导tes器件及其制作方法 |
| CN110137076A (zh) * | 2019-05-30 | 2019-08-16 | 深圳爱仕特科技有限公司 | 新型SiC功率器件高温退火保护膜及其制备方法 |
| JP7507248B2 (ja) | 2020-02-19 | 2024-06-27 | ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツング | 飽和コンタクト部を備えたｍｏｓｆｅｔおよび飽和コンタクト部を備えたｍｏｓｆｅｔの形成方法 |
| US11784049B2 (en) | 2020-03-05 | 2023-10-10 | Stmicroelectronics S.R.L. | Method for manufacturing a sic electronic device with reduced handling steps, and sic electronic device |
| US20210328023A1 (en) * | 2020-04-17 | 2021-10-21 | Stmicroelectronics S.R.L. | Doping activation and ohmic contact formation in a sic electronic device, and sic electronic device |
| US11670685B2 (en) * | 2020-04-17 | 2023-06-06 | Stmicroelectronics S.R.L. | Doping activation and ohmic contact formation in a SiC electronic device, and SiC electronic device |
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