CN101937847A

CN101937847A - 半导体器件的制造方法

Info

Publication number: CN101937847A
Application number: CN 200910054406
Authority: CN
Inventors: 黄子伦; 王晓艳; 詹文荣; 王金恩
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2009-07-03
Filing date: 2009-07-03
Publication date: 2011-01-05
Anticipated expiration: 2029-07-03
Also published as: CN101937847B

Abstract

本发明提供了一种半导体器件的制造方法，包括步骤：提供半导体基底，所述半导体基底上具有介质层；刻蚀介质层以及介质层下层的半导体基底，在所述介质层和所述半导体基底中形成沟槽；对沟槽侧壁的介质层进行回刻，使沟槽在介质层内的开口增大，沟槽内暴露半导体基底的部分上表面；向所述沟槽内填充绝缘介质；刻蚀所述绝缘介质，直到沟槽位置的绝缘介质的上表面高于半导体基底上表面预定厚度；以所述介质层为掩模，向所述半导体基底离子注入形成阱区的离子；去除所述介质层；对所述半导体基底进行离子注入，形成阱区；在所述阱区中形成金属氧化物晶体管，减小了金属氧化物晶体管的漏电流。

Description

半导体器件的制造方法

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件的制造方法。

背景技术

在半导体制造技术中，为了使在半导体基底上制造的不同半导体器件之间电绝缘，通常先在半导体基底中形成浅沟槽隔离区(STI)。图1为现有技术中一种半导体器件的制造方法流程图，参考图1，STI的形成方法通常包括步骤：S1：提供半导体基底，所述半导体基底上具有介质层，具体的首先在半导体基底上形成介质层；接着在所述介质层上形成光掩膜层；接着图案化所述光掩膜层，使得所述介质层的部分区域被暴露；S2：刻蚀介质层以及介质层下层的半导体基底，在所述介质层和所述半导体基底中形成沟槽，具体的，利用所述图案化的光掩膜层做掩模，对所述介质层和所述半导体基底进行刻蚀，在介质层和半导体基底中形成沟槽；S3：对沟槽侧壁的介质层进行回刻，从而沟槽在介质层内的开口增大，这样可以使最终形成的STI的角部更圆滑，在这步中使得沟槽内暴露半导体基底的部分上表面，具体的，也就是在沟槽侧壁上介质层和半导体基底的交界处形成台阶，使得沟槽内暴露半导体基底的部分上表面；S4：向所述沟槽内填充绝缘介质，例如绝缘介质可以为氧化物；S5：刻蚀所述绝缘介质，直到沟槽位置的绝缘介质的上表面高于半导体基底上表面预定厚度，所述预定厚度通常较薄，例如0至

是为了防止离子注入时在STI位置发生沟道效应；S6：去除介质层，就形成了STI。

在形成STI后，可以在STI的两侧形成金属氧化物(MOS)晶体管，例如在STI一侧形成PMOS晶体管，在STI另一侧形成NMOS晶体管，STI可以有效的起到隔离作用。通常在形成STI之后，利用下列步骤形成器件(继续参考图1)S7：对所述半导体基底进行离子注入，形成阱区，以NMOS为例，先将STI一侧用光掩膜层覆盖，接着向另一侧注入P型离子，形成PWELL；S8：在所述阱区中形成金属氧化物晶体管，例如接着在PWELL中形成有源区；在所述有源区中形成源漏区；源漏区之间的半导体基底上形成栅极，这样就完成了NMOS晶体管的制造，同样原理可以在STI的另一侧形成PMOS晶体管。

例如在公开号为CN1971944的中国专利申请中，具体公开了一种MOS晶体管的制造方法。

但是针对上述方法形成的MOS晶体管进行测试发现存在较大的漏电流。

发明内容

本发明的目的是提供一种半导体器件的制造方法，减小MOS晶体管的漏电流。

为了达到上述目的，本发明提供了一种半导体器件的制造方法，包括步骤：

提供半导体基底，所述半导体基底上具有介质层；

刻蚀介质层以及介质层下层的半导体基底，在所述介质层和所述半导体基底中形成沟槽；

对沟槽侧壁的介质层进行回刻，使沟槽在介质层内的开口增大，沟槽内暴露半导体基底的部分上表面；

向所述沟槽内填充绝缘介质；

刻蚀所述绝缘介质，直到沟槽位置的绝缘介质的上表面高于半导体基底上表面预定厚度；

以所述介质层为掩模，向所述半导体基底离子注入形成阱区的离子；

去除所述介质层；

对所述半导体基底进行离子注入，形成阱区；

在所述阱区中形成金属氧化物晶体管。

可选的，所述绝缘介质的材料为二氧化硅。

可选的，所述预定厚度为0至

可选的，以所述介质层为掩模，向所述半导体基底离子注入形成阱区的离子的步骤为向所述半导体基底离子注入形成阱区的离子的步骤为：

离子注入P型离子，能量为2Kev至30Kev，剂量为5E12atom/cm²至3E13atom/cm²；

对所述半导体基底进行离子注入，形成阱区的步骤为：

离子注入P型离子，能量为2Kev至50Kev，剂量为1E12atom/cm²至1E14atom/cm²，且

所述金属氧化物晶体管为NMOS晶体管。可选的，以所述介质层为掩模，向所述半导体基底离子注入形成阱区的离子的步骤为向所述半导体基底离子注入形成阱区的离子的步骤为：

离子注入N型离子，能量为10Kev至100Kev，剂量为1E12atom/cm²至1E13atom/cm²；

对所述半导体基底进行离子注入，形成阱区的步骤为：

离子注入N型离子，能量为10Kev至150Kev，剂量为5E11atom/cm²至1E14atom/cm²，且

所述金属氧化物晶体管为PMOS晶体管。

可选的，在所述对沟槽侧壁的介质层进行回刻之后，向所述沟槽内填充绝缘介质之前还包括：在半导体基底内的沟槽侧壁利用热氧化的方法生长衬垫氧化硅层。

可选的，所述介质层的材料为氮化硅。

可选的，所述介质层和所述半导体基底之间还包括氧化硅层。

可选的，所述金属氧化物晶体管的有源区的特征尺寸小于或等于0.13μm。

本发明的上述技术方案和现有技术相比的优点在于：

本发明通过在形成STI时，去除介质层之前增加一步向半导体基底进行离子注入的步骤，例如想要形成NMOS晶体管，则增加一步离子注入P型离子的步骤，然后再去除介质层，继续对半导体基底进行离子注入P型离子从而形成PWELL。对于NMOS晶体管，由于增加了一步离子注入P型离子的步骤，在该步骤中，因为沟槽内暴露的半导体基底覆盖有较薄的氧化物，因此会有P型离子被注入，而其它位置的半导体基底因为有介质层覆盖，因此基本上没有P型离子注入，因此该步骤就补偿了后续的离子注入P型离子形成PWELL时半导体基底靠近STI位置的P离子浓度较小的问题，从而使得漏电流减小。

附图说明

通过附图中所示的本发明的优选实施例的更具体说明，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为现有技术中一种半导体器件的制造方法流程图；

图2为本发明的半导体器件的制造方法一实施例的流程图；

图3至图12为本发明的半导体器件的制造方法一实施例的示意图；

图13为利用本发明的半导体器件的制造方法和利用现有技术的半导体器件的制造方法形成的PMOS晶体管的比较图。

具体实施方式

在半导体制造中，参考图1，首先在半导体基底中形成STI，STI的形成方法通常包括：首先在半导体基底上形成介质层；接着对所述介质层和所述半导体基底进行刻蚀，在介质层和半导体基底中形成沟槽；接着为了使最终形成的STI的角部更圆滑，要对沟槽侧壁的介质层进行回刻，从而沟槽在介质层中的开口进一步增大。但是回刻的过程使得沟槽内暴露半导体基底的部分上表面。接着向所述沟槽内填充绝缘介质；刻蚀所述绝缘介质，直到沟槽位置的氧化物的上表面高于半导体基底上表面预定厚度，其作用是防止离子注入时在STI位置发生沟道效应；接着去除所述介质层，就形成了STI。如果接着在上述半导体基底上形成MOS晶体管，会对所述半导体基底进行离子注入，形成阱区(WELL)，例如NMOS晶体管需要形成PWELL；在所述阱区中形成有源区，然后在有源区中形成源极、漏极以及栅极。

发明人针对上述方法形成的MOS晶体管进行测试后发现其漏电流很大，进行分析后认为，是由于在上述对沟槽侧壁的介质层进行回刻中，使得沟槽内暴露半导体基底的部分上表面，这样在形成STI之后，在沟槽内暴露的半导体基底的上表面覆盖有绝缘介质，例如二氧化硅层，因此在离子注入形成PWELL时，由于有二氧化硅层阻挡，因此半导体基底靠近STI位置的P离子浓度小于其他区域，这样使得后续形成的NMOS晶体管容易在该处首先形成导电沟道，从而造成较大的漏电流。

因此，本发明提供了本发明提供了一种半导体器件的制造方法，包括步骤：

提供半导体基底，所述半导体基底上具有介质层；

向所述沟槽内填充绝缘介质；

去除所述介质层；

对所述半导体基底进行离子注入，形成阱区；

在所述阱区中形成金属氧化物晶体管。

可选的，所述绝缘介质的材料为二氧化硅。

可选的，所述预定厚度为0至

对所述半导体基底进行离子注入，形成阱区的步骤为：

所述金属氧化物晶体管为PMOS晶体管。

可选的，所述介质层的材料为氮化硅。

本发明通过在形成STI时，去除介质层之前增加一步向半导体基底进行离子注入的步骤，例如想要形成NMOS晶体管，则增加一步离子注入P型离子的步骤，然后再去除介质层，继续对半导体基底进行离子注入，例如想要形成NMOS晶体管，则继续对半导体基底进行离子注入P型离子从而形成PWELL。由于增加了一步离子注入P型离子的步骤，在该步骤中，因为沟槽内暴露的半导体基底覆盖有较薄的绝缘介质，因此会有P型离子被注入，而其它位置的半导体基底因为有介质层做掩模，因此基本上没有P型离子注入，因此该步骤就补偿了后续的离子注入P型离子形成PWELL时，使得半导体基底靠近STI位置的P离子浓度较小的问题，从而使得漏电流减小。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。

其次，本发明利用示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是实例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

实施例一

图2为本发明的半导体器件的制造方法一实施例的流程图。图3至图12为本发明的半导体器件的制造方法一实施例的示意图。下面结合图2-图12对本发明的半导体器件的制造方法的实施例进行说明。

本发明的半导体器件的制造方法，包括步骤：

S1’：提供半导体基底，所述半导体基底上具有介质层。

具体的，如图3所示，提供半导体基底100，所述半导体基底100可以是单晶硅、多晶硅或非晶硅；所述半导体基底100也可以是硅、锗、砷化镓或硅锗化合物；该半导体基底100还可以具有外延层或绝缘层上硅结构；所述的半导体基底100还可以是其它半导体材料，这里不再一一列举。

在半导体基底100上具有介质层101，该介质层101可以由在半导体基底100上依次形成的氧化硅层102和氮化硅层103构成，其中氮化硅层103也可以是氮化硅或氮氧化硅的混合物。氧化硅层102作为半导体基底100和氮化硅层103之间的过渡层。当然所述介质层101也可以为氮化硅层。

S2’：刻蚀介质层101以及介质层101下层的半导体基底100，在所述介质层101和所述半导体基底100中形成沟槽。

在本实施例中，具体的如图4和图5所示，该步骤具体的包括：

首先，在所述介质层上形成光掩膜层105，例如使用旋涂法在所述介质层101上涂覆光掩膜层105，所述光掩膜层105为光刻胶。

接着，图案化所述光掩膜层105，使得所述介质层101的部分区域被暴露，例如使用光刻方法使光掩膜层105的部分区域形成开口，从而暴露所述介质层101的部分区域，被暴露的所述介质层101的部分区域是要形成STI的区域。

接着，刻蚀被暴露的介质层101以及介质层下层的半导体基底100，形成沟槽104，例如可以采用等离子体干法刻蚀，在光掩膜层105的掩模下使得被暴露的介质层101被刻蚀形成开口，然后继续向下刻蚀半导体基底100，从而在介质层101和半导体基底100中形成贯通的沟槽104。

然后，去除光掩膜层105，例如可以用本领域技术人员熟知的湿法或干法刻蚀。

所述的形成光掩膜层105方法、光刻方法、刻蚀方法还可以利用本领域技术人员熟知的方法进行，因此不再赘述。

在本发明的另一个实施例中，参考图5，该步骤S2’可以具体包括：

首先，在所述介质层101上形成光掩膜层105，例如使用旋涂法在所述介质层101上涂覆光掩膜层105，所述光掩膜层105为光刻胶。

接着，刻蚀被暴露的介质层101，使得所述半导体基底100的部分区域被暴露，例如可以采用等离子体干法刻蚀，在光掩膜层105的掩模下使得被暴露的介质层101被刻蚀形成开口，从而使得半导体基底100的部分区域被暴露。

接着，去除光掩膜层105，例如可以用本领域技术人员熟知的湿法或干法刻蚀，然后以所述介质层101为掩模刻蚀被暴露的半导体基底100，从而在所述介质层101和半导体基底105中形成贯通的沟槽104。

S3’：对沟槽104侧壁的介质层101进行回刻，从而沟槽104在介质层101内的开口增大，使得沟槽104内暴露半导体基底100的部分上表面。

参考图6，具体为可以采用本领域技术人员熟知的方法，例如在本实施例中所述介质层101为氮化硅层，因此可以采用磷酸进行刻蚀，因为磷酸对氮化硅的腐蚀性比对氧化物的腐蚀性强，因此可以在刻蚀介质层101的同时不对氧化物层以及半导体基底造成损伤。从而将沟槽104在介质层101内的开口增大，使得沟槽104内暴露半导体基底100的部分上表面100a，该步骤是现有技术中通常采用的方法，这样可以使最终形成的STI的角部更圆滑。

S4’：向所述沟槽内填充绝缘介质。

参考图7，在该步骤之前还可以包括，首先利用热氧化的方法生长覆盖沟槽104侧壁和底面的衬垫氧化硅层106，具体的可以采用下列方法：清洗去除沟槽104内的氧化物，然后置于高温氧化设备内，在沟槽104侧壁及底部生长一层衬垫氧化层106，厚度可以为50埃-150埃，该衬垫氧化层106作为绝缘介质108和沟槽104侧壁以及底部之间的过渡层，从而使沟槽104和绝缘介质108之间可以更好的连接。

在半导体基底表面以及沟槽内淀积绝缘介质108，直到沟槽104全部被填充满。本发明中利用低压化学气相淀积(LPCVD)、等离子体气相淀积(PCVD)方法，绝缘介质108可以为二氧化硅。例如在本发明的一个实施例中，采用LPCVD的方法，例如工艺参数可以为：反应腔压强为1×10²Pa，反应温度为600度-800度。在上述工艺参数下热分解TEOS(正硅酸乙酯)，从而生成二氧化硅(SiO₂)。

S5’：刻蚀所述绝缘介质108，直到沟槽104位置的绝缘介质的上表面高于半导体基底100上表面预定厚度。

参考图8，具体的，可以利用本领域技术人员熟知的刻蚀方法，例如等离子体干法刻蚀，在本实施例中介质层为氮化硅，填充的绝缘介质为二氧化硅，因此可以利用对氮化硅和二氧化硅刻蚀选择比较大的刻蚀方法，这样可以保护STI区域之外的半导体基底不被损伤。在该步之后，在半导体基底100在沟槽104内暴露的表面100a上还覆盖有绝缘介质层108。该步骤为现有技术中常采用的一步，使沟槽104位置的绝缘介质的上表面高于半导体基底100上表面预定厚度是为了防止离子注入时在STI位置发生沟道效应，并且所述预定厚度是本领域技术人员根据实际需要可以确定的，例如为0至

S6’：以所述介质层101为掩模，向所述沟槽104两侧区域注入形成阱区的离子。

参考图9，具体的，可以将STI的一侧区域用光掩膜层覆盖，对另一侧进行离子注入。当然，如果STI两侧要形成同样的阱区，也可以不用光掩膜层覆盖。该步中离子注入的参数选择是本领域技术人员根据实际形成阱区的离子浓度可以确定的。例如在本实施例中，要在半导体基底中形成NMOS晶体管，因此需要首先在半导体基底中形成PWELL，具体的离子注入P型离子，能量为2Kev至30Kev，例如8Kev、15Kev、25Kev，剂量为5E12atom/cm²至3E13atom/cm²，例如1E13atom/cm²、2E13atom/cm²。

在另一个实施例中，要在半导体基底中形成PMOS晶体管，因此需要首先在半导体基底中形成NWELL，具体的离子注入N型离子，能量为10Kev至100Kev，例如30Kev、60Kev、80Kev，剂量为1E12atom/cm²至1E13atom/cm²，例如2E12atom/cm²、7E12atom/cm²。

S7’：去除所述介质层101。

参考图10，具体的，可以利用本领域技术人员熟知的方法，例如利用磷酸进行清洗。

S8’：对所述半导体基底进行离子注入，形成阱区110。

参考图11，具体的，可以将STI的一侧区域用光掩膜层覆盖，对另一侧进行离子注入。当然，如果STI两侧要形成同样的阱区，也可以不用光掩膜层覆盖。该步中离子注入的参数选择是本领域技术人员根据实际形成阱区的离子浓度可以确定的。例如在本实施例中，要在半导体基底中形成NMOS晶体管，因此需要首先在半导体基底中形成PWELL，具体的离子注入P型离子，能量为2Kev至50Kev，例如10Kev、20Kev、30Kev，剂量为1E12atom/cm²至1E14atom/cm²，例如5E12atom/cm²、1E13atom/cm²。

在另一个实施例中，要在半导体基底中形成PMOS晶体管，因此需要首先在半导体基底中形成NWELL，具体的离子注入N型离子，能量为10Kev至150Kev，例如30Kev、80Kev、110Kev，剂量为5E11atom/cm²至1E14atom/cm²，例如2E12atom/cm²、1E13atom/cm²。

S9’：在所述阱区中形成源极、漏极以及栅极。

参考图12，该步骤为本领域技术人员熟知的方法，不再赘述。其中，当有源区的特征尺寸小于或等于0.13μm时，本发明相对现有技术取得了更好的效果。

本发明中，因为步骤S6’中对半导体基底100靠近STI位置，也就是在形成STI过程中的沟槽104内暴露的半导体基底100部分进行了离子注入，例如要形成PWLL，则注入了P型离子，而其它位置的半导体基底100因为有介质层101做掩模，因此基本上没有P型离子被注入，这样在结合步骤S8’，就使得半导体基底100中形成的PWLL的离子浓度相当，或者半导体基底100中形成的PWLL靠近STI位置的离子浓度大于其他区域的离子浓度，从而大大减小了漏电流。

图13为利用本发明的半导体器件的制造方法和利用现有技术的半导体器件的制造方法形成的PMOS晶体管的比较图。如图13所示，其中横坐标为形成的PMOS晶体管的有源区的特征尺寸(CD)，纵坐标为不同特征尺寸的有源区和特征尺寸为10μm的有源区形成的PMOS晶体管的饱和电流比值。在本实施例中，特征尺寸为10μm的有源区形成的PMOS晶体管的饱和电流为300μA。通常随着有源区特征尺寸的减小，PMOS晶体管的饱和电流也会增大，但是饱和电流增大的趋势越大，则说明PMOS晶体管的漏电流越大，电流增大的趋势越小，则说明PMOS晶体管的漏电流越小。在图13中曲线Q1为利用现有技术得到的PMOS晶体管，Q2为利用本发明得到的PMOS晶体管，从图13可以看出利用本发明得到的PMOS晶体管的漏电流明显小于利用现有技术得到的PMOS晶体管的漏电流，而且随着有源区特征尺寸的减小这种效果越明显，尤其在有源区特征尺寸小于或等于0.13μm时。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种半导体器件的制造方法，其特征在于，包括步骤：

提供半导体基底，所述半导体基底上具有介质层；

向所述沟槽内填充绝缘介质；

去除所述介质层；

对所述半导体基底进行离子注入，形成阱区；

在所述阱区中形成金属氧化物晶体管。

2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述绝缘介质的材料为二氧化硅。

3.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述预定厚度为0至

4.根据权利要求3所述的半导体器件的制造方法，其特征在于，以所述介质层为掩模，向所述半导体基底离子注入形成阱区的离子的步骤为：

对所述半导体基底进行离子注入，形成阱区的步骤为：

所述金属氧化物晶体管为NMOS晶体管。

5.根据权利要求3所述的半导体器件的制造方法，其特征在于，

以所述介质层为掩模，向所述半导体基底离子注入形成阱区的离子的步骤为：

对所述半导体基底进行离子注入，形成阱区的步骤为：

离子注入N型离子，能量为10Kev至150Kev，剂量为5E11atom/cm²至1E14atom/cm²，且所述金属氧化物晶体管为PMOS晶体管。

6.根据权利要求1所述的半导体器件的制造方法，其特征在于，在所述对沟槽侧壁的介质层进行回刻之后，向所述沟槽内填充绝缘介质之前还包括：在半导体基底内的沟槽侧壁利用热氧化的方法生长衬垫氧化硅层。

7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述介质层的材料为氮化硅。

8.根据权利要求7所述的半导体器件的制造方法，其特征在于，所述介质层和所述半导体基底之间还包括氧化硅层。

9.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述金属氧化物晶体管的有源区的特征尺寸小于或等于0.13μm。