KR20010056443A - 반도체장치의 소자격리방법 - Google Patents
반도체장치의 소자격리방법 Download PDFInfo
- Publication number
- KR20010056443A KR20010056443A KR1019990057899A KR19990057899A KR20010056443A KR 20010056443 A KR20010056443 A KR 20010056443A KR 1019990057899 A KR1019990057899 A KR 1019990057899A KR 19990057899 A KR19990057899 A KR 19990057899A KR 20010056443 A KR20010056443 A KR 20010056443A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- semiconductor substrate
- device isolation
- etching mask
- oxide film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리영역을 정의하는 트렌치를 기판에 형성한 다음 트렌치 내부 측면에 절연물질로 측벽을 형성하고 트렌치 하부를 산화시킨 후 트렌치를 절연체로 매립하므로서 트렌치 하부의 소자격리영역을 증가시키고 트렌치 상부 모서리를 완만하게(corner rounding)하여 전계를 약화시키며 트렌치형성시의 격자결함을 큐어링하여 소자격리 신뢰성을 향상시키도록한 반도체장치의 트렌치형 소자격리방법에 관한 것이다. 본 발명에 따른 반도체장치의 소자격리방법은 소자격리영역을 노출시키는 식각마스크를 반도체기판 상의 소정부위에 형성하는 단계와, 상기 식각마스크로 보호되지 않는 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 상기 트렌치 측면에 상기 트렌치 저면부의 상기 반도체기판을 노출시키는 절연체로 이루어진 측벽을 형성하는 단계와, 노출된 상기 반도체기판을 산화시켜 상기 트렌치 저면부에만 산화막을 형성하는 단계와, 상기 측벽과 상기 산화막을 포함하는 상기 트렌치를 절연막으로 매립하는 단계와, 상기 식각마스크를 제거하는 단계를 포함하는 공정으로 이루어진다.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리영역을 정의하는 트렌치를 기판에 형성한 다음 트렌치 내부 측면에 절연물질로 측벽을 형성하고 트렌치 하부를 산화시킨 후 트렌치를 절연체로 매립하므로서 트렌치 하부의 소자격리영역을 증가시키고 트렌치 상부 모서리를 완만하게(corner rounding)하여 전계를 약화시키며 트렌치형성시의 격자결함을 큐어링하여 소자격리 신뢰성을 향상시키도록한 반도체장치의 트렌치형 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
LOCOS 등의 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
그러나, 이와 같은 트렌치형 소자격리방법도 셀의 싸이즈가 더욱 축소됨에 따라 소자격리영역의 스페이스가 감소하므로, 필드 항복전압이 낮아져서 펀치-스루(punch-through)가 발생할 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 상에 열산화 방법으로 버퍼용 패드산화막(11)을 형성하고, 이 패드산화막(11) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(12)을 형성한다. 이때, 패드산화막(11)은 기판과 질화막의 열적 팽창률의차이에 기인한 스트레스를 완화시키기는 역할을 한다.
도 1b를 참조하면, 마스크층(12) 상에 포토레지스트를 도포한 후 소자격리영역을 한정하는 노광마스크를 사용한 노광 및 현상을 실시하여 소자격리영역 상부의 마스크층(12) 표면을 노출시키는 포토레지스트패턴(13)을 형성한다.
도 1c를 참조하면, 포토레지스트패턴을 식각마스크로 이용하여 포토레지스트패턴으로 보호되지 않는 부위의 마스크층 및 패드산화막을 건식식각 등의 비등방성 식각으로 제거하여 기판(10)의 소정 부위를 노출시킨다. 이때, 잔류한 마스크층(120)은 트렌치를 형성하기 위한 식각마스크(120)로 사용된다.
그리고, 포토레지스트패턴을 제거한다.
그 다음, 잔류한 질화막으로 이루어진 식각마스크(120)를 사용하여 반도체기판(10)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(T)를 형성한다. 상기에서 트렌치(T)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 형성된 트렌치의 모서리 부위는 첨점형태가 되어 이후 절연물질로 트렌치를 매립하여 형성되는 필드산화막의 전계가 집중되어 누설전류 증가의 원인이 되고, 트렌치 벽면은 플라즈마 식각으로 격자의 전위(dislocation)가 발생하는 등의 손상을 입게 된다.
도 1d를 참조하면, 식각마스크 상에 산화실리콘을 트렌치를 채우도록 CVD 방법으로 증착한다. 그리고, 산화실리콘을 식각마스크가 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치 내에만 잔류되도록 한다. 이 때, 트렌치 내에 잔류하는산화실리콘은 소자를 분리하는 필드산화막(14)이 된다.
그 다음, 식각마스크 및 패드산화막을 습식 식각 방법으로 순차적으로 제거하여 반도체기판(10)의 활성영역을 노출시킨다.
이와 같은 구조의 필드산화막이 형성된 기판(10)의 활성영역에 트랜지스터의 n형 불순물 확산영역을 형성하고 여기에 디램(DRAM) 소자의 캐패시터 스토리지전극 노드 콘택을 형성한 경우, 필드산화막(14)과 기판(10)의 상부 모서리와 하부 모서리에 전계가 집중되어 전계값이 최대치를 갖게 된다.
즉, 스토리지노드 콘택인 불순물 확산영역에 소정의 전압(약 2.0V)를 인가하고 기판의 벌크에 -1.0V의 전압을 인가하는 조건에서 리버스 누설전류(reverse leakage current)를 측정하면 불순물 확산영역에서 기판의 벌크로 누설되는 성분과 불순물 확산영역과 필드산화막의 모서리에서 벌크로 누설되는 성분이 모두 벌크단자로 손실되어, 결국 캐패시터에 저장된 전하가 소모되어 리프레쉬 타임이 감소된다. 왜냐하면, 리프레쉬 타임은 누설전류량에 반비례하기 때문이다.
상술한 종래의 반도체장치의 소자격리방법은 실리콘기판의 기계적 스트레스에 기인한 실리콘 결정의 전위(dislocation)이 심화되어 n형 졍션의 공핍영역에서 전자 트랩(electron trap)현상이 발생하고, 또한, 트렌치 코너 모서리부에서의 전계집중으로 졍션누설전류가 증가하며, 소자격리영역이 감소함에 따라 필드 항복전압이 낮아져서 펀치-스루 현상이 발생할 수 있고, 트렌치 또는 그루브(groove)식각시 발생하느 격자결함이 누설전류의 원인이 되며, 또한, 가딩(guarding)역할을 하는 산화막이 없으므로 기생트랜지스터에 의한 래치-업 특성이 나빠질 수 있는 문제점이있다.
따라서, 본 발명의 목적은 소자격리영역을 정의하는 트렌치를 기판에 형성한 다음 트렌치 내부 측면에 절연물질로 측벽을 형성하고 트렌치 하부를 산화시킨 후 트렌치를 절연체로 매립하므로서 트렌치 하부의 소자격리영역을 증가시키고 트렌치 상부 모서리를 완만하게(corner rounding)하여 전계를 약화시키며 트렌치형성시의 격자결함을 큐어링하여 소자격리 신뢰성을 향상시키도록한 반도체장치의 트렌치형 또는 PGI(profile grooved isolation) 소자격리방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 소자격리영역을 노출시키는 식각마스크를 반도체기판 상의 소정부위에 형성하는 단계와, 상기 식각마스크로 보호되지 않는 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 상기 트렌치 측면에 상기 트렌치 저면부의 상기 반도체기판을 노출시키는 절연체로 이루어진 측벽을 형성하는 단계와, 노출된 상기 반도체기판을 산화시켜 상기 트렌치 저면부에만 산화막을 형성하는 단계와, 상기 측벽과 상기 산화막을 포함하는 상기 트렌치를 절연막으로 매립하는 단계와, 상기 식각마스크를 제거하는 단계를 포함하는 공정으로 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
일반적으로 트렌치를 이용하는 셀간의 격리방법으로 STI(shallow trench isolation) 또는 PGI(profile grooved isolation)을 형성하는 경우, 트렌치 매립물질로 산화실리콘(silicon oxide)을 사용한다.
그러나, 소자의 집적도가 더욱 증가함에 따라 한정된 공간에서 소자격리영역인 트렌치가 차지하는 공간도 감소하게 된다. 셀 싸이즈의 감소에 따른 소자격리부의 축소는 필연적으로 필드 항복전압을 낮추어 펀치-스루를 발생시킬 수 있는 문제점이 있으므로, 본 발명에서는 트렌치 형성 후 필드산화(field oxidation)를 진행하여 트렌치 저면을 산화시키므로서 트렌치 하부의 소자격리영역을 확장하고 동시에 트렌치 하부의 모서리를 완만하게 형성하므로 이 부위에 집중되는 전계를 약화시키고, 이와 같은 산화막이 트렌치의 가딩 역할을 하여 래치-업 특성을 개선하며, 트렌치 상부 모서리의 라운드(round)화에 의한 전계집중완화 및 고온에서의 산화로 PGI 식각시 발생하는 실리콘 격자결함을 치유할 수 있다.
본 발명에서는 실리콘 기판의 소자격리영역에 트렌치를 형성하고 트렌치 내부 측면에 질화막으로 측벽을 형성하여 트렌치 저면의 기판 부위만을 노출시킨 다음, 노출된 기판 부위를 산화시켜 산화막을 트렌치 저면부에만 국부적으로 형성하고, 이후 HLD(high temperature low pressure dielectric)로 트렌치를 매립한 후 평탄화하여 소자격리막을 완성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 상에 열산화(thermal oxidation) 방법으로 버퍼용 패드산화막(21)을 형성하고, 이 패드산화막(21) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(22)을 형성한다. 이때, 패드산화막(21)은 실리콘기판(20)과 질화실리콘의 열팽창(thermal expansion)률의 차이에 기인한 스트레스를 완화시키기는 역할을 한다.
그리고, 마스크층(22) 상에 포토레지스트를 도포한 후 소자격리영역을 한정하는 노광마스크를 사용한 노광 및 현상을 실시하여 소자격리영역 상부의 마스크층(22) 표면을 노출시키는 포토레지스트패턴(23)을 형성한다.
도 2b를 참조하면, 포토레지스트패턴을 식각마스크로 이용하여 포토레지스트패턴으로 보호되지 않는 부위의 마스크층 및 패드산화막을 건식식각 등의 비등방성 식각으로 제거하여 기판(20)의 소자격리영역 부위를 노출시킨다. 이때, 잔류한 마스크층(220)은 트렌치를 형성하기 위한 식각마스크(220)로 사용된다.
그리고, 포토레지스트패턴을 제거한다.
그 다음, 잔류한 질화막으로 이루어진 식각마스크(220)를 사용하여 반도체기판(20)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(T)를 형성한다. 상기에서 트렌치(T)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 형성된 트렌치의 모서리 부위는 첨점형태가 되어 이후 절연물질로 트렌치를 매립하여 형성되는 필드산화막의 전계가 집중되어 누설전류 증가의 원인이 되고, 트렌치 벽면은 플라즈마 식각으로 격자의 전위(dislocation)가 발생하는 등의 손상을 입게 된다.
그리고, 트렌치 저면부를 이루는 실리콘기판(20) 부위만을 노출시키기 위하여 트렌치의 측면에 절연물질로 측멱(24)을 형성한다. 이때, 측벽(24)은 트렌치를 포함하는 식각마스크(220)상에 질화막을 화학기상증착으로 증착한 다음 트렌치 저면부를 노출시키도록 에치백하여 트렌치 내부 측면에만 잔류시켜 형성한다.
도 2c를 참조하면, 노출된 트렌치 저면부의 실리콘기판(20) 부위를 열산화방법으로 산화시켜 산화막(25)을 형성한다. 이때, 형성되는 산화막(25) 고온에서의 열산화방법으로 형성되므로 트렌치 형성시 손상된 실리콘기판의 격자결함을 큐어링(curing)하고, 산화반응이 등방성으로 진행되므로 트렌치 하부의 모서리 부위 프로필이 곡면상태로 된다.
따라서, 격자결함과 첨점상태의 모서리에 집중되는 전계를 약화시킬 수 있다.
도 2d를 참조하면, 식각마스크(220) 상에 산화실리콘을 트렌치를 채우도록 CVD 방법으로 증착하여 절연막(26)을 형성한다. 이때, 절연막(26)은 HLD(high temperature low pressure dielectric)를 증착하여 형성한다.
도 2e를 참조하면, 산화실리콘인 절연막을 식각마스크가 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치 내에만 잔류되도록 한다. 이 때, 트렌치 내에 잔류하는 산화실리콘(260)은 소자를 분리하는 필드산화막(260)의 일부가 된다. 즉, 트렌치 하부에 형성된 열산화막(25)과 함께 최종 소자격리막(260,24)이 된다.
그 다음, 식각마스크 및 패드산화막을 습식 식각 방법으로 순차적으로 제거하여 반도체기판(20)의 활성영역을 노출시킨다.
따라서, 본 발명은 트렌치 형성 후 필드산화(field oxidation)를 진행하여 트렌치저면을 산화시키므로서 트렌치 하부의 소자격리영역을 확장하여 충분한 공간을 확보하고 동시에 트렌치 하부의 모서리를 완만하게 형성하므로 이 부위에 집중되는 전계를 약화시키고, 이와 같은 산화막이 트렌치의 가딩 역할을 하여 래치-업 특성을 개선하며, 트렌치 상부 모서리의 라운드(round)화에 의한 전계집중완화 및 고온에서의 산화로 PGI 식각시 발생하는 실리콘 격자결함을 치유하여 소자격리특성을 향상시키는 장점이 있다.
Claims (5)
- 소자격리영역을 노출시키는 식각마스크를 반도체기판 상의 소정부위에 형성하는 단계와,상기 식각마스크로 보호되지 않는 상기 반도체기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와,상기 트렌치 측면에 상기 트렌치 저면부의 상기 반도체기판을 노출시키는 절연체로 이루어진 측벽을 형성하는 단계와,노출된 상기 반도체기판을 산화시켜 상기 트렌치 저면부에만 산화막을 형성하는 단계와,상기 측벽과 상기 산화막을 포함하는 상기 트렌치를 절연막으로 매립하는 단계와,상기 식각마스크를 제거하는 단계로 이루어진 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 식각마스크와 상기 측벽은 질화막으로 형성하고 상기 절연막은 산화막으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 산화막은 산소분위기의 고온에서 열산화공정을 실시하여 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 3에 있어서, 상기 고온은 상기 트렌치 형성시 발생하는 상기 반도체기판의격자결함을 치유할 수 있는 온도인 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 절연막은 상기 트렌치를 매립하도록 에이치엘디(high temperature low dielectric)를 상기 식각마스크상에 증착한 다음 상기 식각마스크가 노출되도록 평탄화시켜 형성하는 것이 특징인 반도체장치의 소자격리방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990057899A KR20010056443A (ko) | 1999-12-15 | 1999-12-15 | 반도체장치의 소자격리방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990057899A KR20010056443A (ko) | 1999-12-15 | 1999-12-15 | 반도체장치의 소자격리방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010056443A true KR20010056443A (ko) | 2001-07-04 |
Family
ID=19626036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990057899A KR20010056443A (ko) | 1999-12-15 | 1999-12-15 | 반도체장치의 소자격리방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010056443A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541801B1 (ko) * | 1998-12-23 | 2006-04-12 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
-
1999
- 1999-12-15 KR KR1019990057899A patent/KR20010056443A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541801B1 (ko) * | 1998-12-23 | 2006-04-12 | 삼성전자주식회사 | 반도체소자 및 그 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100312943B1 (ko) | 반도체장치 및 그의 제조방법 | |
| KR101821413B1 (ko) | 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법 | |
| KR100701998B1 (ko) | 소자분리막 형성방법 및 이를 이용한 반도체장치의 제조방법 | |
| KR20060006331A (ko) | 플래시 메모리 소자의 플로팅 게이트 형성 방법 | |
| KR20010056443A (ko) | 반도체장치의 소자격리방법 | |
| KR20010068644A (ko) | 반도체장치의 소자격리방법 | |
| KR100289663B1 (ko) | 반도체 소자의 소자 분리막 형성방법 | |
| KR100344765B1 (ko) | 반도체장치의 소자격리방법 | |
| CN117747536B (zh) | 一种半导体器件的制备方法 | |
| KR100500943B1 (ko) | 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법 | |
| KR100429678B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR100344763B1 (ko) | 반도체장치의 소자격리방법 | |
| KR100451512B1 (ko) | 소자분리막 형성 방법 | |
| KR20000044560A (ko) | 반도체 소자의 트렌치형 소자 분리막 형성방법 | |
| KR20010083539A (ko) | 반도체장치의 소자격리방법 | |
| KR100639182B1 (ko) | 반도체장치의 소자격리방법 | |
| KR20000039029A (ko) | 이중 라이너를 구비한 트렌치 격리 형성 방법 | |
| KR20040059998A (ko) | 반도체 장치의 소자 분리막 형성방법 | |
| KR100351905B1 (ko) | 반도체 소자의 격리막 형성방법 | |
| KR20000044658A (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR20050069519A (ko) | 반도체 소자의 제조 방법 | |
| KR20020016725A (ko) | 반도체장치의 소자격리방법 | |
| KR20010066342A (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20090067611A (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR20010056824A (ko) | 반도체장치의 소자격리방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |