KR100687859B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 공정 중 소자분리막 형성방법에 관한 것으로, 얕은 트렌치 소자격리(Sallow Trench Isolation; 이하 "STI"라 한다)공정에 의해 반도체기판에 소자분리막 프로파일(profile)을 구현하는 과정에서 트렌치를 매립산화막인 고밀도플라즈마-화학기상증착증착-산화막으로 매립한 후 산화막 표면의 가운데 부분에 인을 이온주입하므로서 질화막 식각과 산화막 세정 시 가운데 부분의 식각율이 빨라져서 산화막이 평탄화되어 소자분리막 모서리 부분의 모우트 형상을 제거하는 것을 특징으로 하여 반도체 소자의 특성, 신뢰성을 향상시키고 그에 따른 반도체 소자의 고집적화를 가능하게 하는 기술로 매우 유용하고 효과적인 장점을 지닌 발명에 관한 것이다.
STI, moat, 소자분리막
Description
도 1a 내지 도 1c는 종래에 반도체 소자의 소자분리막 형성방법을 순차적으로 나타낸 단면도이다.
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 순차적으로 나타낸 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 실리콘 기판 110 : 패드산화막
120 : 패드질화막 130 : 감광막
140 : 희생산화막 150 : 매립산화막
160 : 질화막스페이서 170 : 인(P) 이온
본 발명은 얕은 트렌치 소자격리(Sallow Trench Isolation; 이하 "STI"라 한다)공정에 의해 반도체기판에 소자분리막 프로파일(profile)을 구현하는 과정에서 트렌치를 매립산화막인 고밀도플라즈마-화학기상증착-산화막으로 매립한 후 매립산화막 표면의 가운데 부분에 인을 이온주입하므로서 질화막 식각과 산화막 세정 시 가운데 부분의 식각율이 빨라져서 산화막이 평탄화되어 소자분리막 모서리 부분의 모우트 형상을 제거할 수 있는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로, 실리콘기판 상에 트렌지스터와 커패시터등을 형성하기 위하여 실리콘기판에는 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성하게 된다.
이와 같이, 실리콘기판에 일정한 깊이를 갖는 트렌치를 형성하고서 이 트렌치에 매립산화막을 증착시킨 후 화학기계적연마공정으로 매립산화막의 불필요한 부분을 식각하므로 소자분리영역을 실리콘 기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.
종래의 반도체장치에서 트렌치를 형성하여 소자분리막을 형성하는 상태를 개략적으로 설명하면, 실리콘 기판 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막을 적층하고, 그 위에 상,하층간에 보호 역할을 하는 질화막을 적층하고서, 그 위에 감광막을 도포하여서 식각공정을 통하여 트렌치를 형성한다.
그리고, 상기 트렌치 내에 갭필링(Gap Filling)공정으로 갭필링산화막을 충전시킨 후에 식각으로 불필요한 부분을 제거하여 소자분리막을 형성하게 되는 것이 다.
도 1a 내지 도 1c는 종래에 반도체 소자의 소자분리막 형성방법을 순차적으로 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 실리콘기판(1) 상에 패드질화막(3)을 적층한 후 감광막(5)을 적층하여서 소자분리막이 형성될 부위에 감광막(5)의 패턴을 형성하도록 한다.
그리고, 도 1b에 도시된 바와 같이, 상기 감광막(5) 패턴을 통하여 패드질화막(3)과 실리콘기판(1)을 일정 깊이로 식각한 후 그 트렌치(7) 내부에 매립산화막(9)을 매립하도록 한다.
이어서, 도 1c에 도시된 바와 같이, 상기 결과물을 전체적으로 평탄화하여서 소자분리막(10)을 형성하도록 한다.
그런데, 종래에는 트렌치영역의 두 번에 걸친 열산화막 습식식각과 포토레지스트 제거시 사용되는 BOE 용액 사용으로 매립산화막(9)이 과도하게 식각되어서 소자구동시 트렌치영역의 끝단(A)에 전기적 집중현상(fringing field)이 유발되어서 소자의 전기적 열화를 발생하는 문제점이 있다.
또한, 매립산화막(9)이 과도하게 식각되면 게이트 형성시 게이트전극 물질이 잔류하게 되고 그 결과 게이트전극과 게이트전극 사이의 분리가 되지 않아서 전기적 쇼트(short)를 발생하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 얕은 트렌치 소자격리(Sallow Trench Isolation; 이하 "STI"라 한다)공정에 의해 반도체기판에 소자분리막 프로파일(profile)을 구현하는 과정에서 트렌치를 고밀도플라즈마-화학기상증착-산화막으로 매립한 후 산화막 표면의 가운데 부분에 인을 이온주입하므로서 질화막 식각과 산화막 세정 시 가운데 부분의 식각율이 빨라져서 산화막을 평탄화되어 소자분리막 모서리 부분의 모우트 형상을 제거하는 것이 목적이다.
상기 목적을 달성하기 위하여, 본 발명은 소정의 하부구조를 가지고 있는 실리콘 기판 상에 패드산화막과 패드질화막을 순차적으로 증착한 후 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 트렌치를 형성하는 단계와, 상기 감광막을 제거한 후 희생산화막을 형성하는 단계와, 상기 결과물 상에 매립산화막을 증착하여 트렌치를 매립하는 단계와, 상기 매립산화막을 패드질화막 상부까지 화학기계적연마 공정을 진행한 후 매립산화막을 습식식각하는 단계와, 상기 결과물 상에 질화막을 증착하는 단계와, 상기 질화막을 식각하여 질화막스페이서를 형성하는 단계와, 상기 노출된 매립산화막에 인 이온을 주입하는 단계와, 상기 패드질화막과 질화막스페이서를 식각한 후 패드산화막과 매립산화막을 세정하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 순차적으로 나타낸 단면도이다.
도 2a에 도시된 바와 같이, 소정의 하부구조를 가지고 있는 실리콘 기판(100) 상에 패드산화막(110)과 패드질화막(120)을 순차적으로 증착한 후 패드질화막(120) 상에 트렌치를 형성하기 위한 감광막(130) 패턴을 형성한다.
그리고, 도 2b에 도시된 바와 같이, 상기 감광막(130) 패턴을 마스크로 하여 트렌치영역(133)의 패드질화막(120)과 패드산화막(110) 및 실리콘기판(100)을 건식식각해서 트렌치(138)를 형성한다.
이어서, 도 2c에 도시된 바와 같이, 상기 감광막(130)을 제거한 후 트렌치(138) 형성 식각 공정에 의해 손상된 실리콘 표면의 격자구조를 보상하기 위해 실리콘 표면을 희생산화시켜서 희생산화막(140)을 형성한다.
도 2d에 도시된 바와 같이, 상기 결과물 상에 매립산화막(150)으로 고밀도플라즈마-화학기상증착(HDP-CVD) 산화막을 이용하여 트렌치(138)를 매립한다.
이때, 상기 트렌치 매립 시에 패드질화막(120)이 충분히 덮이도록 매립산화막(150)을 도포한다.
그리고, 도 2e에 도시된 바와 같이, 상기 매립산화막(150)을 패드질화막(120) 상부까지 화학기계적연마를 이용하여 연마한 후 매립산화막(150)이 패드질화막(120) 상부보다 낮고 패드산화막(110) 보다는 높게 습식식각을 실시 하여 매립산화막(150)의 단차를 조절한다.
이어서, 도 2f에 도시된 바와 같이, 상기 결과물 상에 후속 이온주입 공정에서 이온주입 마스크 역할을 하기 위해 질화막(미도시함)을 증착한 후 다시 질화막을 식각하여 질화막스페이서(160)를 형성한다.
이때, 상기 질화막 스페이서를 마스크로 하여 매립산화막의 가운데 부분에 후속 이온주입 공정을 실시할 수 있다.
그리고, 도 2g에 도시된 바와 같이, 상기 노출된 매립산화막(150)에 인(P) 이온(170)을 주입한다.
이때, 상기 인 이온(170)주입 공정을 통하여 매립산화막(150)에 인 이온(170)이 주입된 부분이 인 이온(170)을 주입하지 않은 부분 보다 식각율이 더 빨라지게 된다.
도 2h에 도시된 바와 같이, 상기 패드질화막(120)과 질화막스페이서(160)를 습식식각 하여 제거한다.
이때, 상기 매립산화막(150)에 인(P) 이온이 주입된 가운데 부분이 인 이온이 주입되지 않은 모서리 부분보다 식각률이 빨라져 패드질화막(120)과 질화막스페이서(160) 제거 시 매립산화막(150)의 가운데 부분이 모서리 부분보다 좀더 식각된다.
계속하여, 도 2i에 도시된 바와 같이, 상기 매립산화막(150)과 패드산화막(110) 세정공정을 실시한다.
이때, 상기 세정공정 시 매립산화막(150)의 모서리 부분과 가운데 부분의 식 각율이 동일하기 때문에 패드산화막(110)과 매립산화막(150)이 평탄한 모양을 가지게 된다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체 소자의 소자분리막 형성방법을 이용하게 되면, 얕은 트렌치 소자격리(Sallow Trench Isolation; 이하 "STI"라 한다)공정에 의해 반도체기판에 소자분리막 프로파일(profile)을 구현하는 과정에서 트렌치를 고밀도플라즈마-화학기상증착-산화막으로 매립한 후 산화막 표면의 가운데 부분에 인을 이온주입하므로서 질화막 식각과 산화막 세정 시 가운데 부분의 식각율이 빨라져서 산화막을 평탄화되어 소자분리막 모서리 부분의 모우트 형상을 제거하도록 하는 매우 유용하고 효과적인 발명이다.
Claims (1)
- 실리콘 기판 상에 패드산화막과 패드질화막을 순차적으로 증착한 후 감광막 패턴을 형성하는 단계와;상기 감광막 패턴을 마스크로 하여 트렌치를 형성하는 단계와;상기 감광막을 제거한 후 희생산화막을 형성하는 단계와;상기 실리콘 기판 상에 매립산화막을 증착하여 트렌치를 매립하는 단계와;상기 매립산화막을 패드질화막 상부까지 화학기계적연마 공정을 진행한 후 매립산화막을 습식식각하는 단계와;상기 매립산화막 상에 질화막을 증착하는 단계와;상기 질화막을 식각하여 상기 매립산화막의 양 끝단 위에 질화막스페이서를 형성하는 단계와;상부에 질화막스페이서가 형성되지 않고 노출된 매립산화막에 인 이온을 주입하는 단계와;상기 패드질화막과 질화막스페이서를 식각한 후 패드산화막과 매립산화막을 세정하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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