KR0147423B1 - 반도체 소자의 콘택홀 형성 방법 - Google Patents

반도체 소자의 콘택홀 형성 방법

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Abstract

본 발명은 반도체 소자의 제조 공정 중 콘택홀의 정렬 여유도(alignment)를 확보하기 위해 플러그(plug) 이온주입 및 고온의 열처리를 실시할 경우 발생하는 평탄화 절연막의 결정결함(crystal defect)을 방지하기 위한 콘택홀 형성 방법에 관한 것으로, 반도체 기판 상에 이온이 주입되지 않는 층간절연막을 형성하고, 층간절연막을 선택적으로 제거하여 상기 반도체 기판을 노출시킨 후, 노출된 반도체 기판에 이온을 주입하고, 열처리 공정을 실시하여 활성영역을 확장시킨 다음 전체 구조 상에 이온이 주입된 절연막을 형성하고, 이온이 주입된 절연막을 선택적으로 제거하여 활성영역을 노출시키는 콘택홀을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 콘택홀 형성 방법
제1도는 종래 기술에 따른 반도체 소자의 콘택홀 형성 공정 단면도.
제2a도 및 제2b도는 종래 기술의 반도체 소자의 콘택홀 형성 공정 단면도.
제3a도 내지 제3d도는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 공정 단면도.
제4a도 내지 제4d도는 본 발명의 다른 실시예에 따른 반도체 소자의 콘택홀 형성 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
31, 41 : 반도체 기판 32, 42 : 필드산화막
33, 34, 43, 44 : 층간절연막 36, 45, 38, 48 : 감광막 패턴
37, 47 : BPSG막
본 발명은 반도체 소자의 콘택홀 형성 방법 관한 것으로 특히, 콘택홀 형성 공정시 발생하는 마스크 오정렬을 보상하기 위하여 수반되는 플러그(plug) 이온주입 및 고온 열처리 공정으로 인하여 평탄화절연막인 BPSG막에 결정결함(crystal defect)이 발생하는 것을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
첨부된 도면 제1도와 제2a도 및 제2b도는 종래 기술에 따른 반도체 소자의 콘택홀 형성 공정 단면도로서, 콘택홀 형성 공정을 개략적으로 도시한 것이다. 예를 들면, 첨부된 도면에서 트랜지스터 형성 단계는 생략되었으며, 이하의 설명에서 활성영역(10a)은 트랜지스터의 소오스 영역일 수 있다.
종래 기술에 따른 반도체 소자의 콘택홀 형성 공정의 일례는 제1도에 도시한 바와 같이 반도체 기판(1)에 필드산화막(2)을 형성하고, 반도체 기판(1)에 n형 불순물을 선택적으로 주입하여 활성영역(10a)을 형성하고, p형 불순물을 선택적으로 주입하여 필드산화막(2) 하부에 채널 스톱(channel stop) 이온주입 영역(10b)을 형성한다. 이어서, 산화막(3) 및 BPSG(Borophosphosilicate Glass)막(7)을 형성한 후, 산화막(3) 및 BPSG막(7)을 선택적으로 제거하여 활성영역(10a)을 노출시키는 콘택홀을 형성하고, 콘택홀을 통하여 상기 활성영역(10a)과 접하는 비트라인(bit line)(5)을 형성한다.
제1도와 같은 반도체 소자의 콘택홀 형성 공정에서는 마스크 정렬 여유도(align margin) 부족으로 콘택홀 형성을 위한 산화막(3) 및 BPSG막(7) 식각시 필드산화막(2)까지 식각되어 채널 스톱 이온주입 영역(10b)까지 노출된다. 따라서, 콘택트홀을 통하여 비트라인(5)이 채널 스톱 이온주입 영역(10b)과 접하게 됨으로써 비트라인(5)에 전압(5V)이 인가될 경우, 제1a도에 도시된 바와 같이 누설전류(leakage current)가 필드산화막(2) 가장자리 부분, 즉 필드산화막(2) 하부의 채널 스톱 이온주입 영역(10b)까지 침범하는 문제점이 따른다.
다음의 제2a도 및 제2b도는 전술한 문제점을 해결하기 위한 종래의 반도체 소자의 콘택홀 형성 공정 단면도이다.
제2a도에 도시한 바와 같이 반도체 기판(1)에 필드산화막(2)을 형성하고, 반도체 기판(1)에 n형 불순물을 선택적으로 주입하여 활성영역(10a)을 형성하고, p형 불순물을 선택적으로 주입하여 필드산화막(2) 하부에 채널 스톱 이온주입 영역(10b)을 형성한다. 이어서, 산화막(3) 및 BPSG막(7)을 형성한 후, 산화막(3) 및 BPSG막(7)을 선택적으로 제거하여 활성영역(10a)을 노출시키는 콘택홀을 형성한다. 이때, 정렬 여유도 부족으로 채널 스톱 이온주입 영역(20b)의 일부가 노출된다.
이어서, 콘택홀 형성으로 노출된 p형의 채널 스톱 이온주입 영역(10b)과 이후에 형성될 비트라인이 접하는 것을 방지하기 위하여, 콘택홀 바닥에 n형 불순물을 이온주입하는 플러그(plug) 이온주입 공정 및 900℃ 정도의 고온 열처리(annealing) 공정을 실시하여 콘택홀 형성으로 노출된 채널 스톱 이온주입 영역(10b)을 활성영역(10a)으로 전환시켜 활성영역을 확장시킨다.
제2b도는 상기와 같이 고온 열처리를 실시함으로 인하여 BPSG막(7)에 결정결함(4)이 나타난 것을 보인다. 결정결함 발생 메카니즘(mechanism)은 다음과 같다.
BPSG막의 평탄화(planarization) 특성을 개선하기 위하여 첨가되는 붕소(B) 및 인(P)에 의해 발생되는 결정결함은, 인이 과도하게 첨가될 경우 흡습성으로 인하여 알루미늄막이 부식되어 소자의 전기적 특성이 저하되는 문제점이 발생한다. 막 증착 도중에 H2O가 인산(H3PO4)을 생성시키지만, 인산은 물에 의해 용해되므로 제거가 가능하다. 그러나, 붕소가 과도하게 첨가될 경우 BPSG막은 B-O, Si-O 결합이 감소하고, B-OH, H-O-H 결합이 증가하여 붕소산(B(OH)3)이 생기면서 밖으로 빠져나가 H2O 성분이 BPSG막에 남는다. 이와 같이 도펀트(dopant)의 이물질이 BPSG막의 표면에 농축되어 BPSG막 증착 후 1차 열공정인 BPSG 플로우(flow) 및 플러그 이온주입 후 고온 열처리를 거치면서 결정결함 씨드(seed)로 작용하게 된다.
이러한 일련의 과정들을 화학식으로 나타내면 다음과 같다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 플러그 이온주입 공정 후 실시하는 열처리로 인하여 BPSG막에 결정결함이 발생하는 것을 방지할 수 있는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 필드산화막이 형성된 반도체 기판 표면에 활성영역을 형성하고, 상기 필드산화막 하부에 채널 스톱 이온주입 영역을 형성하는 제1 단계; 상기 반도체 기판 상에 이온이 주입되지 않는 층간절연막을 형성하는 제2 단계; 상기 층간절연막을 선택적으로 제거하여 상기 반도체 기판을 노출시키는 제3 단계; 상기 노출된 반도체 기판에 이온을 주입하고, 열처리 공정을 실시하여 활성영역을 확장시키는 제4 단계; 전체 구조 상에 이온이 주입된 절연막을 형성하는 제5 단계; 및 상기 이온이 주입된 절연막을 선택적으로 제거하여 상기 활성영역을 노출시키는 콘택홀을 형성하는 제6 단계를 포함하여 이루어지는 반도체 소자의 콘택홀 형성 방법을 제공한다.
또한, 필드산화막이 형성된 반도체 기판 표면에 활성영역을 형성하고, 상기 필드산화막 하부에 채널 스톱 이온주입 영역을 형성하는 제1 단계; 상기 반도체 기판 상에 이온이 주입되지 않는 층간절연막을 형성하는 제2 단계; 상기 층간절연막을 통하여 상기 활성영역 및 상기 활성영역의 양단에 접하는 상기 채널 스톱 이온주입 영역의 일부에 선택적으로 이온을 주입하고, 열처리 공정을 실시하여 상기 활성영역을 확장시키는 제3 단계; 전체 구조 상에 이온이 주입된 절연막을 형성하는 제4 단계; 및 상기 이온이 주입된 절연막 및 상기 이온이 주입되지 않은 층간절연막을 선택적으로 제거하여 상기 활성영역의 일부를 노출시키는 콘택홀을 형성하는 제5 단계를 포함하여 이루어지는 반도체 소자의 콘택홀 형성 방법을 제공한다.
본 발명은 플러그 이온 및 고온 열처리를, 평탄화절연막으로 사용되는 BPSG막 증착 전에 완료함으로써 고온공정에 의한 결함의 발생을 방지하는 방법이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
제3a도 내지 제3d도 및 제4a도 내지 제4d도는 본 발명의 일실시예 및 다른 실시예에 따른 반도체 소자의 콘택홀 공정 단면도로서, 콘택홀 형성 공정을 개략적으로 도시한 것이다. 예를 들면, 첨부된 도면에서 트랜지스터 형성 단계는 생략되었으며, 이하의 설명에서 활성영역(30a, 40a)은 트랜지스터의 소오스 영역일 수 있다.
본 발명의 일실시예는 다음과 같이 이루어진다.
제3a도에 도시한 바와 같이 반도체 기판(31)에 필드산화막(32)을 형성하고, 반도체 기판(31)에 n형 불순물을 선택적으로 주입하여 활성영역(30a)을 형성하고, p형 불순물을 선택적으로 주입하여 필드산화막(32) 하부에 채널 스톱 이온주입 영역(30b)을 형성한다. 이어서, 제1 층간절연막(33) 및 제2 층간절연막(34)을 전체 구조 상에 형성하고, 제2 층간절연막(34) 상에 콘택홀 형성 영역을 노출시키는 제1 감광막 패턴(36)을 형성한다. 상기 제1 감광막 패턴(36)은 의도하는 콘택홀의 크기보다 가로, 세로 모두 0.2㎛ 내지 0.5㎛ 정도 큰 영역을 노출시킨다. 상기 제1 및 제2 층간절연막(33, 34)은 이온이 주입되지 않은 산화막이다.
다음으로, 제3b도에 도시한 바와 같이 제1 감광막 패턴(36)을 식각마스크로 제2 층간절연막(34) 및 제1 층간절연막(33)을 식각하여 활성영역(30a)을 노출시킨다. 이때, 채널 스톱 이온주입 영역(30b)의 일부가 노출된다.
이어서, 제1 감광막 패턴(36)을 이온주입마스크로 n형 불순물을 활성영역(30a)에 주입하고, 고온 열처리를 실시하여 제2 층간절연막(34) 및 제1 층간절연막(33) 식각 후 노출된 채널 스톱 이온주입 영역(30b)을 활성영역(30a)으로 전환시켜 활성영역을 확장시킨다.
다음으로, 제3c도에 도시한 바와 같이 제1 감광막 패턴(36)을 제거하고, 전체 구조 상에 BPSG막(37)을 형성한 다음, 콘택홀 형성을 위한 제2 감광막 패턴(38)을 형성한다. 상기 제2 감광막 패턴(38)으로 노출되는 영역의 크기는 상기 제1 감광막 패턴(36)으로 노출되는 영역의 크기보다 가로, 세로 모두 0.2㎛ 내지 0.5㎛ 정도 작다. 즉, 제2 감광막 패턴(38)으로 노출되는 영역은 제1 감광막 패턴(36)으로 노출된 영역의 일부가 된다.
다음으로, 제3d도에 도시한 바와 같이 상기 제2 감광막 패턴(38)을 식각마스크로 상기 BPSG막(37)을 선택적으로 제거하여 활성영역(30a)을 노출시킨다. 이때, 제2 감광막 패턴(36)이 노출하는 영역의 크기가 제1 감광막 패턴(36)이 노출하였던 영역의 크기보다 작기 때문에 BPSG막(37) 식각으로 채널 스톱 이온주입 영역(30b)이 노출되지 않는다.
전술한 본 발명의 일실시예에서는 제1 및 제2 층간절연막을 선택적으로 제거한 후, 플러그 이온주입 공정 및 열처리 공정을 실시하는 것을 예로서 설명하였다. 다음의 본 발명의 다른 실시예와 같이 플러그 이온주입 공정 및 열처리 공정을 실시하고 BPSG막을 형성한 다음, BPSG막, 제1 층간절연막 및 제2 층간절연막을 동시에 제거하여 콘택홀을 형성할 수도 있다.
먼저, 제4a도에 도시한 바와 같이 반도체 기판(41)에 필드산화막(42)을 형성하고, 반도체 기판(41)에 n형 불순물을 선택적으로 주입하여 활성영역(40a)을 형성하고, p형 불순물을 선택적으로 주입하여 필드산화막(42) 하부에 채널 스톱 이온주입 영역(40b)을 형성한 후, 전체 구조 상에 제1 층간절연막(43) 및 제2 층간절연막(44)을 형성한다. 상기 제1 및 제2 층간절연막(43, 44)은 이온이 주입되지 않은 산화막이다.
다음으로, 제4b도에 도시한 바와 같이, 제2 층간절연막(44) 상에 형성하고자 하는 콘택홀의 크기보다 큰 영역을 노출시키는 제1 감광막 패턴(45)을 형성하고, 제1 감광막 패턴(45)을 이온주입 마스크로하여 이온주입 공정을 실시하고, 고온 열처리 공정을 실시하여 채널 스톱 이온주입 영역(40b)의 일부를 활성영역(40a)으로 전환시켜 활성영역을 확장시킨다.
다음으로, 제4c도에 도시한 바와 같이, 전체 구조 상에 BPSG막(47)을 형성하고, BPSG막(47) 상에 콘택홀 영역을 노출하는 제2 감광막 패턴(48)을 형성한다. 상기 제2 감광막 패턴(48)이 노출하는 영역은 상기 제1 감광막 패턴(45)이 노출했던 영역의 일부가 된다.
다음으로, 제4d도에 도시한 바와 같이 제2 감광막 패턴(48)을 식각마스크로 BPSG막(47), 제2 층간절연막(44) 및 제1 층간절연막(43)을 선택적으로 제거하여 콘택홀을 형성한다.
상기와 같이 이루어지는 본 발명은 플러그 이온주입 및 고온의 열처리 공정을 실시한 후 BPSG막 증착 및 플로우 공정을 실시하고, BPSG막을 식각하여 콘택홀을 형성함으로써, BPSG막을 식각하여 콘택홀을 형성한 후 고온 열처리를 실시하는 종래 공정에서 야기되는 결정결함 발생 문제를 해결할 수 있어 소자의 특성 저하를 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (5)

  1. 필드산화막이 형성된 반도체 기판 표면에 활성영역을 형성하고, 상기 필드산화막 하부에 채널 스톱 이온주입 영역을 형성하는 제1 단계; 상기 반도체 기판 상에 이온이 주입되지 않는 층간절연막을 형성하는 제2 단계; 상기 층간절연막을 선택적으로 제거하여 상기 반도체 기판을 노출시키는 제3 단계; 상기 노출된 반도체 기판에 이온을 주입하고, 열처리 공정을 실시하여 활성영역을 확장시키는 제4 단계; 전체 구조 상에 이온이 주입된 절연막을 형성하는 제5 단계; 및 상기 이온이 주입된 절연막을 선택적으로 제거하여 상기 활성영역을 노출시키는 콘택홀을 형성하는 제6 단계를 포함하여 이루어지는 반도체 소자의 콘택홀 형성 방법.
  2. 제1항에 있어서, 상기 제3 단계에서 노출되는 반도체 기판 부분은 상기 활성영역 및 상기 활성영역의 양단에 인접한 채널 스톱 이온주입 영역의 일부인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  3. 제1항 또는 제2항에 있어서, 상기 이온이 주입된 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
  4. 필드산화막이 형성된 반도체 기판 표면에 활성영역을 형성하고, 상기 필드산화막 하부에 채널 스톱 이온주입 영역을 형성하는 제1 단계; 상기 반도체 기판 상에 이온이 주입되지 않는 층간절연막을 형성하는 제2 단계; 상기 층간절연막을 통하여 상기 활성영역 및 상기 활성영역의 양단에 접하는 상기 채널 스톱 이온주입 영역의 일부에 선택적으로 이온을 주입하고, 열처리 공정을 실시하여 상기 활성영역을 확장시키는 제3 단계; 전체 구조 상에 이온이 주입된 절연막을 형성하는 제4 단계; 및 상기 이온이 주입된 절연막 및 상기 이온이 주입되지 않은 층간절연막을 선택적으로 제거하여 상기 활성영역의 일부를 노출시키는 콘택홀을 형성하는 제5 단계를 포함하여 이루어지는 반도체 소자의 콘택홀 형성 방법.
  5. 제4항에 있어서, 상기 이온이 주입된 절연막은 BPSG막인 것을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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* Cited by examiner, † Cited by third party
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KR100546174B1 (ko) * 1998-08-27 2006-04-14 주식회사 하이닉스반도체 반도체장치의 콘택 형성방법

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