KR100749644B1 - 바이폴라 정션 트랜지스터 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 238000005468 ion implantation Methods 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000009792 diffusion process Methods 0.000 claims abstract description 20
- 238000010438 heat treatment Methods 0.000 claims abstract description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000004140 cleaning Methods 0.000 abstract description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 6
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 abstract 2
- 229910019213 POCl3 Inorganic materials 0.000 abstract 1
- 239000005368 silicate glass Substances 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- High Energy & Nuclear Physics (AREA)
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Abstract
기판에 딥 N+웰 형성을 위한 이온주입 마스크를 형성하고, 이온주입을 실시하는 단계, 딥 N+웰 영역에 이온주입이 이루어진 상태에서 드라이브인 열처리를 하는 단계, 딥 N웰 형성을 위한 이온주입 마스크를 형성하고 이온주입을 실시하는 단계, 딥 N웰 영역에 이온주입이 이루어진 상태에서 드라이브인 열처리를 하는 단계 및 필드 산화막을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 바이폴라 정션 트랜지스터 형성 방법이 개시된다. 보다 간단히, 본 발명은 바이폴라 정션 트랜지스터의 컬렉터용 딥 N+웰을 형성함에 있어서, 이온주입 방법을 사용하는 것을 특징으로 한다.
본 발명에서는 딥 n+웰 형성을 이온주입 방식을 채택함으로써, 열확산 방식에서의 컬렉터 표면의 PSG형성을 막을 수 있고, PSG 세정을 위한 공정 단계를 하나 줄일 수 있고, 딥 n웰 형성을 위한 드라이브인 공정을 통해 형성된 산화막을 조절하여 필드 산화막 형성용 질화막 패턴의 버퍼층 자체로 사용함으로써 아이소레이션 패드 산화막 형성을 위한 세정 및 산화막 형성 공정을 줄여 공정 비용 및 고정 시간 단축을 실현할 수 있다.
Description
도1은 본 발명의 일 실시예에 따라 P+ 하층, P에피층, 이들 층 사이의 일부 영역에 형성된 매몰층(Burried layer)가 형성된 기판에서 컬렉터 영역을 드러내는 이온주입 마스크를 형성하고, 이온주입을 실시하는 상태를 나타내는 공정 단면도이다.
도2 내지 도6은 도1에 이어지는 본 발명 방법의 중요 단계를 나타내는 공정 단면도이다.
본 발명은 반도체 장치 형성 방법에 관한 것으로 보다 상세하게는 바이폴라 졍션 트렌지스터(BJT)의 형성 방법에 관한 것이다.
바이폴라 정션 트랜지스터에서 콜렉터 저항을 낮추어 높은 소자 작동 속도를 얻기 위해 고농도의 딥 컬렉터 콘택 웰(Deep collector contact well)을 형성하게 된다. 이 웰(well)은 통상 고농도 N형 불순물 웰로 이루어지므로 이하 고농도 N 웰(Deep n+well)로 혼용한다. 이 웰은 현재 이온주입(ion implantation) 방식이 아닌 열확산(diffusion)에 의해 구현된다.
확산에 사용되는 n형 불순물 소오스로는 포클(POCl3) 가스가 사용된다. 포클가스를 기판에 확산시켜 웰을 형성시킬 때 온도는 1000℃ 부근의 고온이 되고 산소가 존재하는 분위기에서 이루어질 수 있다. 기판 표면이 확산 마스크로 실리콘 산화막이 사용되며, 확산 마스크 형성을 위해 한번의 포토리소그래피 공정이 이루어진다.
이때, 공정 부산물로 인 함유 실리콘 산화막(PSG)이 생성된다. 웰 표면에서 PSG막을 제거하기 위해서 별도의 산화막 제거 공정이 사용된다.
이어서, 기판에 열확산으로 주입된 인을 더 깊이 침투시킨다. 이때 산소분위기에서 이루어지게 함으로써 웰 표면에 산화막을 형성시킨다. 산화막은 후속세정공정에서 제거되고 웰은 기판보다 낮은 부분에 형성되어 단차가 발생한다. 이 단차는 후속공정의 얼라인 키로 사용된다.
이어서 기판 전면에 버퍼 산화막을 형성시키고 이온주입 마스크 형성에 이어 하부의 p+층과 상부의 p에피층(epitaxial layer) 사이 일부 영역에 존재하는 매몰층(burried layer) 위쪽 영역에 NPN형 트랜지스터에서 콘택(contact)역할을 하는 딥 N웰 형성을 위한 n형 이온 주입을 실시한다. 버퍼 산화막 제거를 위한 세정 공정이 이루어진다.
주입된 이온의 드라이브인 확산을 위해 열처리를 실시하며 이런 공정은 산소 분위기에서 이루어질 수 있다. 이로써 매몰층 위쪽에는 딥 n웰이 형성되고 기판 표면에는 산화막이 형성된다.
이어서 불산 등의 에천트를 함유한 습식 세정이 이루어진다. 이어서 분리 질화막(isolation nitride)의 버퍼층 역할을 위해 또 다른 산화막(150Å 정도의 아이소레이션 패드 산화막) 형성이 이루어진다.
그런데, 딥 n+웰 영역 위는 고농도로 도핑되어 확산된 인의 영향으로 다른 영역보다 열산화 속도 (oxidation rate)가 빠르다. 이 때문에 딥 n웰 이온주입 버퍼를 위해 형성된 산화막 및 드라이브인 시에 형성된 산화막은 다른 영역보다 두껍다
딥 n+웰 영역은 세정 공정을 통해서 산화막이 충분히 제거되지 않고 일정량 이상 (>50Å)으로 존재하게 되어 이후 아이소레이션 패드 산화막을 형성하는 단계에서 산화를 위한 확산 속도를 늦추어 산화막 형성을 방해하는 작용을 한다.
결국, 딥 n+웰 영역 위의 충분하지 못한 두께의 산화막 (< 80Å)으로 인해서액티브 영역 습식 식각 후에 산화막이 빨리 제거되고 일부 실리콘 표면이 세정액의 침식을 받아 표면에 손상을 받을 수 있다.
이상의 공정은 기판에 대한 산화와 세정이 반복되며, 그 반복 과정에서 기판의 성분 차이(도핑된 인에 의한 성분 차이)로 인하여 산화 속도가 달라 기판의 분균일한 상태를 초래하게 되고, 그 불균일한 상태는 소자 기능 불량을 초래할 수도 있다는 문제가 있었다.
본 발명은 상술한 종래의 바이폴라 정션 트랜지스터의 포클 열확산에 의한 딥 N+웰 형성에 따른 공정상의 난점을 해결할 수 있는 다른 방식의 바이폴라 졍션 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 종래의 열확산 방식의 웰 형성 공정의 불편함과 효율 저하를 줄일 수 있는 바이폴라 정션 트랜지스터 형성 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 방법은,
기판에 딥 N+웰 형성을 위한 이온주입 마스크를 형성하고, 이온주입을 실시하는 단계,
딥 N+웰 영역에 이온주입이 이루어진 상태에서 드라이브인 열처리를 하는 단계,
딥 N웰 형성을 위한 이온주입 마스크를 형성하고 이온주입을 실시하는 단계,
딥 N웰 영역에 이온주입이 이루어진 상태에서 드라이브인 열처리를 하는 단계 및
필드 산화막을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다.
보다 간단히, 본 발명은 바이폴라 정션 트랜지스터의 컬렉터용 딥 N+웰을 형성함에 있어서, 이온주입 방법을 사용하는 것을 특징으로 한다.
본 발명에서 딥 N웰 영역에 이온주입이 이루어진 상태에서 드라이브인 열처리를 하는 단계는 산소 분위기에서 이루어져 기판 표면에 산화막을 형성하며, 이 산화막은 필드 산화막 형성 단계에서 확산 마스크로 사용되는 실리콘 질화막의 버퍼층으로 사용될 수 있다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도1은 본 발명의 일 실시예에 따라 P+ 하층(10), P에피층(20), 이들 층 사이의 일부 영역에 형성된 매몰층(Burried layer:30)이 형성된 기판에서 컬렉터 영역을 드러내는 이온주입 마스크를 형성하고, 이온주입을 실시하는 상태를 나타내는 공정 단면도이다.
이온주입 마스크는 포토레지스트 패턴(50)만으로 형성될 수 있으나, 기판면 보호를 위해 실리콘 산화막 하드 마스크(40)를 형성하여 함께 사용하는 것이 바람직하다.
이온주입은 연속으로 2번을 하게 되는데 먼저 인으로 4.5E12의 농도와 900 KeV의 에너지로 이온주입한 후에 이어서 비소로 3.0E12의 농도와 100KeV의 에너지로 이온주입을 함으로서, 고농도의 웰이 형성되도록 한다.
도2를 참조하면, 도1의 이온주입이 이루어진 상태에서 포토레지스트 패턴(50)제거 후에 산소 분위기에서 이온주입된 원소의 확산 및 기판 어닐링을 위해 1150℃로 산소분위기에서 확산공정이 이루어진다. 컬렉터 영역에는 딥N+웰(21)이 형성되고, 표면에는 기판산화에 의한 산화막이 800Å 정도 형성된다.
포토레지스트 패턴 제거는 건식 플라즈마 애싱을 통해 제거되거나, 습식 스트립핑을 통해 제거될 수 있다.
도3을 참조하면, 기판의 산화막이 불산 등에 의한 식각 혹은 세정으로 제거된다. 이어서 딥 N웰을 형성하기 위한 버퍼 산화막(60)이 기판에 형성된다. 딥 N웰 형성을 위한 포토레지스트 패턴(70)이 형성되고 이온주입이 이루어진다.
이때, 이온주입은 900KeV의 에너지와 3.4E12의 농도로 이루어지나 농도는 컬렉터 저저항경로인 딥N+웰보다 낮게 형성된다.
도4를 참조하면, 도3의 상태에서 포토레지스트 패턴(70) 및 잔류 버퍼 산화막(60) 제거가 이루어지고, 산소 분위기에서 딥 N웰(23) 형성을 위한 드라이브인 확산용 열처리가 이루어진다. 이때 기판표면은 1150℃ 산소분위기에서 300Å 두께의 산화막(80)이 형성된다.
도5를 참조하면, 필드 산화막 형성을 위한 마스크로 패드 질화막 형성하고 활성영역을 제외하고 기판이 드러나도록 포토레지스트 패턴(100)이 형성된다.
포토레지스트 패턴(100)을 식각 마스크로 실리콘 질화막을 식각하여 확산 마스크 패턴(90)을 얻는다.
이런 과정에 앞서, 산화막 두께 일부를 제거하여 아이소레이션 패드 산화막으로 이용하기 위한 세정 공정이 이루어질 수 있다. 잔류 산화막의 적정 두께는 150 내지 200Å 정도가 적당하다.
도6을 참조하면, 도5의 상태에서 포토레지스트 패턴(100) 제거가 이루어지고, 확산 마스크 패턴(90)이 드러난 상태에서 산소 분위기 열확산이 이루어진다. 이로써, 기판 표면에 필드 산화막(110)이 형성된다.
본 발명에서는 딥 n+웰 형성을 이온주입 방식을 채택함으로써, 열확산 방식에서의 컬렉터 표면의 PSG형성을 막을 수 있고, PSG 세정을 위한 공정 단계를 하나 줄일 수 있다. 그리고, 딥 n웰 형성을 위한 드라이브인 공정을 통해 형성된 산화막을 조절하여 필드 산화막 형성용 질화막 패턴의 버퍼층 자체로 사용함으로써 아이소레이션 패드 산화막 형성을 위한 세정 및 산화막 형성 공정을 줄여 공정 비용 및 고정 시간 단축을 실현할 수 있고, 기존에 발생되던 액티브 영역 기판 손상을 줄여 소자의 신뢰성을 향상시킬 수 있다.
Claims (3)
- 바이폴라 정션 트랜지스터의 컬렉터용 딥 N+웰을 형성함에 있어서,기판에 딥 N+웰 형성을 위한 이온주입 마스크를 형성하고, 이온주입을 실시하는 단계,딥 N+웰 영역에 이온주입이 이루어진 상태에서 드라이브인 열처리를 하는 단계,딥 N웰 형성을 위한 이온주입 마스크를 형성하고 이온주입을 실시하는 단계,딥 N웰 영역에 이온주입이 이루어진 상태에서 드라이브인 열처리를 하는 단계 및필드 산화막을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 바이폴라 정션 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 딥 N웰 영역에 이온주입이 이루어진 상태에서 드라이브인 열처리를 하는 단계는 산소 분위기에서 이루어져 기판 표면에 산화막을 형성하며,상기 산화막의 적어도 일부 두께는 상기 필드 산화막 형성 단계에서 확산 마스크로 사용되는 실리콘 질화막의 버퍼층으로 사용되는 것을 특징으로 하는 바이폴라 정션 트랜지스터 형성 방법.
- 제 1 항에 있어서,상기 기판에 딥 N+웰 형성을 위한 이온주입 마스크를 형성하고, 이온주입을 실시하는 단계에서 이온주입 마스크로는 실리콘 산화막 하드 마스크와 포토레지스트 마스크가 모두 사용되는 것을 특징으로 하는 바이폴라 정션 트랜지스터 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060083062A KR100749644B1 (ko) | 2006-08-30 | 2006-08-30 | 바이폴라 정션 트랜지스터 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060083062A KR100749644B1 (ko) | 2006-08-30 | 2006-08-30 | 바이폴라 정션 트랜지스터 형성 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100749644B1 true KR100749644B1 (ko) | 2007-08-14 |
Family
ID=38602983
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060083062A KR100749644B1 (ko) | 2006-08-30 | 2006-08-30 | 바이폴라 정션 트랜지스터 형성 방법 |
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---|---|
KR (1) | KR100749644B1 (ko) |
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-
2006
- 2006-08-30 KR KR1020060083062A patent/KR100749644B1/ko not_active IP Right Cessation
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A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
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