CN114724953A - 半导体器件的制作方法、半导体器件以及三维存储装置 - Google Patents

半导体器件的制作方法、半导体器件以及三维存储装置 Download PDF

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Abstract

本发明提供半导体器件的制作方法、半导体器件以及三维存储装置，制作方法包括：提供衬底，衬底包括相邻的第一区域和第二区域；在第一区域和第二区域上依次形成氧化层和第一掩膜层；在衬底中形成位于第一区域的第一浅沟槽隔离结构以及位于第二区域的第二浅沟槽隔离结构；依次刻蚀位于第二区域的第一掩膜层、第二浅沟槽隔离结构以及氧化层，以于第二区域形成为第二浅沟槽隔离结构所隔开的突起结构，并保留位于第一区域的第一掩膜层和氧化层，以于第一区域分别形成第一栅极层和第一栅氧化层。通过在第二区域形成突起结构来对应鳍结构，保留第一掩膜层和氧化层作为第一区域的栅极层和栅氧化层，提升在不同区域形成不同类型晶体管的效率。

Description

半导体器件的制作方法、半导体器件以及三维存储装置
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制作方法、半导体器件以及三维存储装置。
背景技术
在现有集成电路的半导体器件中，通常包括高压器件区和低压器件区。随着CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)工艺的快速发展，半导体器件的特征尺寸不断缩小，为了减缓特征尺寸缩小带来的短沟道效应，低压器件区一般采用FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)，而在高压器件区中，由于要求较高的击穿电压，形成满足电压要求的FinFET的工艺较困难，故高压器件区中仍采用平面型晶体管。
由于高压器件区和低压器件区中所需的晶体管的类型不同，采用现有工艺很难高效地在不同的器件区域形成不同类型的晶体管，另外，很难在形成低压器件中的FinFET时，保证高压器件区中所形成的平面型晶体管的结构不受影响。
因此，现有技术存在缺陷，有待改进与发展。
发明内容
本发明提供了一种半导体器件的制作方法、半导体器件以及三维存储装置，有效地提升了在不同器件区域形成不同类型的晶体管的效率。
为了解决上述问题，本发明提供一种半导体器件的制作方法，包括：提供衬底，所述衬底包括相邻的第一区域和第二区域；在所述第一区域和所述第二区域上依次形成氧化层和第一掩膜层；在所述衬底中形成位于所述第一区域的第一浅沟槽隔离结构以及位于所述第二区域的第二浅沟槽隔离结构；依次刻蚀位于所述第二区域的第一掩膜层、所述第二浅沟槽隔离结构以及氧化层，以于所述第二区域形成为所述第二浅沟槽隔离结构所隔开的突起结构，并保留位于所述第一区域的第一掩膜层和氧化层，以于所述第一区域分别形成第一栅极层和第一栅氧化层。
其中，所述在所述第一区域和所述第二区域上依次形成氧化层和第一掩膜层，包括：在所述第一区域和所述第二区域上形成氧化层，位于所述第一区域的氧化层的厚度大于所述位于所述第二区域的氧化层的厚度；在位于所述第二区域的氧化层上形成平坦层，所述平坦层与位于所述第一区域的氧化层平齐；在位于所述第一区域的氧化层以及所述第二区域的所述平坦层上形成第一掩膜层。
其中，所述在所述衬底中形成位于所述第一区域的第一浅沟槽隔离结构以及位于所述第二区域的第二浅沟槽隔离结构，包括：在所述衬底中形成隔离槽，所述隔离槽包括位于第一区域的第一子隔离槽以及位于第二区域的第二子隔离槽；在所述隔离槽中填充隔离材料，以分别在所述第一区域和所述第二区域形成所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构。
其中，所述依次刻蚀位于所述第二区域的第一掩膜层、所述第二浅沟槽隔离结构以及氧化层，包括：在所述第一掩膜层、所述第一浅沟槽隔离结构以及所述第二浅沟槽隔离结构上依次形成第二掩膜层和位于第一区域的光刻胶层；以所述光刻胶层为掩膜，刻蚀去除位于所述第二区域的第二掩膜层和第一掩膜层；以剩余的第二掩膜层为掩膜，刻蚀所述第二浅沟槽隔离结构以形成所述突起结构；去除所述剩余的第二掩膜层。
其中，所述依次刻蚀位于所述第二区域的第一掩膜层、所述第二浅沟槽隔离结构以及氧化层，以于所述第二区域形成为所述第二浅沟槽隔离结构所隔开的突起结构，并保留位于所述第一区域的第一掩膜层和氧化层以分别作为所述第一区域的第一栅极层和第一栅氧化层之后，还包括：在所述突起结构的表面形成所述第二区域的第二栅氧化层。
其中，所述在所述突起结构的表面形成所述第二区域的第二栅氧化层之后，还包括：在所述第一区域的第一栅极层和第一浅沟槽隔离结构以及所述第二区域的第二栅氧化层和第二浅沟槽隔离结构上形成第二栅极层；对所述第二栅极层进行图案化，以形成在所述第一区域的第一栅极结构和在所述第二区域的第二栅极结构。
其中，所述第一区域为高压器件区，所述第二区域为低压器件区，且所述低压器件区包括第一低压区和第二低压区；于所述第二区域的所述第二浅沟槽隔离结构包括至少两个，且所述第一低压区和所述第二低压区各形成有至少一个所述第二浅沟槽隔离结构。
其中，所述第一掩膜层的材料为多晶硅。
其中，所述第二掩膜层为氮化硅。
第二方面，本发明还提供一种半导体器件，包括：衬底，所述衬底包括相邻的第一区域和第二区域；所述衬底中位于第一区域的第一浅沟槽隔离结构以及位于所述第二区域中的第二浅沟槽隔离结构；位于所述第二区域为所述第二浅沟槽隔离结构所隔开的突起结构；位于所述第一区域上的第一栅氧化层和第一栅极结构；位于所述突起结构的表面的第二栅氧化层和第二栅极结构；其中，所述第一栅极结构包括于所述第二区域形成突起结构时所用的第一掩膜层。
其中，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度，所述第一掩膜层的材料为多晶硅。
其中，所述第一浅沟槽隔离结构在所述衬底的厚度方向的高度大于所述第二浅沟槽隔离结构在所述厚度方向的高度。
第三方面，本发明还提供一种三维存储装置，所述三维存储装置包括存储单元阵列和外围电路，其中，所述外围电路包括如上述任一项所述的半导体器件。
本发明的有益效果为：本发明提供一种半导体器件的制作方法，包括：提供衬底，所述衬底包括相邻的第一区域和第二区域；在所述第一区域和所述第二区域上依次形成氧化层和第一掩膜层；在所述衬底中形成位于所述第一区域的第一浅沟槽隔离结构以及位于所述第二区域的第二浅沟槽隔离结构；依次刻蚀位于所述第二区域的第一掩膜层、所述第二浅沟槽隔离结构以及氧化层，以于所述第二区域形成为所述第二浅沟槽隔离结构所隔开的突起结构，并保留位于所述第一区域的第一掩膜层和氧化层，以于所述第一区域分别形成第一栅极层和第一栅氧化层。本发明通过在第二区域形成突起结构来对应FinFET中的鳍结构，且在刻蚀位于第二区域的第一掩膜层、第二浅沟槽隔离结构以及氧化层形成第二区域的突起结构时，保留了位于第一区域的第一掩膜层和氧化层，使得保留的第一掩膜层可对保留的氧化层起到形貌保护的作用，同时保留的第一淹没层和氧化层可作为第一区域的栅极层和栅氧化层，因此，第一区域的栅极层和栅氧化层不需要在后续工艺中单独形成，从而提升了在不同器件区域形成不同类型的晶体管的效率。
附图说明
为了更清楚地说明本发明的技术方案，下面将对根据本发明而成的各实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的半导体器件的制作方法的一种流程示意图；
图2A～2O是本发明实施例提供的半导体器件结构在制作方法各阶段的剖面示意图；
图3是本发明实施例提供的半导体器件的制作方法的另一种流程示意图；
图4是本发明实施例提供的半导体器件的制作方法的又一种流程示意图；
图5是本发明实施例提供的三维存储装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
请参阅图1，图1是本发明实施例提供的半导体器件的制作方法的一种流程示意图，如图1所示，该制作方法可以包括如下步骤：
步骤S101:提供衬底，该衬底包括相邻的第一区域和第二区域。
其中，步骤S101完成后半导体器件结构的剖视示意图如图2A所示。
具体的，该衬底10的材料可以为硅、锗或绝缘体上硅(Silicon-On-Insulator，SOI)等半导体材料。在本实施例中，该衬底10可以包括相邻的第一区域(A区)和第二区域(B区)，其中，A区包含高压器件区，该A区可用于形成本发明实施例中的平面型晶体管；B区包含低压器件区，进一步的，低压器件区还可以包括第一低压区b1和第二低压区b2，其中，高压器件区、第一低压区以及第二低压区的击穿电压的大小关系可以是依次递减。该B区用于形成本发明实施例中的鳍式晶体管(FinFET)，在FinFET中，栅极可从三面包围着沟道，增大了栅极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟道效应，减小亚阈值泄露电流。不同器件区的性能可以通过改变在器件内部的一个或多个晶体管的沟道宽度来调整，而FinFET的沟道宽度与鳍结构的高度成正比，由于高压器件区需要较高的驱动电压，因此对应的FinFET的“Fin”(鳍结构)的高度也较高，很难在较高的Fin上形成三面包围的栅极结构，故A区仍采用平面型晶体管。
步骤S102:在该第一区域和该第二区域上依次形成氧化层和第一掩膜层。在本实施例中，考虑到高压器件区和低压器件区对于击穿电压要求的不同，因此，在该衬底10上形成氧化层11时，为了避免在高压器件区出现过大的漏电流，需要设置位于该第一区域A的氧化层11A的厚度大于位于该第二区域B的氧化层11B的厚度。同时，在形成氧化层11A和氧化层11B时后，为了避免二者之间的厚度差异造成衬底10表面的不平整，而影响到后续制造工艺的进行，因此，请参阅图3，图3是本实施例提供的半导体器件的制作方法的另一流程示意图，如图3所示，该步骤S102具体可以包括：
步骤S1021:在该第一区域和该第二区域上形成氧化层，位于该第一区域的氧化层的厚度大于该位于该第二区域的氧化层的厚度。
其中，步骤S1021完成后半导体器件结构的剖视示意图如图2B所示。
具体的，本实施例中第一区域A的氧化层11A和第二区域B的氧化层11B的形成工艺包括热氧化工艺(Thermal Oxidation)、轻等离子体氧化工艺(Soft Plasma Oxidation)或者紫外辅助氧化工艺(UV Photo Assistant Oxidation)，且在本实例中选择衬底10为硅衬底时，可选择在形成第一区域A区的氧化层11A的同时，形成第二区域B的氧化层11B，此时第一区域A的氧化层11A和第二区域B的氧化层11B的成分均为氧化硅。该第一区域A的氧化层11A用作高压器件的栅氧化层，为了避免在高压器件区出现过大的漏电流，该第一区域A的氧化层11A在该衬底10的厚度方向上的厚度H1大于该第二区域B区的氧化层11B的厚度H2，为了实现对应的厚度关系，该第一区域A的氧化层11A和第二区域B的氧化层11B可在分步或者同步形成。当采用同步形成时，可预先在第一区域A掺杂氯离子，由于A区掺杂了氯离子，A区中衬底10被氧化的速度加快，因此，在相同时间内，形成的该第一区域A的氧化层11A比第二区域B的氧化层11B更厚。当采用分步形成时，第一步：在相同时间和工艺条件下，在第一区域A和第二区域B形成相同厚度的器件氧化层；第二步，选择性刻蚀第二区域B的氧化层11B，使得位于第二区域B的氧化层11B的厚度小于位于第一区域A的氧化层11A的厚度。
步骤S1022:在位于该第二区域的氧化层上形成平坦层，该平坦层与位于该第一区域的氧化层平齐。
其中，步骤S1022完成后半导体器件结构的剖视示意图如图2C所示。
具体的，位于该第二区域B的该平坦层12的作用在于弥补第二区域B的氧化层11B的厚度H2与第一区域A的氧化层11A之间的厚度H1之间的差异，因此，该平坦层12的厚度为H1与H2之差。在本实施例中，该平坦层12的材料可以选择为氮化硅，其制造工艺可以采用化学气相沉积工艺CVD(Chemical Vapor Deposition)、原子层沉积工艺ALD(Atomic LayerDeposition)在氧化层11上沉积的平坦层材料，之后采用化学机械抛光工艺CMP(ChemicalMechanical Polishing)，将对应的平坦层材料抛光至与第一区域A的氧化层11A平齐，从而形成该平坦层12。
步骤S1023:在位于该第一区域的氧化层以及该第二区域的该平坦层上形成第一掩膜层。
其中，步骤S1023完成后的半导体器件结构的剖视示意图如图2D所示。
具体的，在本实施例中，该第一掩膜层13的材料优选为多晶硅材料，当该第一掩膜层13选择为多晶硅材料时，该第一掩膜层13不仅能作为硬掩膜层保护第一区域A中的氧化层11A不被破坏，且在第一掩膜层13得到保留之后，还能直接作为第一区域A的栅极层，用于形成第一区域A的栅极结构。第一掩膜层13的具体形成工艺可以是ALD、CVD等沉积工艺。
步骤S103:在该衬底中形成位于该第一区域的第一浅沟槽隔离结构以及位于该第二区域的第二浅沟槽隔离结构。
本实施例中，第一浅沟槽隔离结构和第二浅沟槽隔离结构均用于绝缘隔离相邻器件的绝缘隔离结构，请参阅图3，步骤S103具体可以包括如下步骤：
步骤S1031:在该衬底中形成隔离槽，该隔离槽包括位于第一区域的第一子隔离槽以及位于第二区域的第二子隔离槽。
其中，如图2E所示，在步骤S1031之前，需要预先在第一掩膜层13上形成衬垫层14，并在衬垫层14上形成定义了如图2F所示的隔离槽101位置的第一光刻胶层15，通过以该第一光刻胶层15为掩膜，依次刻蚀衬底10上的膜层以及衬底10，以在该衬底10中形成隔离槽101，该隔离槽101的作用在于被介电材料填满以防止晶体管结构之间的电性耦合，该第一光刻胶层15在形成隔离槽101之后也不再有用，之后可通过湿法或者干法去胶的方式剥除。该衬垫层14的作用是为了使得第一光刻胶层15与衬垫层14更好地结合，优选为氧化物材料。请参阅图2F，该步骤S1031完成后的半导体器件结构的剖视示意图如图2F所示，其中，隔离槽101包括位于第一区域A的第一子隔离槽101A和第一区域B的第二子隔离槽11B，第二子隔离槽11B还可以细分为位于第一低压区的隔离槽101b1和第一低压区的隔离槽101b2。第一子隔离槽101A和至少两个第二子隔离槽101B可选择在同一刻蚀工艺中步成形，即二者在衬底的厚度方向上可具有相同的高度；第一子隔离槽101A和第二子隔离槽101B也可选择在不同的刻蚀工艺中形成，也即二者在第一方向上也可具有不同的高度，可根据不同程度的电绝缘隔离需求设置对应的高度。
步骤S1032:在该隔离槽中填充隔离材料，以分别在该第一区域和第二区域形成该第一浅沟槽隔离结构和该第二浅沟槽隔离结构。
其中，步骤S1032具体可以包括如下步骤：如图2G所示，在该隔离槽101中及该衬垫层14上沉积该隔离材料16，以填满该隔离槽101；平坦化该隔离材料16，以使该隔离槽101中的该隔离材料16与该第一掩膜层13平齐。其中，步骤S1032完成后的半导体器件结构的剖面示意图如图2H所示。该隔离材料16的材料具体为氧化物，如氧化硅，也即与衬垫层14的材料一致或者相似。需要进一步说明的是，在平坦化该隔离材料16时，由于隔离材料16与衬垫层14的材料都是氧化物，实际上也会将衬垫层14一同去除，从而使得位于第一区域A的第一浅沟槽隔离结构16A与第一掩膜层13以及位于第二区域B的第二浅沟槽隔离结构16B平齐，其中，第二浅沟槽隔离结构16B还包括位于第一低压区b1的第二浅沟槽隔离结构16b1和位于第二低压区b2的第二浅沟槽隔离结构16b2，因此，于该第二区域B的该第二浅沟槽隔离结构16B包括至少两个，且该第一低压区b1和该第二低压区b2各形成有至少一个该第二浅沟槽隔离结构(16b1或16b2)。
步骤S104:依次刻蚀位于该第二区域的第一掩膜层、该第二浅沟槽隔离结构以及氧化层，以于该第二区域形成为该第二浅沟槽隔离结构所隔开的突起结构，并保留位于该第一区域的第一掩膜层和氧化层，以于该第一区域分别形成第一栅极层和第一栅氧化层。
请参阅图3，该步骤S104具体可以包括如下步骤：
步骤S1041:在该第一掩膜层、该第一浅沟槽隔离结构以及该第二浅沟槽隔离结构上依次形成第二掩膜层和位于第一区域的光刻胶层。
其中，步骤S1041完成后的半导体器件结构的剖面示意图如图2I所示。
具体的，该第二掩膜层17为硬掩模层，具体材料选择为氮化硅，可以采用ALD或PVD的沉积工艺形成。位于第一区域A的光刻胶层18通过以下方式形成：首先在第二掩膜层17上形成一层均匀的光刻胶材料，之后通过曝光显影的方式，去除掉位于第二区域B的光刻胶材料，使得剩下的光刻胶材料作为第一区域A的光刻胶层18。
步骤S1042:以该光刻胶层为掩膜，刻蚀去除位于该第二区域的第二掩膜层和第一掩膜层。
其中，步骤S1042完成后的半导体器件结构的剖视示意图如图2J所示。
具体的，在本实施例中，在以位于第一区域A的光刻胶层18为掩膜的条件下，可利用干法刻蚀工艺去除位于第二区域B的第二掩膜层17和第一掩膜层13B(图2J中已被去除)。需要说明的是，由于在本实施例中第二掩膜层17的材料可以选择为氮化硅，而隔离材料16可以选择为氧化硅，因此在干法刻蚀工艺中不仅可以利用包含Ar和CF4的等离子浆去除第二区域B的第二掩膜层17，还可以进一步利用包含Ar和CF4的等离子浆来去除第二浅沟槽隔离结构16b1和16b2的部分结构，直到第二浅沟槽隔离结构16b1和16b2的表面与平坦层12的表面平齐；之后，在第一掩膜层13的材料选择为多晶硅的条件下，再利用包含Cl2或者HBr的等离子浆来去除第二区域B的第一掩膜层13B。最后可通过干法去胶或者湿法去胶的方式将第一区域A的光刻胶层18去除。
步骤S1043:以剩余的第二掩膜层为掩膜，刻蚀该第二浅沟槽隔离结构以形成该突起结构；
其中，步骤S1043完成后的半导体器件结构的剖视示意图如图2K所示。
具体的，在第二浅沟槽隔离结构16b1和16b2的材料选择为氧化硅，平坦层12的材料选择为氮化硅时，可通过干法刻蚀中的等离子体刻蚀PE(Plasma Etching)或者反应离子刻蚀RIE(Reaction Ion Etching)工艺，刻蚀去除平坦层12以及刻蚀第二浅沟槽隔离结构16b1和16b2的部分结构，以在第二区域B中形成由于第二浅沟槽隔离结构16b1和16b2隔开的突起结构10B，突起结构10B即为FinFET的鳍结构(Fin),该突起结构10B实际上为浅沟槽隔离结构所环绕，但个图中仅显示一侧的剖面图。
需要进一步说明的是，在通过PE或RIE工艺形成第二区域B中的突起结构10B的过程中，需要采用含氟碳化物(如CF4、C2F6和C2F8)的反应气体来进行刻蚀，然而，当第二掩膜层17选择为氮化硅材料时，刻蚀气体会与第一区域A中的第二掩膜层17A发生反应并产生一定的副产物，对应的副产物会在第二掩膜层17A上形成针孔170，若该第一掩膜层13的材料也选择为氮化硅，则会导致该针孔170也出现在保留的第一区域A中的第一掩膜层13A上，使得用于刻蚀同为氧化物材料的第二浅沟槽隔离结构16b1和16b2的等离子体会穿过该针孔170损伤到位于第一区域的氧化层11A，因此，在本实施例中第一掩膜层13的材料选择为多晶硅材料时，可以很好地避免第一区域的氧化层11A被损伤。
步骤S1044:去除该剩余的第二掩膜层。
其中，步骤S1044完成后的半导体器件结构的剖面示意图如图2L所示。
具体的，在本实施例中，由于第二掩膜层17A并不是第一区域A中器件所需的栅极层，因此需要被去除，具体可通过湿法刻蚀工艺去除位于第一区域A中剩余的第二掩膜层17A，并保留位于第一区域A中的第一掩膜层13A作为第一区域A中的第一栅极层13A，保留位于第一区域B中的氧化层11A作为第一区域A中的栅氧化层。
请参阅图4，步骤S104之后，还包括：
步骤S105:在该突起结构的表面形成第二区域的第二栅氧化层。
其中，步骤S105完成后的半导体器件结构的剖视示意图如图2M所示。
本实施例中，由于第二区域的氧化层11B由于在刻蚀形成突起结构10B的过程中被全部去除，并且第二区域B中鳍结构10B上所需的栅氧化层为三面包围该鳍结构10B的栅氧化层，因此可直接通过热氧化工艺对该突起结构10B进行氧化，以在突起结构10B的两侧和顶面形成第二栅氧化层11B’，从而形成从三面包围第二区域B中鳍结构10B的第二栅氧化层11B’。由于第二区域B区为低压器件区，因此，对应第二栅氧化层11B’的厚度小于第一栅氧化11A的厚度。
请继续参阅图4，在步骤S105之后，还包括：
步骤S106:在该第一区域的第一栅极层和第一浅沟槽隔离结构以及该第二区域的第二栅氧化层和第二浅沟槽隔离结构上形成第二栅极层。
其中，步骤S106完成后的半导体器件结构的剖面示意图如图2N所示。
具体的，该第二栅极层19的材料选择为多晶硅，可通过ALD工艺在该第一区域A的第一栅极层13A和第一浅沟槽隔离结构16A以及该第二区域B的第二栅氧化层11B’和第二浅沟槽隔离结构16b1以及16b2上形成第二栅极层19，该第二栅极层19在第一区域A和第二区域B中的分布的厚度相同。
步骤S107:对该第二栅极层进行图案化，以形成在该第一区域的第一栅极结构和在该第二区域的第二栅极结构。
其中，步骤S107完成后半导体器件结构的剖视示意图如图2O所示。
具体的，对该第二栅极层19进行图案化是一方面是将位于第一浅沟槽结构16A上的部分第二栅极层19刻蚀去除，从而使得在第一区域A中，相邻器件的栅极结构被第一浅沟槽隔离结构16A；另一方面是将位于第二浅沟槽隔离结构16b1和16b2上的部分第二栅极层19刻蚀去除，从而将相邻器件的栅极结构被气隙隔开。在本实施例中，第一栅极结构包括第一区域A中的第一栅极层13A和图案化的第二栅极层19A，而第二栅极结构包括第二区域B中的图案化的第二栅极层19B，因此，在该第二栅极层19在第一区域A和第二区域B中的分布的厚度相同的条件下，第一栅极结构的厚度大于第二栅极结构的厚度，因此，正好满足了第一区域A为高压器件区而需要更厚栅极结构的要求。而且，由于第一栅极层13A和第二栅极层19的材料均为多晶硅材料，有利于在后续利用多晶硅材料形成的第一栅极结构和第二栅极结构作为离子注入的掩膜来进行硅栅自对准工艺，从而在第一区域A和第二区域B中均形成离子注入掺杂的源区和漏区。
在本发明提供的半导体器件的制作方法中，通过在第二区域形成突起结构来对应FinFET中的鳍结构，保留了位于第一区域的第一掩膜层和氧化层，使得保留的第一掩膜层可对保留的氧化层起到形貌保护的作用，同时保留的第一淹没层和氧化层可作为第一区域的栅极层和栅氧化层，因此，第一区域的栅极层和栅氧化层不需要在后续工艺中单独形成，从而提升了在不同器件区域形成不同类型的晶体管的效率。
请参阅图2O，本发明还提供一种半导体器件100，该半导体器件100可通过上述制作方法来形成。该半导体器件100包括：衬底10，该衬底10包括相邻的第一区域A和第二区域B；该衬底10中位于第一区域A的第一浅沟槽隔离结构16A以及位于该第二区域B中的第二浅沟槽隔离结构16b1和16b2；位于该第二区域B为该第二浅沟槽隔离结构16b1和16b2所隔开的突起结构10B；位于第一区域A上的第一栅氧化层11A和第一栅极结构；位于该突起结构10B的表面的第二栅氧化层11B’和第二栅极结构；其中，该第一栅极结构包括于该第二区域B形成突起结构10B时所用的第一掩膜层13A。
其中，该第一栅极结构包括位于第一区域A中的第一栅极层13A和第二栅极层19A，该第二栅极结构包括位于第二区域B中的第二栅极层19B。
具体的，该第二区域B形成突起结构10B时所用的第一掩膜层13A作为第一区域A中的第一栅极层13A。
其中，该第一栅氧化层11A的厚度大于该第二栅氧化层11B’的厚度，该第一掩膜层13A的材料为多晶硅。
具体的，第一区域A中的第一栅极层13A、第二栅极层19A以及第二区域B中的第二栅极层19B的材料均为多晶硅材料，有利于在后续利用多晶硅材料形成的第一栅极结构和第二栅极结构作为离子注入的掩膜来进行硅栅自对准工艺，从而在第一区域A和第二区域B中均形成离子注入掺杂的源区和漏区。
其中，该第一浅沟槽隔离结构16A在该衬底10的厚度方向的高度大于该第二浅沟槽隔离结构16b1和16b2在该厚度方向的高度。
请参阅图5，图5是本发明实施例所提供三维存储装置的结构示意图，其中，该三维存储装置500包括存储单元阵列502和外围电路501，其中，该外围电路501包括上述的半导体器件100。具体的，该三维存储装置500可以是NAND芯片。
在本发明提供的半导体器件及其制作方法中，本发明通过在第二区域形成突起结构来对应FinFET中的鳍结构，且在形成第二区域的突起结构时，保留了位于第一区域的第一掩膜层和氧化层，使得保留的第一掩膜层可对保留的氧化层起到形貌保护的作用，同时保留的第一掩膜层和氧化层可作为第一区域的栅极层和栅氧化层，因此，第一区域的栅极层和栅氧化层不需要在后续工艺中单独形成，从而提升了在不同器件区域形成不同类型的晶体管的效率。
除上述实施例外，本发明还可以有其他实施方式。凡采用等同替换或等效替换形成的技术方案，均落在本发明要求的保护范围。
综上所述，虽然本发明已将优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (13)

1.一种半导体器件的制作方法，其特征在于，包括：
提供衬底，所述衬底包括相邻的第一区域和第二区域；
在所述第一区域和所述第二区域上依次形成氧化层和第一掩膜层；
在所述衬底中形成位于所述第一区域的第一浅沟槽隔离结构以及位于所述第二区域的第二浅沟槽隔离结构；
依次刻蚀位于所述第二区域的第一掩膜层、所述第二浅沟槽隔离结构以及氧化层，以于所述第二区域形成为所述第二浅沟槽隔离结构所隔开的突起结构，并保留位于所述第一区域的第一掩膜层和氧化层，以于所述第一区域分别形成第一栅极层和第一栅氧化层。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述第一区域和所述第二区域上依次形成氧化层和第一掩膜层，包括：
在所述第一区域和所述第二区域上形成氧化层，位于所述第一区域的氧化层的厚度大于所述位于所述第二区域的氧化层的厚度；
在位于所述第二区域的氧化层上形成平坦层，所述平坦层与位于所述第一区域的氧化层平齐；
在位于所述第一区域的氧化层以及所述第二区域的所述平坦层上形成第一掩膜层。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在所述衬底中形成位于所述第一区域的第一浅沟槽隔离结构以及位于所述第二区域的第二浅沟槽隔离结构，包括：
在所述衬底中形成隔离槽，所述隔离槽包括位于第一区域的第一子隔离槽以及位于第二区域的第二子隔离槽；
在所述隔离槽中填充隔离材料，以分别在所述第一区域和所述第二区域形成所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构。
4.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述依次刻蚀位于所述第二区域的第一掩膜层、所述第二浅沟槽隔离结构以及氧化层，包括：
在所述第一掩膜层、所述第一浅沟槽隔离结构以及所述第二浅沟槽隔离结构上依次形成第二掩膜层和位于第一区域的光刻胶层；
以所述光刻胶层为掩膜，刻蚀去除位于所述第二区域的第二掩膜层和第一掩膜层；
以剩余的第二掩膜层为掩膜，刻蚀所述第二浅沟槽隔离结构以形成所述突起结构；
去除所述剩余的第二掩膜层。
5.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述依次刻蚀位于所述第二区域的第一掩膜层、所述第二浅沟槽隔离结构以及氧化层，以于所述第二区域形成为所述第二浅沟槽隔离结构所隔开的突起结构，并保留位于所述第一区域的第一掩膜层和氧化层以分别作为所述第一区域的第一栅极层和第一栅氧化层之后，还包括：
在所述突起结构的表面形成所述第二区域的第二栅氧化层。
6.根据权利要求5所述的半导体器件的制作方法，其特征在于，所述在所述突起结构的表面形成所述第二区域的第二栅氧化层之后，还包括：
在所述第一区域的第一栅极层和第一浅沟槽隔离结构以及所述第二区域的第二栅氧化层和第二浅沟槽隔离结构上形成第二栅极层；
对所述第二栅极层进行图案化，以形成在所述第一区域的第一栅极结构和在所述第二区域的第二栅极结构。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一区域为高压器件区，所述第二区域为低压器件区，且所述低压器件区包括第一低压区和第二低压区；于所述第二区域的所述第二浅沟槽隔离结构包括至少两个，且所述第一低压区和所述第二低压区各形成有至少一个所述第二浅沟槽隔离结构。
8.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述第一掩膜层的材料为多晶硅。
9.根据权利要求4所述的半导体器件的制作方法，其特征在于，所述第二掩膜层为氮化硅。
10.一种半导体器件，其特征在于，包括：
衬底，所述衬底包括相邻的第一区域和第二区域；
所述衬底中位于第一区域的第一浅沟槽隔离结构以及位于所述第二区域中的第二浅沟槽隔离结构；
位于所述第二区域为所述第二浅沟槽隔离结构所隔开的突起结构；
位于所述第一区域上的第一栅氧化层和第一栅极结构；
位于所述突起结构的表面的第二栅氧化层和第二栅极结构；
其中，所述第一栅极结构包括于所述第二区域形成突起结构时所用的第一掩膜层。
11.根据权利要求10所述的半导体器件，其特征在于，所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度，所述第一掩膜层的材料为多晶硅。
12.根据权利要求10所述的半导体器件，其特征在于，所述第一浅沟槽隔离结构在所述衬底的厚度方向的高度大于所述第二浅沟槽隔离结构的高度。
13.一种三维存储装置，其特征在于，所述三维存储装置包括存储单元阵列和外围电路，其中，所述外围电路包括如权利要求10至12中任一项所述的半导体器件。
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