CN111403269B - 图案化结构的制作方法 - Google Patents

图案化结构的制作方法 Download PDF

Info

Publication number
CN111403269B
CN111403269B CN201910001194.XA CN201910001194A CN111403269B CN 111403269 B CN111403269 B CN 111403269B CN 201910001194 A CN201910001194 A CN 201910001194A CN 111403269 B CN111403269 B CN 111403269B
Authority
CN
China
Prior art keywords
layer
region
patterns
mask layer
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910001194.XA
Other languages
English (en)
Other versions
CN111403269A (zh
Inventor
张峰溢
李甫哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201910001194.XA priority Critical patent/CN111403269B/zh
Priority to US16/262,913 priority patent/US10529571B1/en
Publication of CN111403269A publication Critical patent/CN111403269A/zh
Application granted granted Critical
Publication of CN111403269B publication Critical patent/CN111403269B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明公开一种图案化结构的制作方法，其包括下列步骤：在材料层上形成图案转移层。图案转移层形成于第一区与第二区之上。在图案转移层上形成多个第一图案。形成掩模层，且掩模层的第一部分覆盖第一区之上的第一图案。形成第一盖层覆盖掩模层的第一部分与第二区之上的第一图案。移除覆盖掩模层的第一部分的第一盖层，以暴露出掩模层的第一部分。移除掩模层的第一部分。在移除掩模层的第一部分之后，以第一区之上的第一图案为掩模对图案转移层进行第一蚀刻制作工艺。

Description

图案化结构的制作方法
技术领域
本发明涉及一种图案化结构的制作方法，尤其是涉及一种利用图案转移层以及蚀刻制作工艺来形成图案化结构的制作方法。
背景技术
集成电路(integrated circuit，IC)是通过形成于基底或不同膜层中的图案化特征(feature)构成的元件装置以及内连线结构所建构。在IC的制作过程中，光刻(photolithography)制作工艺为一不可或缺的技术，其主要是将所设计的图案，例如电路布局图案形成于一个或多个光掩模上，然后再通过曝光(exposure)与显影(development)步骤将光掩模上的图案转移至一膜层上的光致抗蚀剂层内，以将此复杂的布局图案精确地转移至半导体芯片上。
随着半导体产业的微型化发展以及半导体制作技术的进步，现有作为广用技术的曝光技术已逐渐接近其极限。因此，目前业界也开发出多重曝光光刻技术来制作更微型化的半导体元件结构。然而，由于所需形成的半导体元件中的图案化结构的密度不断增加，多重曝光光刻技术也面临许多制作工艺上的相关问题须克服，由此提升制作工艺良率。
发明内容
本发明提供了一种图案化结构的制作方法，利用掩模层先覆盖要进行蚀刻制作工艺的第一区上的第一图案，并形成第一盖层覆盖掩模层以及第二区上的第一图案，然后将第一区上的第一盖层以及掩模层移除之后，再以第一区上的第一图案为掩模进行蚀刻制作工艺。通过本发明的制作方法，可避免当仅对不进行蚀刻制作工艺的第二区上形成掩模层时，在第一区上的第一图案之间造成掩模层的材料残留而对于第一区上所进行的蚀刻制作工艺造成负面影响，故可达到改善生产良率的效果。
本发明的一实施例提供一种图案化结构的制作方法，包括下列步骤。首先，在一材料层上形成一图案转移层。一第一区以及一第二区定义于材料层上，且图案转移层形成于第一区与第二区之上。在图案转移层上形成多个第一图案，而第一图案形成于第一区与第二区之上。形成一掩模层，掩模层的一第一部分覆盖第一区之上的多个第一图案。形成一第一盖层，第一盖层覆盖位于第一区之上的掩模层的第一部分以及位于第二区之上的多个第一图案。移除覆盖掩模层的第一部分的第一盖层，用以暴露出位于第一区之上的掩模层的第一部分。移除掩模层的第一部分。在移除掩模层的第一部分之后，以位于第一区之上的多个第一图案为掩模对图案转移层进行一第一蚀刻制作工艺。
附图说明
图1至图11为本发明第一实施例的图案化结构的制作方法的示意图，其中
图2为对应图1状况的上视示意图；
图3为图1之后的状况示意图；
图4为对应图2状况的上视示意图；
图5为图3之后的状况示意图；
图6为图5之后的状况示意图；
图7为图6之后的状况示意图；
图8为图7之后的状况示意图；
图9为图8之后的状况示意图；
图10为图9之后的状况示意图；
图11为图10之后的状况示意图；
图12至图15为本发明第二实施例的图案化结构的制作方法的示意图，其中
图13为图12之后的状况示意图；
图14为图13之后的状况示意图；
图15为图14之后的状况示意图。
主要元件符号说明
10 基底
12 介电层
14 接触插塞
20 第二材料层
20P 第四图案
22 硬掩模层
24 第一材料层
24P 第三图案
24S 第二图案
26 第二图案转移层
28 第一图案转移层
28P 转移图案
30 间隙壁材料层
30S 第一图案
40 掩模层
40A 第一部分
40B 第二部分
50 第一盖层
60 第二盖层
91 第一蚀刻制作工艺
92 第二蚀刻制作工艺
93 回蚀刻制作工艺
D1 第一方向
D2 第二方向
D3 第三方向
R1 第一区
R2 第二区
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。例如，应该理解的是，蚀刻硅的方法通常包括在硅上面图案化一光致抗蚀剂层，然后从未被光致抗蚀剂层保护的区域去除硅。因此，在蚀刻过程完成后，被光致抗蚀剂层保护的区域的硅可留下。然而，在另一些实施例中，蚀刻也可以包括未使用光致抗蚀剂的方法，但在蚀刻过程完成后也可留下至少一部分的被蚀刻材料。
上面的说明可用来从区分“蚀刻”及“移除”。当“蚀刻”一材料，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1至图11。图1至图11所绘示为本发明第一实施例的图案化结构的制作方法的示意图。其中图1、图3以及图5至图11为剖视图，而图2与图4为上视图。图1可被视为沿图2中A-A’剖线所绘示的剖视图，图2绘示了对应图1状况的上视示意图，图3绘示了图1之后的状况示意图，图4绘示了对应图2状况的上视示意图，图5绘示了图3之后的状况示意图，图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，图8绘示了图7之后的状况示意图，图9绘示了图8之后的状况示意图，图10绘示了图9之后的状况示意图，而图11绘示了图10之后的状况示意图。本实施例的图案化结构的制作方法可包括下列步骤。
首先，如图1与图2所示，在一材料层(例如图1中所示的一第一材料层24)上形成一图案转移层(例如图1中所示的一第一图案转移层28)。第一材料层24上可定义有一第一区R1以及一第二区R2，且第一图案转移层28形成于第一区R1与第二区R2之上。在一些实施例中，第一区R1可被视为要对第一材料层24形成图案化效果的区域，而第二区R2可被视为不须对第一材料层24形成图案化效果的区域。然后，在第一图案转移层28上形成多个第一图案30S，而多个第一图案30S形成于第一区R1与第二区R2之上。在一些实施例中，各第一图案30S可为一条状图案沿一第一方向D1延伸，且各第一图案30S可彼此互相平行设置。多个第一图案30S中的一部分可位于第一区R1之上，而多个第一图案30S中的另一部分可位于第二区R2之上。在一些实施例中，第一图案30S可由一侧壁图案转移技术所形成，例如可于多个彼此互相平行且朝同一方向延伸的实体图案(未绘示)上共形地(conformally)形成一间隙壁材料层30，然后对间隙壁材料层30进行回蚀刻而形成多个间隙壁，接着再将上述的实体图案移除而形成多个第一图案30S，但并不以此为限。间隙壁材料层30以及第一图案30S可包括绝缘材料例如氧化物绝缘材料或其他适合的可共形地形成的绝缘材料或导电材料。
在一些实施例中，第一图案转移层28与第一材料层24之间可视需要形成其他的材料层，例如一第二图案转移层26可于第一材料层24的厚度方向(例如图1中所示的一第三方向D3上)设置于第一图案转移层28与第一材料层24之间，但并不以此为限。此外，在一些实施例中，第一材料层24可形成于一第二材料层20之上，而一硬掩模层22可于第三方向D3上设置于第一材料层24与第二材料层20之间。上述的第一图案30S、第一图案转移层28、第二图案转移层26、第一材料层24、硬掩模层22以及第二材料层20的材料组成可至少部分彼此不同，用以于后续的蚀刻制作工艺中提供所需的蚀刻选择比。举例来说，第一图案转移层28可为一氮氧化硅层，第二图案转移层26可为一有机介电层(organic dielectric layer，ODL)，第一材料层24可为另一氮氧化硅层，硬掩模层22可为一氮化硅层，而第二材料层20可为一导电层，但并不以此为限。上述的第一图案30S、第一图案转移层28、第二图案转移层26、第一材料层24、硬掩模层22以及第二材料层20也可视需要包括其他适合的介电材料或/及导电材料。此外，在一些实施例中，第一材料层24可为一已先经过图案化的材料层，例如第一材料层24可包括多个第二图案24S设置于硬掩模层22上，各第二图案24S可为一条状图案沿一第二方向D2延伸，且各第二图案24S可彼此互相平行设置。在一些实施例中，如图2所示，各第一图案30S可与各第二图案24S互相交错。也就是说，第一方向D1可不同于第二方向D2，且第一方向D1可视需要与第二方向D2正交或未正交。
然后，如图3与图4所示，形成一掩模层40。掩模层40的一第一部分40A覆盖第一区R1之上的多个第一图案30S。在一些实施例中，掩模层40可包括一图案化光致抗蚀剂层或其他适合的图案化材料层，而掩模层40可直接接触第一图案30S以及第一图案转移层28。此外，掩模层40的第一部分40A可完全覆盖第一区R1之上的第一图案30S，因此，掩模层40的第一部分40A的上表面可于第三方向D3上高于各第一图案30S的上表面。此外，在一些实施例中，掩模层40的一第二部分40B可形成于第二区R2之上的多个第一图案30S之间，且掩模层40的第二部分40B的上表面于第三方向D3上低于各第一图案30S的上表面以及掩模层40的第一部分40A的上表面。掩模层40的第二部分40B可被视为不欲形成的掩模层40的残留物。举例来说，当掩模层40为图案化光致抗蚀剂层时，掩模层40的第一部分40A可被视为一光致抗蚀剂材料经过曝光与显影制作工艺之后所预计于第一区R1上形成的掩模层，而掩模层40的第二部分40B可被视为光致抗蚀剂材料经过曝光与显影制作工艺之后于第二区R2上未被移除干净的光致抗蚀剂残余物。在一些实施例中，由于上述的光致抗蚀剂材料可直接形成于第一图案30S以及第一图案转移层28上，故在移除第二区R2上的光致抗蚀剂材料时容易受到第一图案30S影响而产生光致抗蚀剂残余物，特别是当第一图案30S的临界尺寸(critical dimension，CD)过小而导致光致抗蚀剂材料的曝光与显影制作工艺的制作工艺宽裕度(process window)较小时容易发生此现象，因为较无法通过过度曝光(overexposure)或/及过度显影(over develop)的方式来避免光致抗蚀剂残余物的产生。
然后，如图5所示，形成一第一盖层50。第一盖层50覆盖位于第一区R1之上的掩模层40的第一部分40A以及位于第二区R2之上的多个第一图案30S。在一些实施例中，第一盖层50可全面性地形成于第一区R1与第二区R2之上，且第一盖层50可覆盖第二区R2之上的第一图案转移层28、第一图案30S以及掩模层40的第二部分40B。第一盖层50的材料可与第一图案30S相似，由此可于后续制作工艺中通过相同的蚀刻方式一并移除第一盖层50与第一图案30S，但并不以此为限。在一些实施例中，也可视需要使用不同的材料来分别形成第一盖层50与第一图案30S。
接着，如图5至图6所示，移除覆盖掩模层40的第一部分40A的第一盖层50，用以暴露出位于第一区R1之上的掩模层40的第一部分40A。然后，如图6至图7所示，移除掩模层40的第一部分40A，并于移除掩模层40的第一部分40A之后，以位于第一区R1之上的多个第一图案30S为掩模对第一图案转移层28进行一第一蚀刻制作工艺91。值得说明的是，在一些实施例中，在移除掩模层40的第一部分40A时，第二区R2之上的第一图案转移层28可被第一盖层50以及第二区R2之上的多个第一图案30S覆盖，而位于第一图案30S之间的掩模层40的第二部分40B可被第一盖层50覆盖。因此，在进行第一蚀刻制作工艺91时，第二区R2之上的第一图案转移层28可被第一图案30S、第一盖层50以及掩模层40的第二部分40B覆盖而不会被第一蚀刻制作工艺91蚀刻。
如图7至图8所示，第一区R1之上的第一图案转移层28可被第一蚀刻制作工艺91图案化而成为多个转移图案28P，而转移图案28P的形状可与第一区R1之上的第一图案30S的形状大体上相同。换句话说，第一蚀刻制作工艺91可用以将第一图案30S转移至第一图案转移层28中。此外，在一些实施例中，在第一蚀刻制作工艺91之后，第二区R2之上的第一图案转移层28可仍被第一盖层50、掩模层40的第二部分40B以及第二区R2之上的多个第一图案30S覆盖，但并不以此为限。
然后，如图8至图9所示，可将第一图案30S以及第一盖层50全面移除，并于第一图案30S以及第一盖层50被移除之后，以转移图案28P以及第二区R2之上的第一图案转移层28为掩模对第一材料层24进行一第二蚀刻制作工艺92。换句话说，如图7至图9所示，于第一蚀刻制作工艺91之后以及第二蚀刻制作工艺92之前，可移除第一图案30S以及第一盖层50。在一些实施例中，由于掩模层40的材料不同于第一图案30S以及第一盖层50，故于第一图案30S以及第一盖层50被移除之后仍可能有部分的掩模层40残留在第二区R2之上的第一图案转移层28上，但此残留并不会影响第二蚀刻制作工艺92的效果。
之后，如图9至图10所示，第一区R1之上的第一材料层24可被第二蚀刻制作工艺92图案化而成为多个第三图案24P。在一些实施例中，第三图案24P可对应上述图2中于第一区R1上的第一图案30S与第二图案24S于第三方向D3上互相重叠的区域，故第三图案24P可呈现块状分布，但并不以此为限。此外，在一些实施例中，第二蚀刻制作工艺92可包括多个蚀刻步骤，分别对第二图案转移层26以及第一材料层24进行蚀刻，而当以被蚀刻后的第二图案转移层26为掩模对第一材料层24进行蚀刻时，转移图案28P与第一图案转移层28可被一并移除，特别是当第一图案转移层28的材料组成与第一材料层24的材料组成相似时，但并不以此为限。在一些实施例中，在第二蚀刻制作工艺92之后，可将第二图案转移层26移除，而第一图案转移层28与转移图案28P也可视需要于第二蚀刻制作工艺92之后再移除。如图5至图10所示，上述的移除掩模层40的第一部分40A上的第一盖层50的步骤、移除掩模层40的第一部分40A的步骤、第一蚀刻制作工艺91、移除第一盖层50与第一图案30S的步骤以及第二蚀刻制作工艺92可分别为干式蚀刻步骤且较佳可于同一个蚀刻设备或/及蚀刻腔室内连续进行，由此降低外界环境的影响，但并不以此为限。
如图10至图11所示，在一些实施例中，第三图案24P可为本发明的制作方法所形成的目标图案化结构。在一些实施例中，可利用第三图案24P为掩模对其下方的第二材料层20进行图案化而使得第一区R1的第二材料层20被图案化而成为多个第四图案20P。举例来说，可先利用一蚀刻制作工艺将第三图案24P转移至硬掩模层22中，然后再以被蚀刻后的硬掩模层22为蚀刻掩模对第二材料层20进行图案化，但并不以此为限。此外，在一些实施例中，第二材料层20可设置于一基底10上，而基底10与第二材料层20之间可设置有介电层12以及多个接触插塞14，且经由上述制作方法所形成的各第四图案20P可分别对应不同的接触插塞14。举例来说，当本发明的制作方法应用于形成半导体记忆装置例如一动态随机处理存储器(dynamic random access memory，DRAM)装置时，基底10可包括一个半导体基底且其中可形成有多个晶体管结构(未绘示)以及字符线等布线，而基底10上的介电层12中可形成有多个位线结构(未绘示)与接触插塞14。因此，对应各接触插塞14的第四图案20P可为存储节点接触垫(signal node contact pad)，而上述的第一区R1与第二区R2可分别为一存储单元(memory cell)区与一周边区，但并不以此为限。
如图1至图8所示，本实施例的制作方法可被视为对第一图案30S与第二图案24S进行的修整(trimming)制作工艺，而由于掩模层40的主要部分(也就是第一部分40A)覆盖要进行图案化制作工艺的第一区R1而非覆盖不需进行图案化制作工艺的第二区R2，故可避免光致抗蚀剂残余物(例如掩模层40的第二部分40B)对蚀刻制作工艺的影响。此外，通过第一盖层50覆盖掩模层40(包括其第一部分40A与第二部分40B)以及第二区R2之上的第一图案30S，可避免当形成掩模层40的制作工艺发生变异时(例如使第一部分40A延伸至部分的第二区R2之上)对于图案化效果的影响，故也可提升掩模层40的制作工艺宽裕度(processwindow)。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图12至图15。图12至图15所绘示为本发明第二实施例的图案化结构的制作方法的示意图，其中图13绘示了图12之后的状况示意图，图14绘示了图13之后的状况示意图，而图15绘示了图14之后的状况示意图。如图12至图14所示，本实施例的制作方法可还包括于移除覆盖掩模层40的第一部分40A的第一盖层50之前，在第一盖层50上形成一第二盖层60，且第二盖层60形成于第一区R1与第二区R2之上。此外，在移除覆盖掩模层40的第一部分40A的第一盖层50之前，可移除第一区R1之上的第二盖层60，用以暴露出第一区R1之上的第一盖层50(例如图13所示的状况)。换句话说，本实施例的制作方法可先将于第一区R1之上覆盖第一盖层50的第二盖层60移除，然后再将覆盖掩模层40的第一部分40A的第一盖层50移除。
在一些实施例中，第一区R1之上的第一盖层50可高于第二区R2之上的第一盖层50，而第二区R2之上的第二盖层60可比第一区R1之上的第二盖层60厚，故可对第一区R1与第二区R2之上的第二盖层60进行一回蚀刻制作工艺93来移除第一区R1之上的第二盖层60并保留第二区R2之上的第二盖层60，但并不以此为限。因此，在移除第一区R1之上的第二盖层60之后，第二盖层60仍可覆盖第二区R2之上的第一盖层50的至少一部分。为了达到上述的制作工艺效果，第二盖层60的材料组成较佳可不同于第一盖层50的材料组成，由此提升于回蚀刻制作工艺93时的蚀刻选择比。举例来说，第一盖层50可为氧化硅层，而第二盖层60可为有机介电层，但并不以此为限。
如图13至图15所示，在移除覆盖掩模层40的第一部分40A的第一盖层50之后，可将掩模层40的第一部分40A移除并进行第一蚀刻制作工艺91。在一些实施例中，可于第一蚀刻制作工艺91之前，移除第二区R2之上的第二盖层60。在一些实施例中，第二区R2之上的第二盖层60以及掩模层40的第一部分40A可一并被移除，特别是当第二盖层60的材料组成与掩模层40的材料组成相似时，但并不以此为限。此外，值得说明的是，在一些实施例中，由于第一图案30S或/及掩模层40的第二部分40B未完全覆盖第二区R2之上的第一图案转移层28，故第一盖层50可直接接触第二区R2之上的第一图案转移层28的一部分。因此，通过第二盖层60覆盖第二区R2之上的第一盖层50，可避免在移除第一区R1之上的第一盖层50时将第二区R2之上的第一图案转移层28暴露出来而于后续的制作工艺中产生缺陷。此外，如图12至图15所示，在一些实施例中，上述的回蚀刻制作工艺93、移除掩模层40的第一部分40A上的第一盖层50的步骤、移除掩模层40的第一部分40A的步骤以及第一蚀刻制作工艺91可分别为干式蚀刻步骤且较佳可于同一个蚀刻设备或/及蚀刻腔室内连续进行，由此降低外界环境的影响，但并不以此为限。
综上所述，在本发明的图案化结构的制作方法中，由于掩模层的主要部分是覆盖要进行图案化制作工艺的第一区而非覆盖不需进行图案化制作工艺的第二区，使得掩模层的残余物位于第二区且被第一盖层覆盖，故可避免掩模层的残余物对于第一区进行的蚀刻制作工艺产生影响。此外，通过第一盖层覆盖掩模层以及第二区之上的第一图案，也可避免当形成掩模层的第一部分因制作工艺变异而导致位置偏移时对于图案化效果的影响，故也可达到提升掩模层的制作工艺宽裕度的效果，对于整体的制作工艺良率有正面的帮助。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (19)

1.一种图案化结构的制作方法，包括：
在材料层上形成图案转移层，其中在该材料层上定义第一区以及第二区，且该图案转移层形成于该第一区与该第二区之上；
在该图案转移层上形成多个第一图案，其中该多个第一图案形成于该第一区与该第二区之上；
形成掩模层，其中该掩模层的第一部分覆盖该第一区之上的该多个第一图案；
形成第一盖层，该第一盖层覆盖位于该第一区之上的该掩模层的该第一部分以及位于该第二区之上的该多个第一图案；
移除覆盖该掩模层的该第一部分的该第一盖层，用以暴露出位于该第一区之上的该掩模层的该第一部分；
移除该掩模层的该第一部分；以及
在移除该掩模层的该第一部分之后，以位于该第一区之上的该多个第一图案为掩模对该图案转移层进行第一蚀刻制作工艺，
其中在移除该掩模层的该第一部分时，该第二区之上的该图案转移层被该第一盖层以及该第二区之上的该多个第一图案覆盖。
2.如权利要求1所述的图案化结构的制作方法，其中于该第一蚀刻制作工艺之后，该第二区之上的该图案转移层被该第一盖层以及该第二区之上的该多个第一图案覆盖。
3.如权利要求1所述的图案化结构的制作方法，其中该掩模层的第二部分形成于该第二区之上的该多个第一图案之间，且在移除该掩模层的该第一部分时，该掩模层的该第二部分被该第一盖层覆盖。
4.如权利要求3所述的图案化结构的制作方法，其中在该第一蚀刻制作工艺之后，该第二区之上的该图案转移层被该掩模层的该第二部分以及该第二区之上的该多个第一图案覆盖。
5.如权利要求3所述的图案化结构的制作方法，其中该掩模层包括图案化光致抗蚀剂层，且该掩模层的该第二部分包括光致抗蚀剂残余物。
6.如权利要求3所述的图案化结构的制作方法，其中该掩模层的该第二部分的上表面于该材料层的一厚度方向上低于该掩模层的该第一部分的上表面。
7.如权利要求6所述的图案化结构的制作方法，其中该掩模层的该第二部分的该上表面于该材料层的该厚度方向上低于各该第一图案的一上表面。
8.如权利要求1所述的图案化结构的制作方法，其中该第一区之上的该图案转移层被该第一蚀刻制作工艺图案化而成为多个转移图案，且该图案化结构的该制作方法还包括：
以该转移图案以及该第二区之上的该图案转移层为掩模对该材料层进行第二蚀刻制作工艺。
9.如权利要求8所述的图案化结构的制作方法，还包括：
在该第一蚀刻制作工艺之后以及该第二蚀刻制作工艺之前，移除该多个第一图案以及该第一盖层。
10.如权利要求1所述的图案化结构的制作方法，还包括：
在移除覆盖该掩模层的该第一部分的该第一盖层之前，在该第一盖层上形成第二盖层，其中该第二盖层形成于该第一区与该第二区之上。
11.如权利要求10所述的图案化结构的制作方法，还包括：
在移除覆盖该掩模层的该第一部分的该第一盖层之前，移除该第一区之上的该第二盖层，用以暴露出该第一区之上的该第一盖层。
12.如权利要求11所述的图案化结构的制作方法，其中该第一区之上的该第二盖层被一对该第一区与该第二区之上的该第二盖层进行的一回蚀刻制作工艺移除。
13.如权利要求11所述的图案化结构的制作方法，其中在移除该第一区之上的该第二盖层之后，该第二盖层覆盖该第二区之上的该第一盖层的至少一部分。
14.如权利要求13所述的图案化结构的制作方法，还包括：
在该第一蚀刻制作工艺之前，移除该第二区之上的该第二盖层。
15.如权利要求14所述的图案化结构的制作方法，其中该第二区之上的该第二盖层以及该掩模层的该第一部分一并被移除。
16.如权利要求11所述的图案化结构的制作方法，其中该第二盖层的材料组成不同于该第一盖层的材料组成。
17.如权利要求11所述的图案化结构的制作方法，其中该第一盖层直接接触该第二区之上的该图案转移层的一部分。
18.如权利要求1所述的图案化结构的制作方法，其中该多个第一图案彼此互相平行。
19.如权利要求18所述的图案化结构的制作方法，其中该材料层包括多个第二图案彼此互相平行，且该多个第一图案与该多个第二图案互相交错。
CN201910001194.XA 2019-01-02 2019-01-02 图案化结构的制作方法 Active CN111403269B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910001194.XA CN111403269B (zh) 2019-01-02 2019-01-02 图案化结构的制作方法
US16/262,913 US10529571B1 (en) 2019-01-02 2019-01-31 Method of fabricating patterned structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910001194.XA CN111403269B (zh) 2019-01-02 2019-01-02 图案化结构的制作方法

Publications (2)

Publication Number Publication Date
CN111403269A CN111403269A (zh) 2020-07-10
CN111403269B true CN111403269B (zh) 2023-03-24

Family

ID=69058672

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910001194.XA Active CN111403269B (zh) 2019-01-02 2019-01-02 图案化结构的制作方法

Country Status (2)

Country Link
US (1) US10529571B1 (zh)
CN (1) CN111403269B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110109751A (ko) * 2010-03-31 2011-10-06 주식회사 하이닉스반도체 반도체 장치 제조 방법
CN103390551A (zh) * 2012-05-10 2013-11-13 联华电子股份有限公司 半导体装置图案化结构的制作方法
CN107919279A (zh) * 2016-10-11 2018-04-17 联华电子股份有限公司 形成图案化结构的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8530147B2 (en) * 2007-11-21 2013-09-10 Macronix International Co., Ltd. Patterning process
US9006107B2 (en) * 2012-03-11 2015-04-14 United Microelectronics Corp. Patterned structure of semiconductor device and fabricating method thereof
TWI653687B (zh) * 2015-07-01 2019-03-11 聯華電子股份有限公司 半導體元件及其製作方法
KR20180052171A (ko) * 2016-11-09 2018-05-18 삼성전자주식회사 반도체 집적회로 레이아웃의 설계 방법 및 이를 이용한 반도체 소자의 제조방법
CN109148269B (zh) * 2017-06-27 2021-05-04 联华电子股份有限公司 半导体装置的形成方法
US10037915B1 (en) * 2017-09-10 2018-07-31 United Microelectronics Corp. Fabricating method of a semiconductor structure with an epitaxial layer
CN109920730B (zh) * 2017-12-13 2021-04-20 联华电子股份有限公司 一种图案化方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110109751A (ko) * 2010-03-31 2011-10-06 주식회사 하이닉스반도체 반도체 장치 제조 방법
CN103390551A (zh) * 2012-05-10 2013-11-13 联华电子股份有限公司 半导体装置图案化结构的制作方法
CN107919279A (zh) * 2016-10-11 2018-04-17 联华电子股份有限公司 形成图案化结构的方法

Also Published As

Publication number Publication date
CN111403269A (zh) 2020-07-10
US10529571B1 (en) 2020-01-07

Similar Documents

Publication Publication Date Title
US8465908B2 (en) Method for forming fine patterns of semiconductor device
CN109216168B (zh) 图案化方法
JP4536314B2 (ja) 半導体記憶装置及び半導体記憶装置の製造方法
CN101154031B (zh) 形成半导体器件的硬掩模图案的方法
US11676815B2 (en) Patterned structure
US10153165B1 (en) Patterning method
US7615490B2 (en) Method for fabricating landing plug of semiconductor device
US8574820B2 (en) Method for fabricating semiconductor device
US11081353B2 (en) Semiconductor device and manufacturing method thereof
CN111403269B (zh) 图案化结构的制作方法
CN110690194B (zh) 对准标记结构的制作方法
JP3172998B2 (ja) 半導体装置及びその製造方法
US7615493B2 (en) Method for forming alignment mark
US6818524B1 (en) Method of improving alignment for semiconductor fabrication
TWI798920B (zh) 接墊的製造方法
CN111341725A (zh) 半导体图案的制作方法
TWI833601B (zh) 基底的處理方法
CN110707003B (zh) 图案化结构的制作方法
TW201322369A (zh) 接觸窗開口的形成方法
TWI727049B (zh) 半導體裝置的形成方法
KR20100005602A (ko) 반도체 소자의 게이트 패턴 형성방법
CN116171041A (zh) 半导体结构的制造方法
TWI552313B (zh) 同時製作晶胞區與周邊區之半導體元件的方法
CN117334561A (zh) 基底的处理方法
KR100506939B1 (ko) 유기막을 이용한 반도체 장치의 제조방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant