KR20120122714A - 반도체 장치의 홀 패턴 제조 방법 - Google Patents

반도체 장치의 홀 패턴 제조 방법 Download PDF

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Abstract

본 발명은 감광막패턴의 한계를 극복하고, 패터닝을 단순화하여 공정마진을 확보할 수 있는 반도체 장치의 홀 패턴 제조 방법을 제공하기 위한 것으로, 피식각층 상에 제1유기막을 형성하는 단계; 상기 제1유기막 상에 제1방향으로 연장된 라인타입의 제1무기막패턴을 형성하는 단계; 상기 제1무기막패턴을 식각장벽으로 상기 제1유기막을 일정두께 식각하는 단계; 상기 제1무기막패턴을 포함하는 제1유기막 상에 제2유기막을 형성하는 단계; 상기 제2유기막 상에 제2방향으로 연장된 라인타입의 제2무기막패턴을 형성하는 단계; 상기 제2무기막패턴을 식각장벽으로 상기 제2유기막을 식각함과 동시에 노출되는 상기 제1유기막을 식각하는 단계; 및 식각된 상기 제1 및 제2유기막을 식각장벽으로 상기 피식각층을 식각하여 홀 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 장치의 홀 패턴 제조 방법{METHOD FOR MANUFACTURING HOLE PATTERN IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 홀 패턴 제조 방법에 관한 것이다.
소자의 고집적화에 따라 패턴의 선폭이 좁아지고 있으며, 특히 30nm이하에서는 노광장비의 해상도(Resolution)의 한계로 감광막만으로는 패터닝하기 어려운 문제점이 있다.
이에 따라, 감광막의 리플로우(Reflow) 또는 릴락스(RELACS) 공정을 통해 콘택 홀(Contact Hole)의 직경을 줄이는 방법이 제안되었다.
감광막의 리플로우 공정은 감광막을 통해 콘택홀 패턴을 형성한 후, 유리전이온도(Glass Transition Temperature) 이상으로 베이크(Bake)를 진행하여 감광막이 부풀어오르는 성질을 통해 콘택 홀의 직경을 감소시키는 방법이다. 감광막의 릴락스 공정은 감광막을 통해 콘택홀 패턴을 형성한 후, 릴락스 물질을 감광막패턴의 상부에 코팅하고, 베이크 공정을 통해 감광막과 릴락스물질을 반응시켜 새로운 막을 형성함으로써 콘택홀의 직경을 감소시키는 방법이다.
그러나, 리플로우 또는 릴락스 공정의 경우 홀 패턴의 직경을 줄이는 효과만 있을 뿐, 패턴의 피치(Pitch)를 줄이지 못하기 때문에 반도체 칩 크기 자체를 줄이는 효과를 얻을 수 없다. 또한, EUV 노광 기술의 경우 고가의 설비가 요구되고, 연구 초기 단계이므로 상용화가 어려운 문제점이 있다.
따라서, 감광막 패턴의 한계를 극복하고, 소자의 집적화 및 미세 홀 패턴 형성을 동시에 가능케 하는 반도체 장치의 홀 패턴 제조 방법이 필요시 되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 감광막패턴의 한계를 극복하여 미세한 홀 패턴의 형성을 가능케 하는 반도체 장치의 홀 패턴 제조 방법을 제공하는데 그 목적이 있다.
또한, 패터닝을 단순화하여 공정마진을 확보할 수 있는 반도체 장치의 홀 패턴 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 홀 패턴 제조 방법은 피식각층 상에 제1유기막을 형성하는 단계; 상기 제1유기막 상에 제1방향으로 연장된 라인타입의 제1무기막패턴을 형성하는 단계; 상기 제1무기막패턴을 식각장벽으로 상기 제1유기막을 일정두께 식각하는 단계; 상기 제1무기막패턴을 포함하는 제1유기막 상에 제2유기막을 형성하는 단계; 상기 제2유기막 상에 제2방향으로 연장된 라인타입의 제2무기막패턴을 형성하는 단계; 상기 제2무기막패턴을 식각장벽으로 상기 제2유기막을 식각함과 동시에 노출되는 상기 제1유기막을 식각하는 단계; 및 식각된 상기 제1 및 제2유기막을 식각장벽으로 상기 피식각층을 식각하여 홀 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제1 및 제2유기막은 카본막을 포함하고, 상기 제1유기막은 비정질카본막을 포함하고, 상기 제2유기막은 SOC(Spin On Carbon)막을 포함하며, 상기 제1 및 제2무기막은 실리콘산화질화막을 포함한다.
또한, 상기 피식각층은 산화막을 포함하고, 상기 하드마스크층은 폴리실리콘막을 포함하거나, 상기 피식각층은 폴리실리콘막을 포함하고, 상기 하드마스크층은 산화막을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 홀 패턴 제조 방법은 피식각층 상에 제1방향으로 연장된 라인타입으로 일정두께 식각된 제1유기막을 형성하는 단계; 상기 제1유기막의 식각된 측벽에 제1스페이서패턴을 형성하는 단계; 상기 제1스페이서패턴을 포함하는 제1유기막 상에 제2유기막을 형성하는 단계; 상기 제2유기막을 제2방향으로 연장된 라인타입으로 패터닝하는 단계; 패터닝된 제2유기막의 측벽에 제2스페이서패턴을 형성하는 단계; 상기 제1 및 제2스페이서패턴을 식각장벽으로 상기 제2 및 제1유기막을 식각하는 단계; 및 식각된 제1유기막을 식각장벽으로 상기 피식각층을 식각하여 홀 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 제1방향으로 연장된 라인타입으로 일정두께 식각된 제1유기막을 형성하는 단계는, 상기 피식각층 상에 제1유기막을 형성하는 단계; 상기 제1유기막 상에 제1무기막을 형성하는 단계; 상기 제1무기막 상에 제1방향으로 연장된 라인타입의 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 상기 제1무기막을 식각하는 단계; 및 상기 제1무기막을 식각장벽으로 제1유기막을 일정두께 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제1스페이서패턴을 형성하는 단계는, 일정두께 식각된 제1유기막을 포함하는 전체구조의 단차를 따라 제1스페이서막을 형성하는 단계; 및 상기 제1스페이서막을 식각하여 상기 제1유기막의 식각된 측벽에 잔류하는 제1스페이서패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제2유기막을 제2방향으로 연장된 라인타입으로 패터닝하는 단계는, 상기 제2유기막 상에 제2무기막을 형성하는 단계; 상기 제2무기막 상에 상기 제1방향에 수직하는 제2방향으로 연장된 라인타입의 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각장벽으로 상기 제2무기막을 식각하는 단계; 및 상기 제2무기막을 식각장벽으로 상기 제2유기막을 상기 제1스페이서패턴이 노출되는 타겟으로 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 제1 및 제2스페이서패턴은 산화막 또는 질화막을 포함하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치의 홀 패턴 제조 방법은 서로 수직하는 라인타입의 마스크패턴을 이용하여 메쉬타입의 홀 패턴을 형성함으로써 감광막패턴의 해상도 한계를 극복할 수 있는 효과가 있다.
또한, 홀 패턴을 형성하기 위한 하드마스크패턴으로 유기막을 적용하고, 2층의 유기막을 동시에 식각함에 따라 적층되는 막을 최소화할 수 있으며, 공정스텝수를 감소시여 공정마진을 확보하는 효과가 있다.
또한, 적층되는 막이 최소화됨에 따라 여러번의 증착 및 식각공정에 따른 결점의 발생 역시 방지할 수 있으므로 안정적인 홀 패턴의 형성을 가능케하는 효과가 있다.
또한, 유기막을 일부식각한 후, 측벽에 스페이서패턴을 형성하여 식각장벽으로 사용함에 따라 보다 미세한 홀 패턴의 형성을 가능케하는 효과가 있다.
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체 장치의 홀 패턴 제조 방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2k는 본 발명의 제2실시예에 따른 반도체 장치의 홀 패턴 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
((제1실시예))
도 1a 내지 도 1f는 본 발명의 제1실시예에 따른 반도체 장치의 홀 패턴 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 피식각층(11) 상에 하드마스크층(12), 제1유기막(13) 및 제1무기막(14)을 적층한다. 피식각층(11)은 스토리지 노드를 형성하기 위한 몰드층(Mold Layer)일 수 있으며, 산화막 또는 폴리실리콘막일 수 있다.
하드마스크층(12)은 피식각층(11)을 식각하기 위한 식각장벽 역할을 한다. 피식각층(11)이 산화막인 경우 하드마스크층(12)은 폴리실리콘막일 수 있고, 피식각층(11)이 폴리실리콘막인 경우 하드마스크층(12)은 산화막일 수 있다.
제1유기막(13)은 카본막으로 형성하며, 비정질카본막을 포함한다. 제1무기막(14)은 제1유기막(13)의 식각장벽 역할 및 감광막패턴 형성시 반사방지 역할을 한다. 제1무기막(14)은 실리콘산화질화막을 포함한다.
이어서, 제1무기막(14) 상에 제1감광막패턴(15)을 형성한다. 제1감광막패턴(15)을 형성하기 전에 제1무기막(14) 상에 반사방지막을 추가로 형성할 수 있다. 제1감광막패턴(15)은 제1방향으로 연장된 라인타입으로 형성한다.
도 1b에 도시된 바와 같이, 제1감광막패턴(15, 도 1a 참조)을 식각장벽으로 제1무기막(14)을 식각한다.
이어서, 제1유기막(13)을 일정두께만큼 부분 식각한다. 본 실시예에서는 일정두께만큼 부분 식각을 진행하고 있으나, 하드마스크층(12)이 노출될때까지 모두 식각하는 공정 역시 가능하다. 제1유기막(13)의 식각을 정지하는 시점에서 제1감광막패턴(15)은 모두 제거된다. 제1유기막(13)은 건식식각으로 식각하며, 산소를 포함하는 가스로 플라즈마 식각을 진행할 수 있다.
도 1c에 도시된 바와 같이, 제1무기막 및 제1유기막(13) 상에 제2유기막(16)을 형성한다. 제2유기막(16)은 카본막으로 형성하며, SOC(Spin On Carbon)막을 포함한다.
이어서, 제2유기막(16) 상에 제2무기막(17)을 형성한다. 제2무기막(17)은 제2유기막(16)의 식각장벽 역할 및 감광막패턴 형성시 반사방지 역할을 한다. 제2무기막(17)은 실리콘산화질화막을 포함한다.
이어서, 제2무기막(17) 상에 제2감광막패턴(18)을 형성한다. 제2감광막패턴(18)을 형성하기 전에 제2무기막(17) 상에 반사방지막을 추가로 형성할 수 있다. 제2감광막패턴(18)은 제1방향에 수직하는 제2방향으로 연장된 라인타입으로 형성한다.
도 1d에 도시된 바와 같이, 제2감광막패턴(18, 도 1c 참조)을 식각장벽으로 제2무기막(17)을 식각한다.
이어서, 제2무기막(17)을 식각장벽으로 제2유기막(16)을 식각한다. 제2유기막(16)은 제2무기막(17)에 의해 제2방향으로 연장된 라인타입으로 식각된다. 제2유기막(16)의 식각이 완료되는 시점에서 하부의 제1유기막(13)이 노출되며, 식각을 계속 진행함에 따라 노출된 제1유기막(13)이 식각된다.
즉, 제2유기막(16)의 식각이 완료되는 시점에서 제1방향으로 연장된 라인타입의 제1무기막(14) 역시 드러나며, 제1무기막(14) 하부의 제1유기막(13)은 식각되지 않기 때문에 결과적으로 제1유기막은 제1방향으로 연장된 제1무기막(14)과 제1방향에 수직하는 제2방향으로 연장된 제2무기막(17)에 의해 메쉬타입(Mesh Type)의 홀 패턴이 오픈되도록 식각된다.
제2유기막(16) 및 제1유기막(13)은 건식식각으로 식각하며, 산소를 포함하는 가스로 플라즈마 식각을 진행할 수 있다.
제2유기막(16)과 제1유기막(13)의 식각시 제2감광막패턴(18)은 모두 제거된다.
도 1e에 도시된 바와 같이, 제2유기막(16, 도 1d 참조) 및 제1유기막(13)을 식각장벽으로 하드마스크층(12)을 식각하여 메쉬타입의 하드마스크패턴(12)을 형성한다.
도 1f에 도시된 바와 같이, 하드마스크패턴(12)을 식각장벽으로 피식각층(11)을 식각하여 홀 패턴을 형성한다. 하드마스크패턴(12)은 메쉬타입의 사각형으로 형성되나, 하부층 식각시 모서리 부분이 식각특성상 둥글게 마무리 되어 원형의 홀 패턴이 형성된다.
피식각층(11)을 식각하기 전에, 하드마스크패턴(12) 상부의 유기막은 산소스트립 공정을 통해 미리 제거한다.
위와 같이, 제1유기막 및 제2유기막(13, 16)을 동시에 식각하여 메쉬타입의 홀 패턴을 형성하고, 적층되는 막을 최소화함에 따라 공정스텝수를 감소하여 공정마진을 확보할 수 있다. 또한, 적층되는 막이 최소화됨에 따라 여러번의 증착 및 식각공정에 따른 결점의 발생 역시 방지할 수 있으므로 안정적인 홀 패턴의 형성이 가능하다.
((제2실시예))
도 2a 내지 도 2k는 본 발명의 제2실시예에 따른 반도체 장치의 홀 패턴 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 피식각층(21) 상에 하드마스크층(22), 제1유기막(13) 및 제1무기막(24)을 적층한다. 피식각층(21)은 스토리지 노드를 형성하기 위한 몰드층(Mold Layer)일 수 있으며, 산화막 또는 폴리실리콘막일 수 있다.
하드마스크층(22)은 피식각층(21)을 식각하기 위한 식각장벽 역할을 한다. 피식각층(21)이 산화막인 경우 하드마스크층(22)은 폴리실리콘막일 수 있고, 피식각층(21)이 폴리실리콘막인 경우 하드마스크층(22)은 산화막일 수 있다.
제1유기막(23)은 카본막으로 형성하며, 비정질카본막을 포함한다. 제1무기막(24)은 제1유기막(23)의 식각장벽 역할 및 감광막패턴 형성시 반사방지 역할을 한다. 제1무기막(24)은 실리콘산화질화막을 포함한다.
이어서, 제1무기막(24) 상에 제1감광막패턴(25)을 형성한다. 제1감광막패턴(25)을 형성하기 전에 제1무기막(24) 상에 반사방지막을 추가로 형성할 수 있다. 제1감광막패턴(25)은 제1방향으로 연장된 라인타입으로 형성한다. 제1감광막패턴(25)은 후속 스페이서 패턴의 형성을 고려하여 패턴 사이의 간격을 조절하는 것이 바람직하다.
도 2b에 도시된 바와 같이, 제1감광막패턴(25, 도 2a 참조)을 식각장벽으로 제1무기막(24)을 식각한다.
이어서, 제1유기막(23)을 일정두께만큼 부분 식각한다. 제1유기막(23)의 식각을 정지하는 시점에서 제1감광막패턴(25)은 모두 제거된다. 제1유기막(23)은 건식식각으로 식각하며, 산소를 포함하는 가스로 플라즈마 식각을 진행할 수 있다. 이때, 제1유기막(23)의 식각두께는 후속 스페이서패턴을 형성하기 위한 희생패턴 역할을 할 수 있을 만큼의 두께로 조절하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 제1유기막(23)을 포함하는 전체구조의 단차를 따라 제1스페이서막(26)을 형성한다.
제1스페이서막(26)은 유기막에 대해 식각선택비를 갖는 물질로 형성하며, 절연막으로 형성하고, 예컨대 절연막은 질화막과 산화막을 포함한다. 또한, 제1스페이서막(26)은 제1유기막(23)의 패턴이 왜곡되지 않는 온도로 형성하는 것이 바람직하다. 예컨대, 제1스페이서막(26)은 적어도 600℃이하의 온도에서 형성한다.
도 2d에 도시된 바와 같이, 제1스페이서막(26)을 식각하여 부분식각된 제1유기막(23)의 측벽에 잔류하는 제1스페이서패턴(26)을 형성한다. 제1스페이서패턴(26)의 형성이 완료되는 시점에서 제1유기막(23) 상부의 제1무기막(24, 도 2c 참조)이 모두 제거되어 제1스페이서패턴(26) 사이로 제1유기막(23)이 노출되도록 식각을 조절한다.
따라서, 제1방향으로 연장된 라인타입으로 부분식각된 제1유기막(23)의 측벽에 제1스페이서패턴(26)이 형성되며, 제1스페이서패턴(26) 외의 지역은 제1유기막(23)이 모두 노출된다.
도 2e에 도시된 바와 같이, 제1스페이서패턴(26)을 포함하는 제1유기막(23) 상에 제2유기막(27)을 형성한다. 제2유기막(27)은 카본막으로 형성하며, SOC(Spin On Carbon)막을 포함한다. 제2유기막(27)을 SOC막으로 형성함에 따라 제1스페이서패턴(26) 사이의 공간이 모두 매립되어 평탄화된다.
이어서, 제2유기막(27) 상에 제2무기막(28)을 형성한다. 제2무기막(28)은 제2유기막(27)의 식각장벽 역할 및 감광막패턴 형성시 반사방지 역할을 한다. 제2무기막은 실리콘산화질화막을 포함한다.
이어서, 제2무기막(28) 상에 제2감광막패턴(29)을 형성한다. 제2감광막패턴(29)을 형성하기 전에 제2무기막(28) 상에 반사방지막을 추가로 형성할 수 있다. 제2감광막패턴(29)은 제1방향에 수직하는 제2방향으로 연장된 라인타입으로 형성한다. 제2감광막패턴(29)은 후속 스페이서 패턴의 형성을 고려하여 패턴 사이의 간격을 조절하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 제2감광막패턴(29, 도 2e 참조)을 식각장벽으로 제2무기막(28)을 식각한다.
이어서, 제2무기막(28)을 식각장벽으로 제2유기막(27)을 부분식각한다. 이때, 제2유기막(27)은 제1스페이서패턴(26)이 노출되는 두께를 타겟으로 식각을 진행한다.
제2유기막(27)의 식각이 완료되는 시점에서 제2감광막패턴(29)은 모두 제거된다.
도 2g에 도시된 바와 같이, 제2무기막(28)을 포함하는 전체구조의 단차를 따라 제2스페이서막(30)을 형성한다. 제2스페이서막(30)은 제1유기막(23) 및 제2유기막(27)에 대해 식각선택비를 갖는 물질로 형성하며, 절연막으로 형성하고, 예컨대 절연막은 질화막과 산화막을 포함한다. 또한, 제2스페이서막(30)은 제2유기막(27)의 패턴이 왜곡되지 않는 온도로 형성하는 것이 바람직하다. 예컨대, 제2스페이서막(30)은 적어도 600℃이하의 온도에서 형성한다.
도 2h에 도시된 바와 같이, 제2스페이서막(30)을 식각하여 부분식각된 제2유기막(27)의 측벽에 잔류하는 제2스페이서패턴(30)을 형성한다. 제2스페이서패턴(30)의 형성이 완료되는 시점에서 제2유기막(27) 상부의 제2무기막(28, 도 2g 참조)이 모두 제거되어 제2스페이서패턴(30) 사이로 제2유기막(27)이 노출되도록 식각을 조절한다.
따라서, 제2방향으로 연장된 라인타입으로 부분식각된 제2유기막(27)의 측벽에 제2스페이서패턴(30)이 형성되며, 제2스페이서패턴(30) 사이로 제2유기막(27)과 함께 하부에는 제1방향으로 연장된 라인타입의 제1스페이서패턴(26) 및 제1유기막(23)이 노출된다. 즉, 제1 및 제2스페이서패턴(26, 30) 사이로 제1 및 제2유기막(23, 27)이 노출된다.
도 2i에 도시된 바와 같이, 제1 및 제2스페이서패턴(26, 30)을 식각장벽으로 제1 및 제2유기막(23, 27)을 식각한다. 제1 및 제2스페이서패턴(26, 30)이 제1 및 제2유기막(23, 27)에 대해 식각선택비를 갖고 있으므로, 스페이서패턴 사이의 유기막만을 선택적으로 식각하는 것이 가능하며, 특히 제1유기막(23)은 제1스페이서패턴(26) 및 제2스페이서패턴(30)에 의해 메쉬타입의 홀 패턴이 오픈되도록 식각된다.
제2유기막(27) 및 제1유기막(23)은 건식식각으로 식각하며, 산소를 포함하는 가스로 플라즈마 식각을 진행할 수 있다.
도 2j에 도시된 바와 같이, 제1 및 제2스페이서패턴(26, 30)을 제거한다. 비대칭구조를 갖는 제1 및 제2스페이서패턴(26, 30)을 하부층 식각전에 미리 제거함에 따라 홀 패턴의 선폭 균일도를 확보할 수 있다.
이어서, 메쉬타입의 제1유기막(24)을 식각장벽으로 하드마스크층(22)을 식각하여 메쉬타입의 하드마스크패턴(22)을 형성한다.
도 2k에 도시된 바와 같이, 하드마스크패턴(22)을 식각장벽으로 피식각층(21)을 식각하여 홀 패턴을 형성한다. 하드마스크패턴(22)은 메쉬타입의 사각형으로 형성되나, 하부층 식각시 모서리 부분이 식각특성상 둥글게 마무리 되어 원형의 홀 패턴이 형성된다.
피식각층(21)을 식각하기 전에, 하드마스크패턴(22) 상부의 유기막은 산소스트립 공정을 통해 미리 제거한다.
위와 같이, 제1유기막과 제2유기막(13, 16)을 각각 부분식각하여 제1 및 제2스페이서패턴(26, 30)을 형성함에 따라 좀 더 미세한 홀 패턴의 형성이 가능하다. 또한, 제1 및 제2스페이서패턴(26, 30)을 식각장벽으로 제1유기막(13)을 동시에 식각하여 메쉬타입의 홀 패턴을 형성하고, 적층되는 막을 최소화함에 따라 공정스텝수를 감소하여 공정마진을 확보할 수 있다. 그리고, 적층되는 막이 최소화됨에 따라 여러번의 증착 및 식각공정에 따른 결점의 발생 역시 방지할 수 있으므로 안정적인 홀 패턴의 형성이 가능하다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 피식각층 12 : 하드마스크층
13 : 제1유기막 14 : 제1무기막
15 : 제1감광막패턴 16 : 제2유기막
17 : 제2무기막 18 : 제2감광막패턴

Claims (18)

  1. 피식각층 상에 제1유기막을 형성하는 단계;
    상기 제1유기막 상에 제1방향으로 연장된 라인타입의 제1무기막패턴을 형성하는 단계;
    상기 제1무기막패턴을 식각장벽으로 상기 제1유기막을 일정두께 식각하는 단계;
    상기 제1무기막패턴을 포함하는 제1유기막 상에 제2유기막을 형성하는 단계;
    상기 제2유기막 상에 제2방향으로 연장된 라인타입의 제2무기막패턴을 형성하는 단계;
    상기 제2무기막패턴을 식각장벽으로 상기 제2유기막을 식각함과 동시에 노출되는 상기 제1유기막을 식각하는 단계; 및
    식각된 상기 제1 및 제2유기막을 식각장벽으로 상기 피식각층을 식각하여 홀 패턴을 형성하는 단계
    를 포함하는 반도체 장치의 홀 패턴 제조 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2유기막은 카본막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  3. 제1항에 있어서,
    상기 제1유기막은 비정질카본막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  4. 제1항에 있어서,
    상기 제2유기막은 SOC(Spin On Carbon)막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  5. 제1항에 있어서,
    상기 제1 및 제2무기막은 실리콘산화질화막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  6. 제1항에 있어서,
    상기 피식각층은 산화막을 포함하고, 상기 하드마스크층은 폴리실리콘막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  7. 제1항에 있어서,
    상기 피식각층은 폴리실리콘막을 포함하고, 상기 하드마스크층은 산화막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  8. 피식각층 상에 제1방향으로 연장된 라인타입으로 일정두께 식각된 제1유기막을 형성하는 단계;
    상기 제1유기막의 식각된 측벽에 제1스페이서패턴을 형성하는 단계;
    상기 제1스페이서패턴을 포함하는 제1유기막 상에 제2유기막을 형성하는 단계;
    상기 제2유기막을 제2방향으로 연장된 라인타입으로 패터닝하는 단계;
    패터닝된 제2유기막의 측벽에 제2스페이서패턴을 형성하는 단계;
    상기 제1 및 제2스페이서패턴을 식각장벽으로 상기 제2 및 제1유기막을 식각하는 단계; 및
    식각된 제1유기막을 식각장벽으로 상기 피식각층을 식각하여 홀 패턴을 형성하는 단계
    를 포함하는 반도체 장치의 홀 패턴 제조 방법.
  9. 제8항에 있어서,
    상기 제1방향으로 연장된 라인타입으로 일정두께 식각된 제1유기막을 형성하는 단계는,
    상기 피식각층 상에 제1유기막을 형성하는 단계;
    상기 제1유기막 상에 제1무기막을 형성하는 단계;
    상기 제1무기막 상에 제1방향으로 연장된 라인타입의 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각장벽으로 상기 제1무기막을 식각하는 단계; 및
    상기 제1무기막을 식각장벽으로 제1유기막을 일정두께 식각하는 단계
    를 포함하는 반도체 장치의 홀 패턴 제조 방법.
  10. 제8항에 있어서,
    상기 제1스페이서패턴을 형성하는 단계는,
    일정두께 식각된 제1유기막을 포함하는 전체구조의 단차를 따라 제1스페이서막을 형성하는 단계; 및
    상기 제1스페이서막을 식각하여 상기 제1유기막의 식각된 측벽에 잔류하는 제1스페이서패턴을 형성하는 단계
    를 포함하는 반도체 장치의 홀 패턴 제조 방법.
  11. 제8항에 있어서,
    상기 제2유기막을 제2방향으로 연장된 라인타입으로 패터닝하는 단계는,
    상기 제2유기막 상에 제2무기막을 형성하는 단계;
    상기 제2무기막 상에 상기 제1방향에 수직하는 제2방향으로 연장된 라인타입의 감광막패턴을 형성하는 단계;
    상기 감광막패턴을 식각장벽으로 상기 제2무기막을 식각하는 단계; 및
    상기 제2무기막을 식각장벽으로 상기 제2유기막을 상기 제1스페이서패턴이 노출되는 타겟으로 식각하는 단계
    를 포함하는 반도체 장치의 홀 패턴 제조 방법.
  12. 제8항에 있어서,
    상기 제1 및 제2유기막은 카본막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  13. 제8항에 있어서,
    상기 제1유기막은 비정질카본막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  14. 제8항에 있어서,
    상기 제2유기막은 SOC(Spin On Carbon)막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  15. 제8항에 있어서,
    상기 제1 및 제2무기막은 실리콘산화질화막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  16. 제8항에 있어서,
    상기 제1 및 제2스페이서패턴은 산화막 또는 질화막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  17. 제8항에 있어서,
    상기 피식각층은 산화막을 포함하고, 상기 하드마스크층은 폴리실리콘막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
  18. 제8항에 있어서,
    상기 피식각층은 폴리실리콘막을 포함하고, 상기 하드마스크층은 산화막을 포함하는 반도체 장치의 홀 패턴 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140073167A (ko) * 2012-12-06 2014-06-16 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR20160119573A (ko) * 2015-04-06 2016-10-14 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8647981B1 (en) * 2012-08-31 2014-02-11 Micron Technology, Inc. Methods of forming patterns, and methods of forming integrated circuitry
CN111435658B (zh) * 2019-01-14 2023-05-23 联华电子股份有限公司 形成存储器堆叠结构的方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812131B1 (en) * 2000-04-11 2004-11-02 Honeywell International Inc. Use of sacrificial inorganic dielectrics for dual damascene processes utilizing organic intermetal dielectrics
EP1376676A3 (en) * 2002-06-24 2008-08-20 Interuniversitair Microelektronica Centrum Vzw Multibit non-volatile memory device and method
JP2004200209A (ja) * 2002-12-16 2004-07-15 Fuji Xerox Co Ltd 電極等の導電パターンの形成方法およびこれを用いた面発光型半導体レーザ並びにその製造方法
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7435671B2 (en) * 2006-08-18 2008-10-14 International Business Machines Corporation Trilayer resist scheme for gate etching applications

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140073167A (ko) * 2012-12-06 2014-06-16 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
KR20160119573A (ko) * 2015-04-06 2016-10-14 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법

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