KR100983708B1 - 반도체 소자의 패턴 형성 방법 - Google Patents
반도체 소자의 패턴 형성 방법 Download PDFInfo
- Publication number
- KR100983708B1 KR100983708B1 KR1020070140860A KR20070140860A KR100983708B1 KR 100983708 B1 KR100983708 B1 KR 100983708B1 KR 1020070140860 A KR1020070140860 A KR 1020070140860A KR 20070140860 A KR20070140860 A KR 20070140860A KR 100983708 B1 KR100983708 B1 KR 100983708B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- layer
- forming
- hard mask
- spacer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims abstract description 51
- 238000005530 etching Methods 0.000 claims abstract description 18
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 230000007261 regionalization Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 239000000463 material Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Inorganic Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, SPT 공정 시 스페이서를 산화막으로 형성하고, 피식각층 식각 공정 이전에 혼 형태로 형성된 스페이서를 제거함으로써, 후속 공정 시 혼 형태가 하부로 전사되어 피식각층 식각 시 CD의 콘트롤을 용이하게 하여 소자의 특성을 향상시키는 기술을 개시한다.
Description
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것이다. 특히, SPT(Spacer Patterning Technology) 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 패턴 크기가 감소되고 있으며, 이에 따라 미세 패턴을 형성하기 위해서 장비 및 공정 측면에서 다양한 접근이 이루어지고 있다. 예를 들어, 미세 패턴 형성을 위해서 노광 파장을 줄이거나, 렌즈의 크기를 크게 하는 방법을 주로 이용하여 왔다.
그런데, 이러한 방법은 장비의 개발을 필요로 하여 장비 투자비가 증가되며, 장비 운영의 어려움이 있어서 많은 문제점들을 야기하였다.
이에, 기존의 장비를 이용하고서도 고집적화에 부합하는 미세 패턴을 형성할 수 있는 다른 방법으로서 2장의 노광 마스크를 이용하는 이중 노광 기술 및 3장의 노광 마스크를 이용하는 SPT(Spacer Patterning Technology) 방법이 제안되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 SPT 공정을 이용한 반도체 소자의 패 턴 형성 방법을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 피식각층(110), 희생막(120) 및 하드마스크층(130)을 형성한다.
다음에, 셀 영역(Ⅰ)의 하드마스크층(130) 상부에 반사방지막(140) 및 라인 형태의 감광막 패턴(150)을 형성한다.
여기서, 피식각층(110)은 비정질 탄소(Amorphous Carbon, 103) 및 질화막(105)으로 형성한다.
도 1b를 참조하면, 감광막 패턴(150)을 마스크로 반사방지막(140) 및 하드마스크층(130)을 식각한 후 반사방지막(140) 및 제 1 감광막 패턴(150)을 제거한다.
다음에, 상기 식각된 하드마스크층 패턴을 마스크로 희생막(120)을 식각하여 희생막 패턴(120a)을 형성한다.
그 다음, 상기 하드마스크층 패턴을 제거한다.
다음에, 희생막 패턴(120a) 측벽에 스페이서(155)를 형성한다.
이때, 스페이서(155)는 폴리실리콘층 또는 질화막으로 형성하는 것이 바람직하다.
도 1c 및 도 1d를 참조하면, 희생막 패턴(120a)을 제거하여 스페이서(155)만 남겨지도록 한다. 여기서, 희생막 패턴(120a)을 제거하는 공정은 습식 식각으로 진행하는 것이 바람직하다.
다음에, 주변회로 영역(Ⅱ)의 피식각층(110) 상부에 패드 형성용 제 2 감광막 패턴(160)을 형성한다.
다음에, 스페이서(155) 및 제 2 감광막 패턴(160)을 마스크로 피식각층(110)을 식각하여 피식각층 패턴(110a)을 형성한다.
그 다음, 스페이서(155) 및 제 2 감광막 패턴(160)을 제거한다.
도시되지는 않았지만 후속 공정을 설명하면, 피식각층 패턴(110a)이 형성된 반도체 기판의 최외곽을 노출시키는 제 3 감광막 패턴(미도시)을 형성한다.
여기서, 상기 제 3 감광막 패턴(미도시)은 스페이서 물질층 증착 시 발생한 라인 끝단 영역의 스페이서 부분을 분리하기 위한 컷팅 마스크이다.
상기 제 3 감광막 패턴(미도시)을 마스크로 라인 끝단의 피식각층 패턴(110a)의 일부를 제거하여 각각의 라인을 분리시킨 후 상기 제 3 감광막 패턴(미도시)을 제거한다.
도 2a 내지 도 2c는 종래 기술에 따른 SPT 공정을 이용한 반도체 소자의 패턴 형성 방법 시 발생되는 문제점을 도시한 사진도이다.
도 2a를 참조하면, 스페이서만 남겨진 후의 모습을 도시한 것으로, 스페이서 간에 A1 및 B1의 간격을 가지고 있다.
도 2b는 스페이서를 마스크로 하부의 질화막(105)을 식각한 후의 모습을 도시한 것으로, 질화막 패턴 사이에 A2 및 B2의 간격을 가지고 있으며, 도 2c는 상기 질화막 패턴을 마스크로 비정질 탄소층을 식각한 후의 모습을 도시한 것으로, 비정질 탄소층 패턴 사이에 A3 및 B3의 간격을 가지고 있다.
여기서, 상기 '도 2a' 내지 '도 2c'를 참조하면, 혼(Horn) 형태로 형성된 스페이서를 마스크로 식각 공정이 진행됨에 따라 스페이스 CD(A1, A2, A3) 및 희생막 패턴이 형성되었던 영역의 CD(B1, B2, B3)가 균일하지 않게 되는 것을 알 수 있다.
상술한 종래 기술에 따른 반도체 소자의 패턴 형성 방법에서, 혼 형태로 형성된 스페이서를 마스크로 하드마스크층 및 피식각층을 식각하게 되는데, 이로 인해 최종 형성된 패턴의 CD(Critical Dimension)의 균일도가 저하되며, 콘트롤(Control)이 어렵게 되는 문제점이 있다.
본 발명은 SPT 공정 시 스페이서를 산화막으로 형성하고, 피식각층 식각 공정 이전에 혼 형태로 형성된 스페이서를 제거함으로써, 후속 공정 시 혼 형태가 하부로 전사되어 피식각층 식각 시 CD의 콘트롤을 용이하게 하여 소자의 특성을 향상시키는 반도체 소자의 패턴 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 패턴 형성 방법은
반도체 기판 상부에 피식각층 및 하드마스크층을 형성하는 단계와,
상기 하드마스크층 상부에 희생막 패턴을 형성하는 단계와,
상기 희생막 패턴 양측에 스페이서를 형성하는 단계와,
상기 희생막 패턴을 제거하여 상기 스페이서만 남기는 단계와,
상기 스페이서를 마스크로 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계와,
상기 스페이서를 제거하는 단계와,
상기 하드마스크 패턴을 마스크로 상기 피식각층을 식각하는 단계를 포함하는 것과,
상기 피식각층은 비정질 탄소(Amorphous Carbon), 질화막 및 이들의 조합 중 선택된 어느 하나로 형성하는 것과,
상기 하드마스크층은 폴리실리콘층으로 형성하는 것과,
상기 희생막 패턴은 비정질 탄소(Amorphous Carbon)층, SOC(Spin On Carbon)층 및 이들의 조합 중 선택된 어느 하나로 형성하는 것과,
상기 희생막 패턴은 라인/스페이스 형태로 형성되며, 상기 라인 : 스페이스의 비율은 1 : 3인 것과,
상기 희생막 패턴을 제거하는 단계는 O2 플라즈마를 이용하여 수행하는 것과,
상기 스페이서를 형성하는 단계는
상기 희생막 패턴을 포함하는 전체 상부에 산화막을 증착하는 단계와,
에치백 공정을 수행하여 상기 희생막 패턴 양측에 스페이서를 형성하는 단계를 포함하는 것과,
상기 산화막은 100 ~ 200℃의 온도에서 증착하는 것과,
상기 스페이서를 제거하는 단계는 BOE(Buffer Oxide Etchant) 용액을 이용한 습식 딥 아웃 공정인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 패턴 형성 방법은 SPT 공정 시 스페이서를 산화막으로 형성하고, 피식각층 식각 공정 이전에 혼 형태로 형성된 스페이서를 제거함으로써, 후속 공정 시 혼 형태가 하부로 전사되어 피식각층 식각 시 CD의 콘트롤을 용이하게 하여 소자의 특성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명하고자 한다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시한 단면도이다.
도 3a를 참조하면, 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)의 반도체 기판(300) 상부에 피식각층(310), 하드마스크층(320) 및 희생막(330)을 순차적으로 형성한다.
여기서, 피식각층(310)은 비정질 탄소(Amorphous Carbon, 303) 및 질화막(305)으로 형성하며, 하드마스크층(320)은 폴리실리콘층으로 형성하는 것이 바람직하다.
다음에, 상기 셀 영역(Ⅰ)의 희생막(330) 상부에 제 1 감광막 패턴(340)을 형성한다. 여기서, 제 1 감광막 패턴(340) 라인 : 스페이스 형태로 형성하며, 그 비율이 1 : 3이 되도록 한다.
그리고, 제 1 감광막 패턴(340)의 두께는 800 ~ 1200Å인 것이 바람직하다.
이때, 제 1 감광막 패턴(340)의 두께가 낮으므로, 제 1 감광막 패턴(340) 하부에 실리콘 산화질화막(SiON), 다기능 하드마스크(Multi Function Hard Mask) 및 이들의 조합 중 선택된 어느 하나를 더 포함할 수도 있다.
도 3b를 참조하면, 제 1 감광막 패턴(340)을 마스크로 희생막(330)을 식각하 여 희생막 패턴(330a)을 형성한다.
여기서, 희생막(330)은 비정질 탄소(Amorphous Carbon)층, SOC(Spin On Carbon)층 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
다음에, 희생막 패턴(330a)을 포함하는 전체 상부에 일정 두께의 산화막(미도시)을 증착한다. 이때, 상기 산화막(미도시)은 100 내지 200℃의 온도에서 증착 가능한 산화 계열의 물질을 사용하는 것이 바람직하다.
그 다음, 에치백(Etch-Back) 공정을 수행하여 희생막 패턴(330a) 양측에 스페이서(350)를 형성한다.
도 3c를 참조하면, 희생막 패턴(330a)을 제거하여 스페이서(350)만 남겨지도록 한다.
여기서, 희생막 패턴(330a)은 02 플라즈마를 이용하여 제거하는 것이 바람직하다.
다음에, 스페이서(350)가 형성된 반도체 기판의 최외곽을 노출시키는 제 2 감광막 패턴(미도시)을 형성한다. 여기서, 상기 제 2 감광막 패턴(미도시)은 스페이서 물질층 증착 시 발생한 라인 끝단 영역의 스페이서 부분을 분리하기 위한 컷팅 마스크이다.
상기 제 2 감광막 패턴(미도시)을 마스크로 라인 끝단의 스페이서(350)의 일부를 제거하여 각각의 라인을 분리시킨 후 상기 제 2 감광막 패턴(미도시)을 제거한다.
도 3d 및 도 3e를 참조하면, 스페이서(350)을 마스크로 하드마스크층(320)을 식각하여 하드마스크 패턴(320a)을 형성한다.
다음에, 스페이서(350)를 제거한다. 이때, 스페이서(350)는 산화막 계열의 물질로 형성되었으므로, 습식 딥 아웃(Wet Dip Out) 공정을 수행하여 제거할 수 있다.
이때, 상기 딥 아웃 공정은 BOE(Buffer Oxide Etchant)를 사용하여 수행하는 것이 바람직하며, 스페이서(350) 하부에 형성된 상기 폴리실리콘층 및 LP(Low-Pressure) 질화막은 상기 BOE 용액에 의해 식각되지 않는다.
도 3f 및 도 3g를 참조하면, 주변회로 영역(Ⅱ) 상부에 패드 형성용 제 3 감광막 패턴(360)을 형성한다.
다음에, 상기 셀 영역(Ⅰ) 및 주변회로 영역(Ⅱ)은 각각 하드마스크 패턴(320a) 및 제 3 감광막 패턴(360)을 마스크로 피식각층(310)을 식각하여 패턴(310a)을 형성한다.
상기와 같이 스페이서만 남긴 후 상기 스페이서를 마스크로 하부의 하드마스크층을 식각하여 하드마스크 패턴을 형성하고, 상기 스페이서를 제거한 후 상기 하드마스크층 패턴을 마스크로 피식각층을 식각함으로써, 혼(Horn) 형태의 스페이서로 하부층을 식각하면서 발생하는 패턴의 CD(Critical Dimension) 불균일 현상을 방지할 수 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 패턴 형성 방법을 도시한 단면도들.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 패턴 형성 시 발생하는 문제점을 도시한 사진도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 패턴 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
300 : 반도체 기판 310 : 피식각층
320 : 하드마스크층 330 : 희생막
340 : 제 1 감광막 패턴 350 : 스페이서
360 : 제 3 감광막 패턴
Claims (9)
- 반도체 기판 상부에 피식각층 및 하드마스크층을 형성하는 단계;상기 하드마스크층 상부에 희생막 패턴을 형성하는 단계;상기 희생막 패턴 양측에 스페이서를 형성하는 단계;상기 희생막 패턴을 제거하여 상기 스페이서만 남기는 단계;상기 스페이서를 마스크로 상기 하드마스크층을 식각하여 하드마스크 패턴을 형성하는 단계;상기 스페이서를 제거하는 단계; 및상기 하드마스크 패턴을 마스크로 상기 피식각층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 1 항에 있어서,상기 피식각층은 비정질 탄소(Amorphous Carbon), 질화막 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 1 항에 있어서,상기 하드마스크층은 폴리실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 1 항에 있어서,상기 희생막 패턴은 비정질 탄소(Amorphous Carbon)층, SOC(Spin On Carbon)층 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 1 항에 있어서,상기 희생막 패턴은 라인/스페이스 형태로 형성되며, 상기 라인 : 스페이스의 비율은 1 : 3인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 1 항에 있어서,상기 희생막 패턴을 제거하여 상기 스페이서만 남기는 단계는 O2 플라즈마를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 1 항에 있어서,상기 스페이서를 형성하는 단계는상기 희생막 패턴을 포함하는 전체 상부에 산화막을 증착하는 단계; 및에치백 공정을 수행하여 상기 희생막 패턴 양측에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 7 항에 있어서,상기 산화막은 100 ~ 200℃의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
- 제 1 항에 있어서,상기 스페이서를 제거하는 단계는 BOE(Buffer Oxide Etchant) 용액을 이용한 습식 딥 아웃 공정인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070140860A KR100983708B1 (ko) | 2007-12-28 | 2007-12-28 | 반도체 소자의 패턴 형성 방법 |
| US12/163,817 US20090170336A1 (en) | 2007-12-28 | 2008-06-27 | Method for forming pattern of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070140860A KR100983708B1 (ko) | 2007-12-28 | 2007-12-28 | 반도체 소자의 패턴 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090072671A KR20090072671A (ko) | 2009-07-02 |
| KR100983708B1 true KR100983708B1 (ko) | 2010-09-24 |
Family
ID=40799021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070140860A KR100983708B1 (ko) | 2007-12-28 | 2007-12-28 | 반도체 소자의 패턴 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090170336A1 (ko) |
| KR (1) | KR100983708B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101087835B1 (ko) * | 2009-11-26 | 2011-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
| CN103578931A (zh) * | 2012-07-20 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 多重图形化的掩膜层及其形成方法 |
| KR102269055B1 (ko) * | 2014-07-16 | 2021-06-28 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR20200050138A (ko) * | 2018-11-01 | 2020-05-11 | 에스케이하이닉스 주식회사 | 반도체 장치의 제조 방법 |
| US11133206B2 (en) | 2019-04-15 | 2021-09-28 | Tokyo Electron Limited | Method for die-level unique authentication and serialization of semiconductor devices using electrical and optical marking |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100876892B1 (ko) | 2007-06-29 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7151040B2 (en) * | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
| US7371695B2 (en) * | 2006-01-04 | 2008-05-13 | Promos Technologies Pte. Ltd. | Use of TEOS oxides in integrated circuit fabrication processes |
| US7488685B2 (en) * | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
-
2007
- 2007-12-28 KR KR1020070140860A patent/KR100983708B1/ko not_active IP Right Cessation
-
2008
- 2008-06-27 US US12/163,817 patent/US20090170336A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100876892B1 (ko) | 2007-06-29 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090072671A (ko) | 2009-07-02 |
| US20090170336A1 (en) | 2009-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8309463B2 (en) | Method for forming fine pattern in semiconductor device | |
| US7910443B2 (en) | Method involving trimming a hard mask in the peripheral region of a semiconductor device | |
| KR101004691B1 (ko) | 반도체 소자의 미세패턴 형성방법 | |
| US20060258098A1 (en) | Method of fabricating semiconductor device | |
| KR101150639B1 (ko) | 반도체 소자의 패턴 형성 방법 | |
| US20090004862A1 (en) | Method for forming fine patterns in semiconductor device | |
| KR101105431B1 (ko) | 미세 패턴 제조 방법 | |
| US20090068842A1 (en) | Method for forming micropatterns in semiconductor device | |
| KR100983708B1 (ko) | 반도체 소자의 패턴 형성 방법 | |
| US20120129316A1 (en) | Method for forming fine pattern of semiconductor device | |
| KR20070113604A (ko) | 반도체 소자의 미세패턴 형성방법 | |
| KR100816210B1 (ko) | 반도체 장치 형성 방법 | |
| KR100596893B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100256809B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100356478B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100381030B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100785862B1 (ko) | 다마신법을 이용한 게이트 전극 및 측벽 스페이서 형성방법 | |
| KR20090000468A (ko) | 반도체 소자의 미세패턴 제조방법 | |
| KR20120037254A (ko) | 반도체 소자의 제조 방법 | |
| KR20030091452A (ko) | 피팅 현상을 방지하는 패턴 형성 방법 | |
| KR20110076661A (ko) | 반도체 소자의 미세패턴 형성방법 | |
| KR20080029317A (ko) | 반도체 소자의 미세 패턴 제조 방법 | |
| KR20050002489A (ko) | 폴리머와 이중 실릴레이션을 이용한 반도체소자의미세패턴 형성방법 | |
| KR20080094403A (ko) | 반도체 소자의 하드마스크 형성 방법 및 이를 이용한 패턴형성 방법 | |
| KR20040007868A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |