KR100596893B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 표면 증착을 통한 하드 마스크층은 종래 기술에 따른 하드 마스크층 보다 낮은 식각율을 가지게 되어 폴리실리콘층 식각 후 남아있는 최종 두께가 증가하게 되어 이후 LPC (Landing Plug Contact) 식각 공정의 자기 정렬적인 콘택 (Self Align Contact, 이하 SAC 이라함.) 형성 공정에 대한 마진을 증가시키며, 초기에 형성하는 하드 마스크층의 두께를 감소시켜 게이트 패터닝 과정에서 발생하는 주변회로부의 패턴 사이즈의 증가 및 변화를 억제하는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.

Description

반도체 소자의 게이트 전극 형성 방법{METHOD FOR GATE ELECTRODE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 반도체 기판 110 : 게이트 산화막
120 : 폴리실리콘층 130 : 금속층
140 : 하드 마스크층 150 : 산화 질화막
160 : 반사 방지막(ARC) 170 : 감광막 패턴
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 하드 마스크층의 최종 두께가 증가하여 이후 LPC(Landing Plug Contact) 식각시 게이트 전극과 LPC 간의 SAC(Self Align Contact) 공정의 마진을 증가시키며, 초기에 형성하는 하드 마스크층의 두께를 감소시켜 게이트 패터닝 과정에서 발생하는 주변회로부의 패턴 사이즈의 증가 및 변화를 억제하는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 게이트 전극 형성 방법은 반도체 기판 상부에 게이트 산화막, 폴리실리콘층, 금속층 및 하드 마스크층을 순차적으로 형성하고, 상기 하드 마스크층 표면에 반사 방지막(ARC)을 형성한 후에 게이트 마스크를 형성한다. 다음에는 상기 게이트 마스크를 이용한 사진 식각 공정으로 하드 마스크층을 패터닝하여 하드 마스크층 패턴을 형성하고 상기 하드 마스크층 패턴을 식각 마스크로 상기 금속층, 폴리실리콘층 및 게이트 산화막을 식각하여 반도체 소자의 게이트 전극을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 게이트 전극 형성 방법에서, 0.22㎛ 이하의 경우 LPC SAC 공정을 위해 하드 마스크층을 사용하는 공정을 적용한다. 여기서, 게이트 전극식각 공정에서 하드 마스크층의 남아있는 두께가 두꺼울수록 이후 LPC 식각 공정시 SAC 공정의 마진이 향상되는데 상기 SAC 공정의 마진을 향상시키기 위해 상기 하드 마스크층 증착시 두께를 증가시키는 것은 게이트 전극 주변 회로부의 선폭이 증가 및 변형되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 하드 마스크층의 표면 증착을 통해 상기 하드 마스크층의 질소 이온과 산소 가스의 산소 이온의 결합력이 증가되어 안정적이고 단단한 결합을 형성함으로써 종래 기술에 의한 하드 마스크층 보다 낮은 식각율을 가지도록 하고 LPC 식각 공정의 SAC 공정에 대한 마진을 증가시키고, 초기에 증착되는 하드 마스크층의 두께를 감소시킬 수 있어 게이트 패터닝 과정에서 발생하 는 주변회로부의 패턴 사이즈의 증가 및 변화를 억제하는 반도체 소자의 게이트 전극 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은
반도체 기판 상부에 게이트 산화막, 폴리실리콘층, 금속층 및 질화막인 하드 마스크 층을 순차적으로 형성하는 단계와,
상기 하드 마스크층 표면을 RPEA(Remote Plasma Enhanced Atomic) 처리하여 산화 질화막을 형성하는 단계와,
상기 표면 증착된 하드 마스크층 상부에 게이트 마스크를 형성하는 단계와,
상기 게이트 마스크를 이용한 사진 식각 공정으로 상기 하드 마스크층, 금속층, 폴리실리콘층 및 게이트 산화막을 식각하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법이다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 게이트 산화막(110), 폴리실리콘층(120), 금속층(130) 및 하드 마스크층(140)을 순차적으로 형성한다. 금속층(130)은 텅스텐 실리사이드로 형성하며, 하드 마스크층(140)은 질화막으로 형성하는 것이 바람직하다.
도 1b를 참조하면, 하드 마스크층(140) 표면을 RPEA(Remote Plasma Enhanced Atomic) 처리하여 산화질화막(150) 형성한다. 상기 RPEA(Remote Plasma Enhanced Atomic)를 이용한 산화 단계는 250 내지 350℃의 온도에서 산소 가스를 소스로 이용하여 이미 형성되어 있는 하드 마스크층(140) 표면의 질소 이온과 산소 가스의 산소 이온이 결합하여 NxOy의 결합으로 50 내지 100Å의 산화 질화막(150)을 형성하도록 수행하는 것이 바람직하다.
도 1c를 참조하면, 표면 증착된 산화 질화막(150) 상부에 반사 방지막(ARC)(160)를 형성한 후 게이트를 정의하는 감광막 패턴(170)을 형성한다. 반사 방지막(160)은 실리콘 옥사이드로 형성하는 것이 바람직하다.
도 1d를 참조하면, 감광막 패턴(170)을 식각 마스크로 하드 마스크층(140)을 패터닝하여 하드 마스크층 패턴(140)을 형성한 후 감광막 패턴(170)을 제거한다. 하드 마스크층 패턴(160)을 식각 마스크로 금속층(130), 폴리실리콘층(120) 및 게이트 산화막(110)을 식각한다.
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 하드 마스크층의 질소 이온과 산소 이온간의 결합력이 증가되어 안정적이고 단단한 결합을 형성함으로써 종래 기술에 의한 하드 마스크층 보다 낮은 식각율을 가지게 되어 폴리실리콘층 식각 후 남아있는 하드 마스크층의 최종 두께가 증가하게 되어 이후 LPC 식각 공정의 SAC 공정에 대한 마진이 증가되는 효과가 있다. 또한, 초기에 증착되는 하드 마 스크층의 두께를 감소시켜 게이트 패터닝 과정에서 발생하는 주변회로부의 패턴 사이즈의 증가 및 변화를 억제하는 효과가 있다.

Claims (5)

  1. 반도체 기판 상부에 게이트 산화막, 폴리실리콘층, 금속층 및 질화막인 하드 마스크층을 순차적으로 형성하는 단계;
    상기 하드 마스크층 표면을 RPEA(Remote Plasma Enhanced Atomic) 처리하여 산화 질화막을 형성하는 단계;
    상기 하드 마스크층 상부에 게이트를 정의하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 상기 하드 마스크층, 상기 금속층, 폴리실리콘층 및 게이트 산화막을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1항에 있어서,
    상기 금속층은 텅스텐 실리사이드로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1항에 있어서,
    상기 하드 마스크층 상부에 실리콘 옥사이드로 이루어진 반사 방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 1항에 있어서,
    상기 RPEA(Remote Plasma Enhanced Atomic)를 이용한 산화 단계는 250 내지 350℃의 온도에서 산소 가스를 소스로 이용하여 질화막 표면의 질소와 산소 가스의 산소를 반응시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제 1항에 있어서,
    상기 산화 질화막은 50 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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