CN102239539B - 制造衬底的方法 - Google Patents

制造衬底的方法 Download PDF

Info

Publication number
CN102239539B
CN102239539B CN200980148546.9A CN200980148546A CN102239539B CN 102239539 B CN102239539 B CN 102239539B CN 200980148546 A CN200980148546 A CN 200980148546A CN 102239539 B CN102239539 B CN 102239539B
Authority
CN
China
Prior art keywords
feature
separates
separate
changeable
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980148546.9A
Other languages
English (en)
Other versions
CN102239539A (zh
Inventor
斯科特·西里斯
古尔特杰·S·桑胡
安东·德维利耶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN102239539A publication Critical patent/CN102239539A/zh
Application granted granted Critical
Publication of CN102239539B publication Critical patent/CN102239539B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Micromachines (AREA)

Abstract

一种制造衬底的方法包括在衬底上形成隔开第一特征及隔开第二特征。所述第一特征及第二特征相互交替且相对于彼此隔开。在横向修整所述隔开第二特征的宽度的同时，将所述隔开第二特征的宽度横向修整到比对所述隔开第一特征的宽度的任何横向修整更大的程度。在对所述第二特征的横向修整之后，将隔片形成于所述隔开第一特征的侧壁上及所述隔开第二特征的侧壁上。所述隔片具有与所述隔开第一特征的组合物不同且与所述隔开第二特征的组合物不同的某组合物。在形成所述隔片之后，从所述衬底移除所述隔开第一特征及所述隔开第二特征。经由包含所述隔片的掩模图案处理所述衬底。还揭示其它实施例。

Description

制造衬底的方法
技术领域
本文中所揭示的实施例涉及制造衬底的方法，例如，如可用于集成电路的制造中的衬底。
背景技术
集成电路通常形成于例如硅晶片或其它半导电材料的半导体衬底上。大体上，将半导电、导电或绝缘的各种材料的层用于形成集成电路。例如，使用各种工艺来对各种材料进行掺杂、离子植入、沉积、蚀刻、生长等。半导体处理中的持续目标为继续争取减小个别电子组件的尺寸，借此允许实现更小且更密集的集成电路。
用于图案化且处理半导体衬底的一种技术为光刻。此技术包括通常被称为光致抗蚀剂的可图案化掩模层的沉积。这些材料可经处理以修改其在某些溶剂中的溶解度，且借此可容易地用于在衬底上形成图案。举例来说，光致抗蚀剂层的部分可经由例如掩模或光掩模的辐射图案化工具中的开口而暴露于光化能量，以与沉积后状态中的溶解度相比改变暴露区域对比未暴露区域的溶剂溶解度。此后，取决于光致抗蚀剂的类型，可移除暴露或未暴露区域，借此在衬底上留下光致抗蚀剂的掩模图案。在经掩蔽部分旁的下层衬底的邻近区可例如通过蚀刻或离子植入而受到处理以实现对邻近于掩模材料的衬底的所要处理。在某些例子中，利用光致抗蚀剂的多个不同层及/或光致抗蚀剂与非辐射敏感掩模材料的组合。
特征尺寸的连续减小对用于形成特征的技术提出不断增加的要求。举例来说，光刻通常用于形成图案化特征，例如，导电线路。通常被称为“间距”的概念可用于描述特征连同紧邻于其的间隔的尺寸。间距可经定义为在直线横截面中的重复图案的两个邻近特征中的相同点之间的距离，借此包括特征的最大宽度及到下一紧邻的特征的间隔。然而，归因于例如光学器件及光或辐射波长的因素，光刻技术倾向于具有最小间距，当低于其时特定光刻技术无法可靠地形成特征。因此，光刻技术的最小间距为使用光刻时的持续特征尺寸减小的障碍。
间距加倍或间距倍增为一种用于将光刻技术的能力扩展超过其最小间距的经提议方法。此方法通常通过沉积隔片形成层以具有小于最小的可能的光刻特征尺寸的厚度的横向厚度来形成比最小光刻分辨率更窄的特征。隔片形成层通常经各向异性蚀刻以形成次光刻特征，且接着从衬底蚀刻以最小光刻特征尺寸形成的特征。
使用间距实际上减半的此技术，间距的此减小常规上被称为间距“加倍”。更一般来说，“间距倍增”包含两倍或两倍以上的间距增加，且也包含除整数以外的分数值的间距增加。因此，常规上，间距乘以某因子的“倍增”实际上涉及使间距以所述因子减小。
附图说明
图1为根据本发明的一实施例的工艺中的衬底的图解剖视图。
图2为在图1的处理步骤之前的处理步骤的图1衬底的视图。
图3为在由图1所示的处理步骤之后的处理步骤的图1衬底的视图。
图4为在由图3所示的处理步骤之后的处理步骤的图3衬底的视图。
图5为在由图4所示的处理步骤之后的处理步骤的图4衬底的视图。
图6为在由图5所示的处理步骤之后的处理步骤的图5衬底的视图。
图7为在由图6所示的处理步骤之后的处理步骤的图6衬底的视图。
图8为在由图7所示的处理步骤之后的处理步骤的图7衬底的视图。
图9为在由图8所示的处理步骤之后的处理步骤的图8衬底的视图。
图10为在由图9所示的处理步骤之后的处理步骤的图9衬底的视图。
图11为在由图10所示的处理步骤之后的处理步骤的图10衬底的视图。
图12为根据本发明的一实施例的工艺中的另一衬底的图解剖视图。
图13为在由图12所示的处理步骤之后的处理步骤的图12衬底的视图。
图14为在由图13所示的处理步骤之后的处理步骤的图13衬底的视图。
图15为在由图14所示的处理步骤之后的处理步骤的图14衬底的视图。
图16为在由图15所示的处理步骤之后的处理步骤的图15衬底的视图。
图17为在由图16所示的处理步骤之后的处理步骤的图16衬底的视图。
图18为根据本发明的一实施例的工艺中的另一衬底的图解剖视图。
图19为在由图18所示的处理步骤之后的处理步骤的图18衬底的视图。
图20为在由图19所示的处理步骤之后的处理步骤的图19衬底的视图。
图21为在由图20所示的处理步骤之后的处理步骤的图20衬底的视图。
图22为在由图21所示的处理步骤之后的处理步骤的图21衬底的视图。
图23为在由图22所示的处理步骤之后的处理步骤的图22衬底的视图。
图24为在由图23所示的处理步骤之后的处理步骤的图23衬底的视图。
图25为在由图24所示的处理步骤之后的处理步骤的图24衬底的视图。
图26为在由图25所示的处理步骤之后的处理步骤的图25衬底的视图。
图27为在由图26所示的处理步骤之后的处理步骤的图26衬底的视图。
图28为根据本发明的一实施例的工艺中的另一衬底的图解剖视图。
图29为在由图28所示的处理步骤之后的处理步骤的图28衬底的视图。
图30为在由图29所示的处理步骤之后的处理步骤的图29衬底的视图。
图31为在由图30所示的处理步骤之后的处理步骤的图30衬底的视图。
图32为在由图31所示的处理步骤之后的处理步骤的图31衬底的视图。
具体实施方式
首先参看图1至图11描述根据本发明的制造衬底的方法的一些实施例(例如，在形成集成电路时)。参看图1，衬底(例如，半导体衬底)大体上以参考数字10指示。在此文档的上下文中，术语“半导体衬底”或“半导电衬底”经定义以意味着包含半导电材料的任何构造，其包括(但不限于)例如半导电晶片的块体半导电材料(单独或在其上包含其它材料的组合件中)，及半导电材料层(单独或在包含其它材料的组合件中)。术语“衬底”指代任何支撑结构，其包括(但不限于)以上所述的半导电衬底。
衬底10经描绘为包含材料12，最终将经由形成于其上的掩模图案处理材料12。材料12可为均质或非均质的，例如，包含多个不同组合物区域及/或层。隔开第一特征14已形成于衬底12上。预期任何适当材料，且不管其是均质还是非均质的。在此文档的上下文中，“隔开”指代如与垂直或其它方向相对的横向方向。隔开第一特征14可通过任何现存或有待开发的方式而图案化/形成，其中使用光致抗蚀剂(不管是由单个或多图案光刻引起的正型、负型还是双色调抗蚀剂)的光刻图案化为一实例。此外，隔开第一特征14可由以下所述的任何技术形成。在一个实例中，隔开第一特征14可呈伸长线的形式，例如在衬底的至少某部分上相互平行延伸，如将在俯视图(图中未展示)中看到的。
此外在一个实施例中，隔开第一特征14可由对较宽特征的横向蚀刻/修整引起。举例来说，图2描绘在图1的处理步骤之前的处理步骤的衬底10。此经展示为包含隔开的掩模特征16，(例如)其包含已以具有间距“P”的重复图案制造于衬底12上的光致抗蚀剂、实质上由所述光致抗蚀剂组成或由所述光致抗蚀剂组成。间距P可等于、大于或小于用以制造衬底10的最小光刻分辨率。无论如何，图2的隔开掩模特征16已被横向修整以减小其相应宽度以产生包含隔开第一特征14的图1的实例构造。此情况可由各向同性蚀刻进行，所述各向同性蚀刻从隔开掩模特征16的侧面及顶部近似相等地移除材料。或者，可使用化学处理及条件，其倾向于与从相应顶部相比从隔开掩模特征16的横向侧面蚀刻更多材料。或者，可使用化学处理及条件，其倾向于与从横向侧面相比从隔开掩模特征16的顶部蚀刻更多材料。
举例来说，由图1所描绘的构造可通过在感应耦合反应器内等离子蚀刻图2的衬底而得到。将实现基本上各向同性蚀刻(其中隔开掩模特征16的材料为光致抗蚀剂及/或其它包含有机物的材料)的实例蚀刻参数为从约2mTorr到约50mTorr的压力、从约0℃到约110℃的衬底温度、从约150瓦特到约500瓦特的电源功率，及小于或等于约25伏特的偏压。实例蚀刻气体为从约20sccm到约100sccm的Cl2与从约10sccm到约50sccm的O2的组合。在隔开掩模特征16的材料包含光致抗蚀剂的情况下，此将以每秒约0.2纳米到每秒约3纳米的速率各向同性地蚀刻掩模特征16。虽然此实例蚀刻为基本上各向同性的，与仅其单个上表面经暴露时相比，当两个侧面经横向暴露时，隔开掩模特征的较大横向蚀刻将发生。
如果与垂直蚀刻相比更多横向蚀刻为所要的，则在感应耦合反应器中的实例参数范围包括从约2mTorr到约20mTorr的压力、从约150瓦特到约500瓦特的电源功率、小于或等于约25伏特的偏压、从约0℃到约110℃的衬底温度、从约20sccm到约100sccm的Cl2及/或HBr流、从约5sccm到约20sccm的O2流，及从约80sccm到约120sccm的CF4流。
可能希望所陈述的蚀刻提供与从侧面相比的从隔开掩模特征顶部更大的移除，(例如)以实现相等高度及宽度减小或比宽度减小更多的高度减小。用于在垂直方向而非横向方向上实现更大蚀刻速率的实例参数包括从约2mTorr到约20mTorr的压力、从约0℃到约100℃的温度、从约150瓦特到约300瓦特的电源功率、大于或等于约200伏特的偏压、从约20sccm到约100sccm的Cl2及/或HBr流，及从约10sccm到约20sccm的O2流。
实例性的图1及图2实施例将相应特征描绘为在所描绘的横截面中相对于彼此具有相等形状及宽度，以及其间的相等间隔。然而，在此实施例或其它实施例中不要求此情况。
隔开第一特征14的最外表面可经处理(例如)以提供对使用可用于随后蚀刻衬底上的其它材料的溶剂或其它蚀刻化学品的蚀刻的抗性。任何此处理(如果进行)可取决于第一特征14的组合物，且可仅在最接近隔开第一特征14的最外表面处修改隔开第一特征14的组合物，或修改其内部的组合物，所述情况包括修改隔开第一特征14的全部的组合物的可能性。举例来说，第一特征14可经退火以硬化其最外表面，及/或在由聚合物材料形成时促进交联。
作为额外实例，隔开第一特征14可暴露于含氟等离子，从而有效形成围绕其最外表面的含氢及氟有机聚合物涂层(图中未展示)，例如其中特征14包含光致抗蚀剂及/或其它有机材料。此涂层可作为一层沉积于特征14上，及/或由特征14的最外材料的变换引起以独立于向特征14添加厚度而形成涂层。无论如何，可在衬底10收纳于其中的腔室内与远离衬底10收纳于其中的腔室处的一种或两种位置产生含氟等离子。如果等离子产生在衬底收纳于其中的腔室内发生，则此可(例如)包括感应耦合等离子产生反应器或电容耦合等离子产生反应器。也可使用其它现存或有待开发等离子系统。可用于形成含氟等离子的实例气体包括碳氟化合物(即，CF4、C4F6、C4F8)、氢氟碳化物(即，CH2F2、CHF3)及NF3中的至少一者，包括其任何混合物。还可添加惰性气体。在感应耦合反应器中，实例参数包括从约1mTorr至约20mTorr的压力、从约0℃至约110℃的衬底温度、从约150瓦特至约800瓦特的电源功率，及小于或等于约50伏特的偏压。含氟气体到反应器中的实例总流动速率从约20sccm至约150sccm。在更特定实例中，CF4与CH2F2两者均流动到反应器中，例如从约20sccm至约120sccm的CF4及从约5sccm至约25sccm的CH2F2。还可能连同所述气体或可能不连同所述气体一起使用O2以形成含氟等离子。实例O2流动速率从0sccm至约10sccm。
向含氟等离子的暴露可能改变或可能不改变所描绘横截面中的隔开第一特征14的横向尺寸，且可能改变或可能不改变所描绘横截面中的第一特征14中的邻近者之间的间隔。在以上实例工艺中仅举例来说，结合在所述5sccm至25sccm范围的较高端的流动CH2F2的在所述1mTorr至20mTorr范围的较高端的压力将倾向于增加隔开第一特征14的宽度且减小其间的间隔的宽度。
参看图3，第一材料18已沉积于隔开第一特征14上。此材料具有不同于隔开第一特征14的组合物的某组合物，且可为导电、半导电或绝缘的，包括其任何组合。实例包括二氧化硅、氮化硅、有机抗反射涂层、无机抗反射涂层、多晶硅、钛或氮化钛，包括其任何组合。
参看图4，第二材料20已沉积于第一材料18上，且具有不同于第一材料18的组合物的某组合物。此第二材料可具有与隔开第一特征14的组合物相同的组合物或与其不同的某组合物。此第二材料20可经形成以具有平面或非平面最外表面，其中展示了平面最外表面21。此最外表面可(例如)由材料20以液体填充方式的固有沉积引起，或由一个或一个以上保形层的沉积随后接着对其的某种回抛光(polished-back)或回蚀引起。实例第二材料20包括光致抗蚀剂及其它聚合物，例如，聚苯乙烯、聚甲基丙烯酸甲酯及聚硅氧烷。第二材料20可能为或可能并非均质的。
参看图5，已移除第二材料20的仅一部分以暴露第一材料18，且形成收纳于第一材料18上的隔开第二材料20的区域。可由技术人员选择任何适当蚀刻技术及条件。在处理期间可能蚀刻或可能不蚀刻第一材料18的一些部分以产生图5的构造。
参看图6，已从隔开第二材料20之间蚀刻第一材料18，且已形成包含收纳于第一材料18上的隔开第二材料20的隔开第二特征22。第二特征22与第一特征14隔开。可由技术人员选择任何适当的大体上各向异性蚀刻化学处理及条件以用于产生图6的构造。在一个实施例中，在对第二材料20的任何移除之前，第二材料20具有平面最外表面。在一个实施例中，在对第一材料18的此蚀刻期间，除第一材料18以外无其它蚀刻掩模收纳于隔开第一特征14中的任一者上。在一个实施例中，在对第一材料18的此蚀刻期间，无蚀刻掩模收纳于衬底上的任何位置。
参看图7，已横向修整来自图6的隔开第二特征22的宽度。用于此处理的实例技术包括蚀刻第二材料20及第一材料18。对隔开第一特征14的某种横向宽度修整也可在对隔开第二特征22的宽度的横向修整期间发生。或者且如从图6至图7的处理中所示，在对隔开第二特征22的宽度的横向修整期间未发生对隔开第一特征14的横向宽度修整。举例来说，可进行如上所述且取决于第二材料20及第一材料18的组合物来处理第一特征14的至少最外表面，以在产生图7的构造的过程中向隔开第一特征14提供一些或接近无限的抗蚀刻性。
无论如何，图7的实例横向修整可能引起或可能不引起每一隔开第二特征22的相等宽度，及/或每一隔开第二特征22的第二材料20及第一材料18的相等宽度。又，所有隔开第一特征14被展示为具有相对于彼此的相同相应起始尺寸，且第二特征22也被展示为具有相对于彼此的相同相应起始尺寸，但不要求此情况。此外且无论如何，可在第一材料及第二材料的程度中相对于彼此同时进行横向修整的动作，及/或可取决于第二材料20及第一材料18的组合物而使用多种不同蚀刻化学处理。举例来说，在材料20及18的组合物两者均为有机的情况下，可用于横向修整隔开第二特征22的第二材料20及第一材料18的宽度的实例处理大体上同样包括以上在由图2的构造产生图1的构造时所描述处理中的任一者。此外且无论如何，可在横向修整的动作期间发生隔开第一特征14及隔开第二特征22的相应厚度的一些减小或无减小。
在一个实施例中，制造衬底的方法包括在衬底上形成隔开第一特征及隔开第二特征，其中第一特征及第二特征与另一者中的每一者交替，且其相对于彼此隔开。在横向修整隔开第二特征的宽度的动作时/期间，将隔开第二特征的宽度横向修整到比对隔开第一特征的宽度的任何横向修整更大的程度。
隔片形成于隔开第一特征的侧壁及隔开第二特征的侧壁上，且所述隔片具有不同于隔开第一特征的组合物且不同于隔开第二特征的组合物的某组合物。可使用任何现存或有待开发的技术，其中一个实例展示在图8及图9中。参看图8，隔片形成层28已沉积于图7构造的隔开第一特征14及隔开第二特征22上。预期任何适当材料，其中隔开第一特征14及隔开第二特征22中的至少一些(通过不是所有)可相对于其而被选择性蚀刻。
参看图9，隔片形成层28已被各向异性蚀刻以形成隔片30且向外暴露隔开第一特征14及隔开第二特征22。在一个实施例中，此处理可用无掩模方式进行，其中在隔片形成层28的蚀刻以产生图9的构造期间，无掩模收纳于衬底上。
参看图10，已从衬底移除第一特征14(图中未展示)及第二特征22(图中未展示)。实例技术包括蚀刻，其中技术人员能够选择任何现存或有待开发的蚀刻化学处理及条件。图10描绘一个实例实施例，其中包含隔片30的掩模图案32已形成于衬底12上。此图还描绘一实例实施例，其中隔片30具有至少两个不同厚度，尽管可引起共同厚度或厚度的更多可变性。在一个实施例中，掩模图案32的隔片30分别包含紧邻隔片的交替的第一对31及第二对33。第一对31的隔片30具有第一共同厚度，且第二对33的隔片30具有第二共同厚度。第一厚度及第二厚度是不同的。
例如，可进行以上处理以引起可能为或可能并非次光刻的间距倍增。无论如何，图1至图10实施例描绘掩模图案32(图10)，其已经形成以具有为图2中的隔开掩模特征16的间距“P”的四分之一(为4的整数因子)的间距。图1至图10中任何程度的间距减小(包括非整数的分数减小)或其它当然将很大程度上基于隔开特征的可发生的横向修整(例如在形成图2、图6及图7的构造时)的程度结合用以产生特征及在特征之间的间隔的沉积层的厚度来确定。举例来说，图3中的第一材料18的沉积厚度与用以产生图6构造的蚀刻技术相结合地影响图6中的隔开第二特征22的宽度。此外且无论如何，第一特征16及/或第二特征22中的一些或所有可在形成图7构造之后经进一步横向修整。此外，可通过移除第一特征14及第二特征22的动作及/或随后此后通过专用横向修整步骤来横向修整图10的隔片30。
将包含隔片的掩模图案用于经由此掩模图案处理在高度上收纳于其下的衬底。此处理可构成任何现存或有待开发的技术，其中蚀刻及/或离子植入为特定实例。图11描绘此处理的一个实例，其中在蚀刻到衬底10的材料12中时掩模图案32已用作蚀刻掩模。
接着参看图12至图17描述额外实施例。图12描绘在处理序列上对应于图8的工艺的替代实施例衬底片段10a。已在适当的地方利用来自首先描述的实施例的相同数字，其中构造差异以后缀“a”或以不同数字指示。当后缀“a”指示不同构造时，用于这些构造的实例材料与用于以上实施例中的无后缀“a”的相同数字的材料相同。可变材料40已形成于图7构造的第一特征14及第二特征22上。可变材料40与其与之形成界面的某些材料选择性或均一地相互作用。可变材料40可被浇铸于预先图案化表面上(例如如图所示)且可为保形或非保形的。经由旋转浇铸、浸渍浇铸(dip-casting)、滴落浇铸(drop-casting)或类似浇铸的浇铸为实例。将用来自隔开第二特征的材料改变可变材料，以在隔开第二特征的侧壁上形成经改变材料。仅举例来说，经改变材料可在沉积可变材料后即刻自发形成，或(例如)经由热、光子、电子、离子(其包括基于酸的化学处理)处理随后被激活。因此，改变可在沉积期间及/或在沉积之后发生。在一个实施例中，直到可变材料的沉积完成之后才发生改变。此外，改变在限制试剂或均衡条件的状况下可为自限制的，或在反应物过量的情况下在动力学上停止。可变材料40可具有平面最外表面或非平面最外表面，其中图12中描绘了实例平面最外表面42。可变材料可能为或可能并非为均质的。
材料40可类似于可从科莱恩国际有限公司(Clariant International，Ltd.)购买到的一类材料，如所谓的“AZ R”材料，例如被指定为AZ R200TM、AZ R500TM及AZ R600TM的材料。“AZ R”材料含有有机组合物，其在暴露于从化学放大抗蚀剂释放的酸时即刻交联。因此，例如，这些材料构成实例可变材料，其中隔开第二特征20的材料包含化学放大抗蚀剂。更具体地说，“AZ R”材料可涂布于光致抗蚀剂上，且随后可在从约100℃到约120℃的温度下烘烤抗蚀剂以将酸从抗蚀剂扩散到可变材料中，以在最接近抗蚀剂的可变材料的区域内形成化学交联。材料的邻近于抗蚀剂的部分因此相对于材料的并非充分接近于抗蚀剂的其它部分而选择性硬化。材料接着可被暴露于相对于硬化部分选择性移除非硬化部分的条件。此移除可利用(例如)去离子水中的10％异丙醇或由科莱恩国际有限公司作为“SOLUTION CTM”销售的溶液来完成。利用“AZ R”材料的工艺有时被视为RELACS(由化学微缩辅助的分辨率增强光刻，Resolution EnhancementLithography Assisted by Chemical Shrink)工艺的实例。
使用“AZ R”材料的挑战在于其在组合物上可足够类似于光致抗蚀剂，以致于可能难以相对于经硬化“AZ R”材料而选择性移除光致抗蚀剂。在一个实施例中，可变材料40与“AZ R”材料的类似之处可在于其可包含类似或相同有机组合物，在烘烤衬底时，所述有机组合物在暴露于从材料40位于其上的材料14、20、18所释放的一种或一者以上物质(例如，酸)时即刻改变(例如，形成交联)。然而，不同于“AZ R”材料，材料40还可含有分散于有机组合物中的一种或一者以上成分，提供此些成分旨在相对于特征14及22的材料在化学上改变材料40(例如，在可相对于材料40选择性移除特征14及22的材料的实施例中的光致抗蚀剂及/或其它有机材料)。可分散于材料40的有机组合物中的成分可包括钛、碳、氟、溴、硅及锗中的一者或一者以上。分散于有机组合物中的任何碳可为碳化化合物的一部分，因此其在化学上不同于有机组合物的块体碳(bulk carbon)。任何氟及/或溴可(例如)包含氢氟酸及氢溴酸。在一些实施例中，分散于材料40的有机组合物中的成分包括一种或一者以上无机成分，例如，硅、锗、金属(例如，钛、钨、铂等)及/或含金属化合物(例如，金属氮化物、金属硅化物等)。类似于“AZ R”材料的材料40的成分可被称为“AZ R”型组合物。因此，在一些实施例中，可变材料40可被认为具有分散于有机“AZ R”型组合物中的一种或一者以上无机成分。然而，可变材料40可包含除有机组合物且除“AZ R”型组合物以外的材料，例如如下文所解释。
参看图13，衬底10a已经受引起材料20及40的相互扩散及材料14及40的相互扩散的条件。材料20及14的某物质改变材料40，以形成最接近隔开第一特征14及隔开第二特征22的经改变材料44。因此，能够用来自第一特征及第二特征的材料改变可变材料，以在第一特征及第二特征的侧壁上形成经改变材料，例如如图13中所示。在一个实施例中，所述改变改变邻近于隔开第一特征14及隔开第二特征22中的每一者的可变材料40的一部分以形成经改变材料44，同时使隔开第一特征及隔开第二特征远端的可变材料的部分维持不变。图13还描绘一实施例，其中已在高度上在第一特征14及第二特征22上形成经改变材料44。经改变材料44可能为或可能并非均质的。
在一些实施例中，第一特征14及第二特征22的材料包含化学放大光致抗蚀剂，且赋予材料44的改变的来自此光致抗蚀剂的物质为酸。可通过在至少约100℃的温度下烘烤半导体衬底10a引起酸从光致抗蚀剂释放。酸形成与材料40的“AZ R”型组合物的交联。可通过修改烘烤时间及烘烤温度中的一者或两者来调整交联的数量及交联从特征14及22扩展开的距离。
作为材料14、18及20包含硅的额外实例，实例可变材料40为耐火金属(例如钛)以引起最终形成包含金属硅化物的经改变材料的反应。仅举例来说，此在第US2007/0049030号美国专利申请公开案中展示且描述。当然也预期至少部分地取决于隔开第二特征的组合物的额外可变材料，且不管其是现存或有待开发。
参看图14，且在一个实施例中，(例如)通过相对于经改变材料44的选择性蚀刻，已移除材料40的未改变以形成材料44的未反应远端部分(图中未展示)。技术人员可取决于材料40、44及12的组合物而选择适当化学处理及条件。举例来说，关于以上所提到的“AZ R”型组合物，可利用如上所论述的异丙醇及/或SOLUTION CTM完成此移除。在材料40可包含分散于“AZ R”型组合物中的额外成分的情况下，可在移除材料40的未改变区域时简单地冲洗掉这些成分。或者，可用移除额外成分的溶剂移除这些额外成分。举例来说，如果将二氧化硅用作材料40的成分，则可在移除材料40的未改变区域期间利用氢氟酸，以确保除未改变区域的“AZ R”型组合物以外还移除未改变区域的二氧化硅。
参看图15，已各向异性地蚀刻经改变材料44以形成隔片35。
参看图16，已从衬底移除第一特征16及第二特征22，从而形成包含经改变材料44的掩模图案37。
参看图17，已经由掩模图案37处理衬底10a。图17中所描绘的实例处理为离子植入的处理，其形成植入区域46。
接着参看图18至图27关于衬底片段10b描述制造衬底的方法的额外实施例。在适当的地方利用关于上述实施例的相同数字，其中构造上的差异用后缀“b”或用不同数字指示。当后缀“b”指示不同构造时，用于这些构造的实例材料可与用于以上实施例中的无后缀“b”的相同数字的材料相同。图18描绘图3的处理的替代处理，且其中可变材料40b已形成于隔开第一特征14上。
参看图19，已用来自隔开第一特征14的材料改变可变材料40b，以在隔开第一特征14的侧壁上形成经改变材料44b。关于可变材料40及经改变材料44，处理可如上文所描述或以其它方式。
参看图20，已从衬底10b移除可变材料40b的未改变的那些部分(图中未展示)。
参看图21，第一材料20b已沉积于经改变材料44b上，且具有不同于经改变材料44b的组合物的某组合物。
参看图22，已移除第一材料20b的仅一部分以暴露经改变材料44b且形成隔开第一材料20b。
参看图23，已从隔开第一材料20b与隔开第一特征14之间蚀刻经改变材料44b(图中未展示)。
参看图24，已横向修整隔开第一材料20b的宽度，且已形成隔开第二特征22b。
在一个实施例中，具有不同于隔开第一特征的组合物且不同于隔开第一材料的组合物的某组合物的各向异性蚀刻隔片形成于隔开第一特征的侧壁及隔开第一材料的侧壁上。举例来说，图25描绘隔片形成层28的沉积，且图26描绘对隔片形成层28的蚀刻以形成隔片30。
参看图27，已从衬底移除隔开第一特征14(图中未展示)及隔开第一材料20b(图中未展示)，借此形成包含各向异性蚀刻隔片30的掩模图案32。将经由掩模图案32(例如)使用如上所述的任何技术处理衬底12。
还预期由图20至图27描绘的实施例的替代实施例。举例来说，图19的材料40b可经处理以便移除其仅一部分以暴露第二经改变材料44b且形成隔开可变材料，而非沉积材料20b且移除其部分。举例来说，可移除图19的材料40b以直接产生图22的构造，其中材料20b由材料40b取代。在形成此隔开可变材料之后，将从隔开可变材料之间蚀刻经改变材料44b，且将形成包含隔开可变材料的第三特征，其中第三特征与第二特征隔开。举例来说，在已移除图21的材料44之后，可形成图23的构造，其中材料20b由隔开可变材料4b取代。接着可如参看图24至图27所展示且描述继续进行处理。
接着参看图28至图32描述额外实施例。图28关于衬底片段10c描绘图25的处理的替代处理。已在适当的地方利用来自上述实施例的相同数字，其中构造差异用后缀“d”或用不同数字指示。当后缀“d”指示不同构造时，用于这些构造的实例材料与用于以上实施例中的无后缀“d”的相同数字的材料相同。在图28的处理之前，图18至图24的处理已发生，其中图18的材料40b可被当作第一可变材料，其形成于隔开第一特征14上，且用来自隔开第一特征14的材料改变第一可变材料，以在隔开第一特征14的侧壁上形成第一经改变材料44b。第一材料20b沉积于第一经改变材料44b上。随后移除第一材料20b的仅一部分以暴露第一经改变材料44b且形成隔开材料20b。从隔开第一材料20b与隔开第一特征14之间蚀刻第一经改变材料。横向修整隔开第一材料20b的宽度，且已形成隔开第二特征22b。或者，可代替第一材料使用可变材料的未改变部分，如上所述。
参看图28，第二可变材料60已沉积于隔开第一特征14及隔开第一材料20b上。第二可变材料60的组合物及属性与以上对于可变材料40所描述的组合物及属性相同，且至少部分地取决于隔开第一特征14及隔开第二特征22b的组合物。
参看图29，已用来自隔开第一特征14的材料且用来自隔开第一材料/第二隔开特征22c的材料改变第二可变材料60，以在隔开第一特征14的侧壁上且在隔开第一材料/第二隔开特征22c的侧壁上形成第二经改变材料62。
参看图30，已从衬底相对于第二经改变材料62选择性地移除未改变的第二可变材料60(图中未展示)。
参看图31，已各向异性地蚀刻第二经改变材料62以形成隔片30c。
参看图32，已从衬底移除第一特征14(图中未展示)及第一材料/隔开第二特征22b(图中未展示)，借此形成包含第二经改变材料62的掩模图案49。将经由掩模图案49(例如)使用如上所述的任何技术处理衬底12。

Claims (17)

1.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征及隔开第二特征，所述第一特征及第二特征相互交替且相对于彼此隔开；
在横向修整所述隔开第二特征的宽度的同时，横向修整所述隔开第二特征的宽度到比对所述隔开第一特征的宽度的任何横向修整更大的程度；
在所述横向修整之后，在所述隔开第一特征的侧壁上及所述隔开第二特征的侧壁上形成隔片，所述隔片具有与所述隔开第一特征的组合物不同且与所述隔开第二特征的组合物不同的某组合物；
在形成所述隔片之后，从所述衬底移除所述隔开第一特征及所述隔开第二特征；及
在所述从所述衬底移除所述隔开第一特征及隔开第二特征之后，经由包含所述隔片的掩模图案处理所述衬底。
2.根据权利要求1所述的方法，其中形成所述隔开第二特征以包含收纳于第一材料上的第二材料，所述第一材料及第二材料具有某不同组合物。
3.根据权利要求1所述的方法，其中形成所述隔片包含在所述隔开第一特征及所述隔开第二特征上沉积可变材料，及用来自所述隔开第一特征的材料且用来自所述隔开第二特征的材料改变所述可变材料以形成包含所述隔片的经改变材料。
4.根据权利要求1所述的方法，其中对所述隔开第二特征的宽度的所述横向修整包含蚀刻；且
进一步包含处理所述隔开第一特征的最外表面以提供所述隔开第一特征对所述蚀刻的抗性。
5.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征；
在所述隔开第一特征上沉积第一材料，所述第一材料具有与所述隔开第一特征的组合物不同的某组合物；
在所述第一材料上沉积第二材料，所述第二材料具有与所述第一材料的组合物不同的某组合物；
移除所述第二材料的仅一部分以暴露所述第一材料，且形成收纳于所述第一材料上的隔开第二材料；
在形成所述隔开第二材料之后，从所述隔开第二材料之间蚀刻所述第一材料，且形成包含收纳于第一材料上的隔开第二材料的隔开第二特征，所述第二特征与所述第一特征隔开；
在对所述第一材料的所述蚀刻之后，横向修整所述隔开第二特征的宽度；
在所述横向修整之后，在所述隔开第一特征的侧壁上及所述隔开第二特征的侧壁上形成隔片，所述隔片具有与所述隔开第一特征的组合物不同且与所述隔开第二特征的组合物不同的某组合物；
在形成所述隔片之后，从所述衬底移除所述第一特征及所述第二特征；及
在所述从所述衬底移除所述第一特征及所述第二特征之后，经由包含所述隔片的掩模图案处理所述衬底。
6.根据权利要求5所述的方法，其中形成所述隔片包含在所述隔开第一特征及所述隔开第二特征上沉积可变材料，及用来自所述隔开第一特征的材料且用来自所述隔开第二特征的材料改变所述可变材料以形成包含所述隔片的经改变材料。
7.根据权利要求5所述的方法，其中所述掩模图案的所述隔片具有至少两个不同厚度。
8.根据权利要求5所述的方法，其中所述掩模图案的所述隔片包含交替第一对及第二对紧邻隔片，所述第一对的所述隔片具有第一共同厚度，且所述第二对的所述隔片具有第二共同厚度，所述第一厚度及第二厚度是不同的。
9.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征；
在所述隔开第一特征上沉积第一材料，所述第一材料具有与所述隔开第一特征的组合物不同的某组合物；
在所述第一材料上沉积第二材料，所述第二材料具有与所述第一材料的组合物不同的某组合物；
移除所述第二材料的仅一部分以暴露所述第一材料，且形成收纳于所述第一材料上的隔开第二材料；
在形成所述隔开第二材料之后，从所述隔开第二材料之间蚀刻所述第一材料且形成包含收纳于第一材料上的隔开第二材料的隔开第二特征，所述第二特征与所述第一特征隔开；
在所述第一材料的所述蚀刻之后，横向修整所述隔开第二特征的宽度；
在所述横向修整之后，在所述隔开第一特征及所述隔开第二特征上沉积可变材料，及用来自所述隔开第一特征的材料且用来自所述隔开第二特征的材料改变所述可变材料，以在所述隔开第一特征的侧壁上及所述隔开第二特征的侧壁上形成经改变材料；
在所述改变之后，从所述衬底移除所述第一特征及所述第二特征；及
在从所述衬底移除所述第一特征及所述第二特征之后，经由包含所述经改变材料的掩模图案处理所述衬底。
10.根据权利要求9所述的方法，其中所述改变改变所述可变材料的邻近于所述隔开第一特征及所述隔开第二特征中的每一者的一部分以形成所述经改变材料，同时使所述可变材料的在所述隔开第一特征及所述隔开第二特征远端的部分维持不变。
11.根据权利要求10所述的方法，其包含相对于所述经改变材料而选择性地蚀刻掉所述远端部分。
12.根据权利要求9所述的方法，其中所述改变在所述隔开第一特征的顶部上及所述隔开第二特征的顶部上形成经改变材料。
13.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征；
在所述隔开第一特征上沉积可变材料，且用来自所述隔开第一特征的材料改变所述可变材料，以在所述隔开第一特征的侧壁上形成经改变材料；
在所述经改变材料上沉积第一材料，所述第一材料具有与所述经改变材料的组合物不同的某组合物；
移除所述第一材料的仅一部分以暴露所述经改变材料且形成隔开第一材料；在形成所述隔开第一材料之后，从所述隔开第一材料与所述隔开第一特征之间蚀刻所述经改变材料；
在对所述经改变材料的所述蚀刻之后，横向修整所述隔开第一材料的宽度；
在所述横向修整之后，在所述隔开第一特征的侧壁上及所述隔开第一材料的侧壁上形成各向异性蚀刻隔片，所述各向异性蚀刻隔片具有与所述隔开第一特征的组合物不同且与所述隔开第一材料的组合物不同的某组合物；
在形成所述各向异性蚀刻隔片之后，从所述衬底移除所述隔开第一特征及所述隔开第一材料；及
在从所述衬底移除所述隔开第一特征及所述隔开第一材料之后，经由包含所述各向异性蚀刻隔片的掩模图案处理所述衬底。
14.根据权利要求13所述的方法，其中所述隔开第一特征包含光致抗蚀剂，且所述可变材料包含分散于在暴露于酸时可交联的有机组合物中的一种或一种以上无机成分，其中来自所述隔开第一特征的所述材料包括酸，且所述改变所述可变材料包含在暴露于来自所述隔开第一特征的所述材料中的所述酸时在所述有机组合物内形成交联。
15.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征；
在所述隔开第一特征上沉积可变材料，且用来自所述隔开第一特征的材料改变所述可变材料的仅一些可变材料，以在所述隔开第一特征的侧壁上形成经改变材料且在高度上在所述经改变材料上方及之间留下可变材料；
在所述改变之后，移除所述可变材料的仅一部分以暴露所述经改变材料且形成隔开可变材料；
在形成所述隔开可变材料之后，从所述隔开可变材料与所述隔开第一特征之间蚀刻所述经改变材料；
在对所述经改变材料的所述蚀刻之后，横向修整所述隔开可变材料的宽度；
在所述横向修整之后，在所述隔开第一特征的侧壁上及所述隔开可变材料的侧壁上形成各向异性蚀刻隔片，所述各向异性蚀刻隔片具有与所述隔开第一特征的组合物不同且与所述隔开可变材料的组合物不同的某组合物；
在形成所述各向异性蚀刻隔片之后，从所述衬底移除所述隔开第一特征及所述隔开可变材料；及
在从所述衬底移除所述隔开第一特征及所述隔开可变材料之后，经由包含所述各向异性蚀刻隔片的掩模图案处理所述衬底。
16.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征；
在所述隔开第一特征上沉积第一可变材料，且用来自所述隔开第一特征的材料改变所述第一可变材料，以在所述隔开第一特征的侧壁上形成第一经改变材料；
在所述第一经改变材料上沉积第一材料，所述第一材料具有与所述第一经改变材料的组合物不同的某组合物；
移除所述第一材料的仅一部分以暴露所述第一经改变材料且形成隔开第一材料；
在形成所述隔开第一材料之后，从所述隔开第一材料与所述隔开第一特征之间蚀刻所述第一经改变材料；
在对所述第一经改变材料的所述蚀刻之后，横向修整所述隔开第一材料的宽度；
在所述横向修整之后，在所述隔开第一特征及所述隔开第一材料上沉积第二可变材料，及用来自所述隔开第一特征的材料且用来自所述隔开第一材料的材料改变所述第二可变材料，以在所述隔开第一特征的侧壁上及所述隔开第一材料的侧壁上形成第二经改变材料；
在形成所述第二经改变材料之后，从所述衬底移除所述隔开第一特征及所述隔开第一材料；及
在从所述衬底移除所述隔开第一特征及隔开第一材料之后，经由包含所述第二经改变材料的掩模图案处理所述衬底。
17.一种制造衬底的方法，其包含：
在衬底上形成隔开第一特征；
在所述隔开第一特征上沉积第一可变材料，且用来自所述隔开第一特征的材料改变所述第一可变材料的仅一些可变材料，以在所述隔开第一特征的侧壁上形成第一经改变材料，且在高度上在所述第一经改变材料上方及之间留下第一可变材料；
在对所述第一可变材料的所述改变之后，移除所述第一可变材料的仅一部分以暴露所述第一经改变材料且形成隔开第一可变材料；
在形成所述隔开第一可变材料之后，从所述隔开第一可变材料与所述隔开第一特征之间蚀刻所述第一经改变材料；
在对所述第一经改变材料的所述蚀刻之后，横向修整所述隔开第一可变材料的宽度；
在所述横向修整之后，在所述隔开第一特征及所述隔开第一可变材料上沉积第二可变材料，及用来自所述隔开第一特征的材料且用来自所述隔开可变材料的材料改变所述第二可变材料，以在所述隔开第一特征的侧壁上及所述隔开可变材料的侧壁上形成第二经改变材料；
在形成所述第二经改变材料之后，从所述衬底移除所述隔开第一特征及所述隔开第一可变材料；及
在所述从所述衬底移除所述隔开第一特征及隔开第一可变材料之后，经由包含所述第二经改变材料的掩模图案处理所述衬底。
CN200980148546.9A 2008-12-04 2009-11-11 制造衬底的方法 Active CN102239539B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/328,464 US8247302B2 (en) 2008-12-04 2008-12-04 Methods of fabricating substrates
US12/328,464 2008-12-04
PCT/US2009/063978 WO2010065249A2 (en) 2008-12-04 2009-11-11 Methods of fabricating substrates

Publications (2)

Publication Number Publication Date
CN102239539A CN102239539A (zh) 2011-11-09
CN102239539B true CN102239539B (zh) 2013-10-09

Family

ID=42231569

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980148546.9A Active CN102239539B (zh) 2008-12-04 2009-11-11 制造衬底的方法

Country Status (8)

Country Link
US (2) US8247302B2 (zh)
EP (1) EP2353173B1 (zh)
JP (1) JP5418923B2 (zh)
KR (1) KR101428845B1 (zh)
CN (1) CN102239539B (zh)
SG (1) SG171865A1 (zh)
TW (1) TWI405244B (zh)
WO (1) WO2010065249A2 (zh)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7790360B2 (en) * 2007-03-05 2010-09-07 Micron Technology, Inc. Methods of forming multiple lines
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
NL2004276A (en) * 2009-03-04 2010-09-06 Asml Netherlands Bv A method of measuring a characteristic.
US8268543B2 (en) * 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
KR101807665B1 (ko) 2011-08-23 2017-12-12 삼성전자 주식회사 미세 패턴의 형성 방법
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US20140054756A1 (en) * 2012-08-23 2014-02-27 Michael Hyatt Anti spacer process and semiconductor structure generated by the anti spacer process
JP5989810B2 (ja) 2013-02-07 2016-09-07 シャープ株式会社 半導体装置およびその製造方法
US9457450B2 (en) 2013-03-08 2016-10-04 Tera Xtal Technology Corporation Pad conditioning tool
US8932957B2 (en) * 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
KR102104058B1 (ko) 2013-09-27 2020-04-23 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US9177797B2 (en) * 2013-12-04 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using high selectivity spacers for pitch reduction
CN103996602B (zh) * 2014-06-09 2016-08-31 上海华力微电子有限公司 一种采用双侧墙工艺形成超低尺寸图形的方法
TWI632437B (zh) * 2014-11-07 2018-08-11 羅門哈斯電子材料有限公司 用於形成凸紋影像的方法
US9786503B2 (en) * 2015-04-08 2017-10-10 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning schemes without using hard masks
US9455177B1 (en) * 2015-08-31 2016-09-27 Dow Global Technologies Llc Contact hole formation methods
KR102447178B1 (ko) * 2015-09-01 2022-09-26 삼성전자주식회사 반도체 장치의 제조 방법
US9882028B2 (en) * 2016-06-29 2018-01-30 International Business Machines Corporation Pitch split patterning for semiconductor devices
US10217633B2 (en) * 2017-03-13 2019-02-26 Globalfoundries Inc. Substantially defect-free polysilicon gate arrays
US10475648B1 (en) 2018-05-01 2019-11-12 United Microelectronics Corp. Method for patterning a semiconductor structure
DE102019118612B4 (de) * 2018-09-28 2024-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Lithographieprozess für halbleiterpackaging und daraus entstehende strukturen

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6893972B2 (en) * 2001-08-31 2005-05-17 Infineon Technologies Ag Process for sidewall amplification of resist structures and for the production of structures having reduced structure size
CN101026087A (zh) * 2006-02-24 2007-08-29 海力士半导体有限公司 形成半导体器件的精细图案的方法
CN101145515A (zh) * 2006-09-12 2008-03-19 海力士半导体有限公司 形成半导体器件的精细图案的方法
JP2008072101A (ja) * 2006-09-12 2008-03-27 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
US7524607B2 (en) * 2003-11-17 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Water soluble negative tone photoresist

Family Cites Families (224)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1301485A (en) * 1918-12-17 1919-04-22 Hilmar Mueller Pump.
BE900156A (fr) 1984-07-13 1985-01-14 Itt Ind Belgium Procede pour superposer deux couches de vernis photosensibles positifs.
JPS6435916A (en) * 1987-07-31 1989-02-07 Hitachi Ltd Formation of fine pattern
US4910168A (en) * 1988-05-06 1990-03-20 Mos Electronics Corporation Method to reduce silicon area for via formation
US5008207A (en) * 1989-09-11 1991-04-16 International Business Machines Corporation Method of fabricating a narrow base transistor
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5047117A (en) 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
US5420067A (en) * 1990-09-28 1995-05-30 The United States Of America As Represented By The Secretary Of The Navy Method of fabricatring sub-half-micron trenches and holes
US5382315A (en) * 1991-02-11 1995-01-17 Microelectronics And Computer Technology Corporation Method of forming etch mask using particle beam deposition
US5372916A (en) 1991-09-12 1994-12-13 Hitachi, Ltd. X-ray exposure method with an X-ray mask comprising phase shifter sidewalls
US5703675A (en) 1992-01-17 1997-12-30 Nikon Corporation Projection-exposing apparatus with deflecting grating member
US5573837A (en) 1992-04-22 1996-11-12 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
US5254218A (en) 1992-04-22 1993-10-19 Micron Technology, Inc. Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer
US5386132A (en) 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
JP3270227B2 (ja) 1993-05-26 2002-04-02 富士写真フイルム株式会社 電動巻き上げ装置
JP3317582B2 (ja) * 1994-06-01 2002-08-26 菱電セミコンダクタシステムエンジニアリング株式会社 微細パターンの形成方法
US5429988A (en) * 1994-06-13 1995-07-04 United Microelectronics Corporation Process for producing high density conductive lines
KR970007173B1 (ko) 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
DE19526011C1 (de) 1995-07-17 1996-11-28 Siemens Ag Verfahren zur Herstellung von sublithographischen Ätzmasken
US5905279A (en) 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
US7064376B2 (en) 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
JP2006245625A (ja) 1997-06-20 2006-09-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
TW454339B (en) 1997-06-20 2001-09-11 Hitachi Ltd Semiconductor integrated circuit apparatus and its fabricating method
US6207523B1 (en) 1997-07-03 2001-03-27 Micron Technology, Inc. Methods of forming capacitors DRAM arrays, and monolithic integrated circuits
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100247862B1 (ko) 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6087263A (en) 1998-01-29 2000-07-11 Micron Technology, Inc. Methods of forming integrated circuitry and integrated circuitry structures
US6605541B1 (en) 1998-05-07 2003-08-12 Advanced Micro Devices, Inc. Pitch reduction using a set of offset masks
US6140217A (en) 1998-07-16 2000-10-31 International Business Machines Corporation Technique for extending the limits of photolithography
US6303272B1 (en) 1998-11-13 2001-10-16 International Business Machines Corporation Process for self-alignment of sub-critical contacts to wiring
EP1039533A3 (en) 1999-03-22 2001-04-04 Infineon Technologies North America Corp. High performance dram and method of manufacture
US6667502B1 (en) 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
KR100620651B1 (ko) 2000-06-22 2006-09-13 주식회사 하이닉스반도체 반도체 소자의 미세패턴 제조방법
US6339241B1 (en) 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
KR100340879B1 (ko) 2000-06-29 2002-06-20 박종섭 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법
US6429123B1 (en) 2000-10-04 2002-08-06 Vanguard International Semiconductor Corporation Method of manufacturing buried metal lines having ultra fine features
JP3406302B2 (ja) 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US6580136B2 (en) 2001-01-30 2003-06-17 International Business Machines Corporation Method for delineation of eDRAM support device notched gate
US6383952B1 (en) 2001-02-28 2002-05-07 Advanced Micro Devices, Inc. RELACS process to double the frequency or pitch of small feature formation
CA2340985A1 (en) 2001-03-14 2002-09-14 Atmos Corporation Interleaved wordline architecture
US6545904B2 (en) 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US6627524B2 (en) 2001-06-06 2003-09-30 Micron Technology, Inc. Methods of forming transistor gates; and methods of forming programmable read-only memory constructions
US20030008968A1 (en) 2001-07-05 2003-01-09 Yoshiki Sugeta Method for reducing pattern dimension in photoresist layer
US6590817B2 (en) 2001-07-23 2003-07-08 Micron Technology, Inc. 6F2 DRAM array with apparatus for stress testing an isolation gate and method
US6951822B2 (en) 2001-09-28 2005-10-04 Infineon Technologies North America Corp. Method for forming inside nitride spacer for deep trench device DRAM cell
KR100843888B1 (ko) 2001-12-14 2008-07-03 주식회사 하이닉스반도체 Ｒｅｌａｃｓ 물질을 이용하여 식각 내성이 향상된포토레지스트 패턴을 형성하는 방법
KR100569536B1 (ko) 2001-12-14 2006-04-10 주식회사 하이닉스반도체 Ｒｅｌａｃｓ 물질을 이용하여 패턴 붕괴를 방지하는 방법
KR20030056601A (ko) 2001-12-28 2003-07-04 주식회사 하이닉스반도체 플래시 메모리 소자의 소스 라인 형성 방법
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US6548401B1 (en) 2002-01-23 2003-04-15 Micron Technology, Inc. Semiconductor processing methods, and semiconductor constructions
JP2003234279A (ja) 2002-02-08 2003-08-22 Sony Corp レジストパターンの形成方法、半導体装置の製造方法およびレジストパターンの形成装置
JP3976598B2 (ja) 2002-03-27 2007-09-19 Ｎｅｃ液晶テクノロジー株式会社 レジスト・パターン形成方法
KR20030089063A (ko) 2002-05-16 2003-11-21 주식회사 하이닉스반도체 포토레지스트 패턴 형성방법
US6548385B1 (en) 2002-06-12 2003-04-15 Jiun-Ren Lai Method for reducing pitch between conductive features, and structure formed using the method
US6774051B2 (en) 2002-06-12 2004-08-10 Macronix International Co., Ltd. Method for reducing pitch
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6566280B1 (en) 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US6756619B2 (en) 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
US7205598B2 (en) 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
JP2004134574A (ja) 2002-10-10 2004-04-30 Renesas Technology Corp 半導体装置の製造方法
JP2004177952A (ja) 2002-11-20 2004-06-24 Rohm & Haas Electronic Materials Llc 多層フォトレジスト系
KR20040057582A (ko) 2002-12-26 2004-07-02 주식회사 하이닉스반도체 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법
US6916594B2 (en) 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
JP2004247399A (ja) 2003-02-12 2004-09-02 Renesas Technology Corp 半導体装置の製造方法
KR100540475B1 (ko) 2003-04-04 2006-01-10 주식회사 하이닉스반도체 미세 패턴 형성이 가능한 반도체 장치 제조 방법
US6919154B2 (en) 2003-05-05 2005-07-19 Xerox Corporation Photoconductive members
JP4287383B2 (ja) 2003-05-09 2009-07-01 富士通株式会社 レジストの加工方法及び半導体装置の製造方法
US6905975B2 (en) 2003-07-03 2005-06-14 Micron Technology, Inc. Methods of forming patterned compositions
US7230292B2 (en) 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
US7067385B2 (en) 2003-09-04 2006-06-27 Micron Technology, Inc. Support for vertically oriented capacitors during the formation of a semiconductor device
US7125781B2 (en) 2003-09-04 2006-10-24 Micron Technology, Inc. Methods of forming capacitor devices
US7030008B2 (en) 2003-09-12 2006-04-18 International Business Machines Corporation Techniques for patterning features in semiconductor devices
JP4143023B2 (ja) 2003-11-21 2008-09-03 株式会社東芝 パターン形成方法および半導体装置の製造方法
US7049652B2 (en) 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
US7023069B2 (en) 2003-12-19 2006-04-04 Third Dimension (3D) Semiconductor, Inc. Method for forming thick dielectric regions using etched trenches
KR100554514B1 (ko) 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US7037840B2 (en) 2004-01-26 2006-05-02 Micron Technology, Inc. Methods of forming planarized surfaces over semiconductor substrates
US7354847B2 (en) 2004-01-26 2008-04-08 Taiwan Semiconductor Manufacturing Company Method of trimming technology
US6864184B1 (en) 2004-02-05 2005-03-08 Advanced Micro Devices, Inc. Method for reducing critical dimension attainable via the use of an organic conforming layer
KR100781538B1 (ko) 2004-02-07 2007-12-03 삼성전자주식회사 성능이 향상된 멀티 게이트 트랜지스터용 액티브 구조의제조 방법, 이에 의해 제조된 액티브 구조 및 멀티 게이트트랜지스터
JP2005243681A (ja) 2004-02-24 2005-09-08 Tokyo Electron Ltd 膜改質方法、膜改質装置及びスリミング量の制御方法
US7390750B1 (en) * 2004-03-23 2008-06-24 Cypress Semiconductor Corp. Method of patterning elements within a semiconductor topography
US7098105B2 (en) 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US20050272220A1 (en) 2004-06-07 2005-12-08 Carlo Waldfried Ultraviolet curing process for spin-on dielectric materials used in pre-metal and/or shallow trench isolation applications
US7132333B2 (en) 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7521378B2 (en) 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
DE102004034572B4 (de) 2004-07-17 2008-02-28 Infineon Technologies Ag Verfahren zum Herstellen einer Struktur auf der Oberfläche eines Substrats
US7387939B2 (en) 2004-07-19 2008-06-17 Micron Technology, Inc. Methods of forming semiconductor structures and capacitor devices
US7202127B2 (en) 2004-08-27 2007-04-10 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7439152B2 (en) 2004-08-27 2008-10-21 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
EP1632744B1 (en) * 2004-09-07 2014-08-20 Saab Ab A simulation system
KR100640587B1 (ko) 2004-09-23 2006-11-01 삼성전자주식회사 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴을 가지는 반도체 소자의 제조 방법
CN100438040C (zh) 2004-10-14 2008-11-26 茂德科技股份有限公司 动态随机存取存储器的结构
US7595141B2 (en) 2004-10-26 2009-09-29 Az Electronic Materials Usa Corp. Composition for coating over a photoresist pattern
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
US7320911B2 (en) 2004-12-06 2008-01-22 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7390616B2 (en) 2005-01-12 2008-06-24 International Business Machines Corporation Method for post lithographic critical dimension shrinking using post overcoat planarization
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
JP4619839B2 (ja) * 2005-03-16 2011-01-26 株式会社東芝 パターン形成方法
US7557015B2 (en) 2005-03-18 2009-07-07 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7981595B2 (en) 2005-03-23 2011-07-19 Asml Netherlands B.V. Reduced pitch multiple exposure process
US7384849B2 (en) 2005-03-25 2008-06-10 Micron Technology, Inc. Methods of forming recessed access devices associated with semiconductor constructions
US7166533B2 (en) 2005-04-08 2007-01-23 Infineon Technologies, Ag Phase change memory cell defined by a pattern shrink material process
KR100674970B1 (ko) 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US7517753B2 (en) 2005-05-18 2009-04-14 Micron Technology, Inc. Methods of forming pluralities of capacitors
US7544563B2 (en) 2005-05-18 2009-06-09 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
KR100732289B1 (ko) 2005-05-30 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 미세 콘택 형성방법
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
JP4197691B2 (ja) 2005-06-21 2008-12-17 株式会社東芝 半導体装置の製造方法
US7459362B2 (en) 2005-06-27 2008-12-02 Micron Technology, Inc. Methods of forming DRAM arrays
US7271108B2 (en) 2005-06-28 2007-09-18 Lam Research Corporation Multiple mask process with etch mask stack
US7282401B2 (en) 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
KR100640657B1 (ko) 2005-07-25 2006-11-01 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US7776715B2 (en) 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7199005B2 (en) 2005-08-02 2007-04-03 Micron Technology, Inc. Methods of forming pluralities of capacitors
TWI264058B (en) 2005-08-09 2006-10-11 Powerchip Semiconductor Corp Method of correcting mask pattern and method of forming the same
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7262135B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Methods of forming layers
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
KR101200938B1 (ko) 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
US7265059B2 (en) 2005-09-30 2007-09-04 Freescale Semiconductor, Inc. Multiple fin formation
US20070085152A1 (en) 2005-10-14 2007-04-19 Promos Technologies Pte.Ltd. Singapore Reduced area dynamic random access memory (DRAM) cell and method for fabricating the same
US7696101B2 (en) 2005-11-01 2010-04-13 Micron Technology, Inc. Process for increasing feature density during the manufacture of a semiconductor device
US7390749B2 (en) 2005-11-30 2008-06-24 Lam Research Corporation Self-aligned pitch reduction
US7768055B2 (en) 2005-11-30 2010-08-03 International Business Machines Corporation Passive components in the back end of integrated circuits
KR100784062B1 (ko) 2006-01-20 2007-12-10 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100672123B1 (ko) 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
KR100703985B1 (ko) 2006-02-17 2007-04-09 삼성전자주식회사 반도체 소자의 제조 방법
US7745339B2 (en) 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7759253B2 (en) 2006-08-07 2010-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method and material for forming a double exposure lithography pattern
JP4801477B2 (ja) 2006-03-24 2011-10-26 富士通株式会社 レジスト組成物、レジストパターンの形成方法、半導体装置及びその製造方法
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US7557013B2 (en) 2006-04-10 2009-07-07 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8158333B2 (en) 2006-04-11 2012-04-17 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
JP2007294511A (ja) 2006-04-21 2007-11-08 Tdk Corp レジストパターンの形成方法、薄膜パターンの形成方法及びマイクロデバイスの製造方法
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7314810B2 (en) 2006-05-09 2008-01-01 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
US7429533B2 (en) 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7709341B2 (en) 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US7625776B2 (en) 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7628932B2 (en) 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
KR100801078B1 (ko) 2006-06-29 2008-02-11 삼성전자주식회사 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
KR100843870B1 (ko) 2006-07-14 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
JP4724072B2 (ja) 2006-08-17 2011-07-13 富士通株式会社 レジストパターンの形成方法、半導体装置及びその製造方法
US7521371B2 (en) 2006-08-21 2009-04-21 Micron Technology, Inc. Methods of forming semiconductor constructions having lines
JP4319671B2 (ja) * 2006-08-22 2009-08-26 富士通株式会社 レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR100761857B1 (ko) 2006-09-08 2007-09-28 삼성전자주식회사 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법
US7790357B2 (en) 2006-09-12 2010-09-07 Hynix Semiconductor Inc. Method of forming fine pattern of semiconductor device
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7902081B2 (en) 2006-10-11 2011-03-08 Micron Technology, Inc. Methods of etching polysilicon and methods of forming pluralities of capacitors
US7553760B2 (en) 2006-10-19 2009-06-30 International Business Machines Corporation Sub-lithographic nano interconnect structures, and method for forming same
KR20080038963A (ko) 2006-10-31 2008-05-07 주식회사 하이닉스반도체 콘택을 갖는 반도체소자의 제조방법
KR100771891B1 (ko) 2006-11-10 2007-11-01 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
US8148052B2 (en) 2006-11-14 2012-04-03 Nxp B.V. Double patterning for lithography to increase feature spatial density
US20080113483A1 (en) 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
US20080120900A1 (en) 2006-11-29 2008-05-29 Femo Operations, Lp Systems and Methods for Repelling and/or Killing Pests Using Mulch
US7807575B2 (en) 2006-11-29 2010-10-05 Micron Technology, Inc. Methods to reduce the critical dimension of semiconductor devices
WO2008070060A2 (en) 2006-12-06 2008-06-12 Fujifilm Electronic Materials U.S.A., Inc. Device manufacturing process utilizing a double pattering process
US7786016B2 (en) 2007-01-11 2010-08-31 Micron Technology, Inc. Methods of uniformly removing silicon oxide and a method of removing a sacrificial oxide
US8236592B2 (en) 2007-01-12 2012-08-07 Globalfoundries Inc. Method of forming semiconductor device
US7842616B2 (en) 2007-01-22 2010-11-30 Advanced Technology Development Facility, Inc. Methods for fabricating semiconductor structures
US7741015B2 (en) 2007-02-16 2010-06-22 Shin-Etsu Chemical Co., Ltd. Patterning process and resist composition
US7785962B2 (en) 2007-02-26 2010-08-31 Micron Technology, Inc. Methods of forming a plurality of capacitors
US7790360B2 (en) 2007-03-05 2010-09-07 Micron Technology, Inc. Methods of forming multiple lines
US8083953B2 (en) 2007-03-06 2011-12-27 Micron Technology, Inc. Registered structure formation via the application of directed thermal energy to diblock copolymer films
KR100880323B1 (ko) 2007-05-11 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US20080292991A1 (en) 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7709390B2 (en) 2007-05-31 2010-05-04 Micron Technology, Inc. Methods of isolating array features during pitch doubling processes and semiconductor device structures having isolated array features
KR100886219B1 (ko) 2007-06-07 2009-02-27 삼성전자주식회사 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법
KR101101785B1 (ko) 2007-06-08 2012-01-05 도쿄엘렉트론가부시키가이샤 패터닝 방법
WO2008149989A1 (ja) * 2007-06-08 2008-12-11 Tokyo Electron Limited パターニング方法
KR20090001080A (ko) * 2007-06-29 2009-01-08 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US7682924B2 (en) 2007-08-13 2010-03-23 Micron Technology, Inc. Methods of forming a plurality of capacitors
JP2009049338A (ja) 2007-08-23 2009-03-05 Toshiba Corp 半導体装置及びその製造方法
US20090074958A1 (en) 2007-09-13 2009-03-19 Dequan Xiao Polymeric nanocompositions comprising self-assembled organic quantum dots
DE102007052050B4 (de) 2007-10-31 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement und Verfahren zum Erhöhen der Ätzselektivität während der Strukturierung einer Kontaktstruktur des Halbleiterbauelements
KR100874433B1 (ko) 2007-11-02 2008-12-17 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR20090050699A (ko) 2007-11-16 2009-05-20 주식회사 동부하이텍 미세 패턴 제조 방법 및 반도체 소자의 제조 방법
US8530147B2 (en) 2007-11-21 2013-09-10 Macronix International Co., Ltd. Patterning process
US7851135B2 (en) 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US8083958B2 (en) 2007-12-05 2011-12-27 International Business Machines Corporation Patterning method using a combination of photolithography and copolymer self-assemblying lithography techniques
JP2009194196A (ja) 2008-02-15 2009-08-27 Nec Electronics Corp 半導体装置の製造方法および半導体装置
US7906031B2 (en) 2008-02-22 2011-03-15 International Business Machines Corporation Aligning polymer films
US7713818B2 (en) 2008-04-11 2010-05-11 Sandisk 3D, Llc Double patterning method
KR20090110172A (ko) * 2008-04-17 2009-10-21 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8440576B2 (en) 2008-04-25 2013-05-14 Macronix International Co., Ltd. Method for pitch reduction in integrated circuit fabrication
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2009289974A (ja) 2008-05-29 2009-12-10 Toshiba Corp 半導体装置の製造方法
US7759193B2 (en) 2008-07-09 2010-07-20 Micron Technology, Inc. Methods of forming a plurality of capacitors
US20100021573A1 (en) * 2008-07-22 2010-01-28 Michael J Gonzalez Compositions and methods for the prevention of cardiovascular disease
US8158335B2 (en) 2008-09-15 2012-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. High etch resistant material for double patterning
JP2010087301A (ja) 2008-09-30 2010-04-15 Toshiba Corp 半導体装置の製造方法
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
JP5606019B2 (ja) 2009-07-21 2014-10-15 株式会社東芝 電力用半導体素子およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6893972B2 (en) * 2001-08-31 2005-05-17 Infineon Technologies Ag Process for sidewall amplification of resist structures and for the production of structures having reduced structure size
US7524607B2 (en) * 2003-11-17 2009-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Water soluble negative tone photoresist
CN101026087A (zh) * 2006-02-24 2007-08-29 海力士半导体有限公司 形成半导体器件的精细图案的方法
CN101145515A (zh) * 2006-09-12 2008-03-19 海力士半导体有限公司 形成半导体器件的精细图案的方法
JP2008072101A (ja) * 2006-09-12 2008-03-27 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法

Also Published As

Publication number Publication date
KR20110094189A (ko) 2011-08-22
US8703570B2 (en) 2014-04-22
TW201036033A (en) 2010-10-01
JP5418923B2 (ja) 2014-02-19
JP2012511253A (ja) 2012-05-17
US8247302B2 (en) 2012-08-21
EP2353173A4 (en) 2013-08-28
EP2353173A2 (en) 2011-08-10
SG171865A1 (en) 2011-07-28
TWI405244B (zh) 2013-08-11
KR101428845B1 (ko) 2014-08-08
EP2353173B1 (en) 2015-09-30
US20120295445A1 (en) 2012-11-22
WO2010065249A3 (en) 2010-07-22
WO2010065249A2 (en) 2010-06-10
CN102239539A (zh) 2011-11-09
US20100144153A1 (en) 2010-06-10

Similar Documents

Publication Publication Date Title
CN102239539B (zh) 制造衬底的方法
CN102239540B (zh) 制造衬底的方法
CN102239541B (zh) 制造衬底的方法
US7709396B2 (en) Integral patterning of large features along with array using spacer mask patterning process flow
US10707080B2 (en) Methods of patterning a target layer

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant