CN101145515A - 形成半导体器件的精细图案的方法 - Google Patents
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Abstract
本发明公开一种形成半导体器件精细图案的方法,所述方法包括:在包括基层的半导体基板之上形成光阻图案;在所述光阻图案的侧壁上形成交联层;然后除去所述光阻图案,以形成包括所述交联层的精细图案;利用所述精细图案作为蚀刻掩模来蚀刻所述基层。因此,所述基层具有比最小间距更小的尺寸。
Description
技术领域
本发明总的来说涉及形成具有超过光刻极限的间距的半导体器件精细图案的方法。
背景技术
由于诸如计算机等信息媒体的普及,半导体器件技术已经取得快速地发展。半导体器件必须高速操作并且具有高的存储容量。因此,半导体器件的制造技术必须制造出具有改进的集成度、可靠度及数据读取特征的高容量存储器件。
为了提高器件的集成度,已经开发出用于形成更精细图案的光刻技术。光刻技术包括使用诸如ArF(193nm)和VUV(157nm)的化学增幅型深紫外线(DUV)光源的曝光技术、以及将适合曝光光源的光阻材料显影的技术。
半导体器件的处理速度取决于图案的线宽。举例而言,当减小图案线宽时,便会增加处理速度,从而改进器件性能。因此,根据半导体器件的大小控制图案线宽的临界尺寸是很重要的。
下面描述一种形成半导体器件精细图案的传统方法。
在半导体基板之上形成基层,然后借助于光刻工序在该基层之上形成光阻图案。通过将光阻剂涂覆于该基层上并在所得到的结构上进行曝光与显影工序而获得该光阻图案。利用光阻图案作为蚀刻掩模而蚀刻基层,然后除去光阻图案以形成基层图案。
然而,由于受到光刻设备的分辨率限制,难以减小图案的线宽。
发明内容
本发明的各种不同实施例旨在提供形成具有超过光刻法极限的间距的半导体器件精细图案的方法。
根据本发明的一个实施例,一种形成半导体器件精细图案的方法包括:在包括基层的半导体基板之上形成光阻图案。在所述光阻图案以及所述包括基层的半导体基板之上形成含硅聚合物层。将所得到的包括所述含硅聚合物层、所述光阻图案及所述包括基层的半导体基板的结构进行曝光并烘烤,以便于在所述光阻图案与所述含硅聚合物层之间的界面处形成交联层。将经曝光与烘烤所得到的结构进行显影,从而在所述光阻图案的侧壁上形成厚度基本上恒定的所述交联层。蚀刻所述交联层,直到所述光阻图案的顶部露出为止。然后除去所述光阻图案,以形成包括所述交联层的精细图案。利用所述精细图案作为蚀刻掩模将所述基层图案化,以形成基层图案。
在一个实施例中,一种形成半导体器件精细图案的方法包括:在包括基层的半导体基板之上形成硬掩模膜。在所述硬掩模膜之上形成第一光阻图案。在所述第一光阻图案与所述硬掩模膜之上形成第一含硅聚合物层。将所得到的包括所述第一含硅聚合物层、所述第一光阻图案以及所述硬掩模膜的结构进行曝光并烘烤,以便于在所述第一光阻图案与所述第一含硅聚合物层之间的界面处形成交联层。将经曝光与烘烤所得到的结构进行显影,从而在所述第一光阻图案的侧壁上形成厚度基本上恒定的第一交联层。蚀刻所述第一交联层,直到所述第一光阻图案的顶部露出为止。然后除去所述第一光阻图案,以形成包括所述第一交联层的精细图案。利用所述精细图案作为蚀刻掩模将所述硬掩模膜图案化,以形成硬掩模膜图案。在所述硬掩模膜图案之间形成第二光阻图案。在所述第二光阻图案、所述硬掩模膜图案及所述基层上形成第二含硅聚合物层。将所得到的包括所述第二含硅聚合物层、所述第二光阻图案及所述硬掩模图案的结构进行曝光并烘烤,以便于在所述第二光阻图案与所述第二含硅聚合物层之间的界面处形成第二交联层。将经曝光与烘烤所得到的结构进行显影,从而在所述第二光阻图案的侧壁上形成厚度基本上恒定的所述第二交联层。蚀刻所述第二交联层,直到所述第二光阻图案的顶部露出为止。然后除去所述第二光阻图案,以形成包括所述第二交联层的第二精细图案。利用所述第二精细图案和所述硬掩模膜图案作为蚀刻掩模将所述基层图案化。所述硬掩模膜包括非晶碳层。
第一含硅聚合物与第二含硅聚合物含有环氧基作为可交联官能团。具体而言,通过曝光工序从光阻图案产生的酸渗透至含硅聚合物层内,并使环氧基的键合断裂。在烘烤工序中,含硅聚合物中的分离环氧基的端部与光阻材料的羟基交联。在后续显影工序中除去在交联层的形成过程中所未涉及的含硅聚合物,而在光阻图案上形成已与光阻图案交联的交联层。
附图说明
图la至lf是示出根据本发明实施例的形成半导体器件精细图案的方法的横截面图。
具体实施方式
下面将参考附图详细说明本发明。
图1a至1f是示出根据本发明实施例的形成半导体器件精细图案的方法的横截面图。
图1a示出在半导体基板11之上形成的基层13。基层13可以是字线、位线、金属线、及其组合。
将光阻膜(未显示)涂覆于基层13上。利用曝光掩模在该光阻膜上执行曝光与显影工序,以形成线宽为W1的光阻图案15。
光阻膜包括化学增幅型光阻聚合物、光致酸产生剂及有机溶剂。可使用的光阻聚合物的例子包括在下列专利中所公开的光阻聚合物:美国专利No.6,051,678(2000年4月1 8日)、No.6,132,926(2000年10月17日)、No.6,143,463(2000年11月7日)、No.6,150,069(2000年11月21日)、No.6,180,316 B1(2001年1月30日)、No.6,225,020 B1(2001年5月1日)、No.6,235,448 B1(2001年5月22日)、及No.6,235,447 B1(2001年5月22日)。具体而言,聚合物可以是下列化合物中的任何一些:聚(1-环己烯-1-叔丁基羧酸酯/马来酸酐/2-环己烯-1-醇);聚(1-环己烯-1-叔丁基羧酸酯/马来酸酐/3-环己烯-1-甲醇);聚(1-环己烯-1-叔丁基羧酸酯/马来酸酐/3-环己烯-1,1-二甲醇);聚(3-环己烯-1-叔丁基羧酸酯/马来酸酐/2-环己烯-1-醇);聚(3-环己烯-1-叔丁基羧酸酯/马来酸酐/3-环己烯-1-甲醇);聚(3-环己烯-1-乙氧基丙基羧酸酯/马来酸酐/3-环己烯-1-甲醇);聚(3-环己烯-1-叔丁基羧酸酯/马来酸酐/3-环己烯-1,1-二甲醇);聚(3-(5-双环[2.2.1]-庚烯-2-基)-1,1,1-(三氟甲基)丙-2-醇/马来酸酐/甲基丙烯酸2-甲基-2-金刚烷酯/甲基丙烯酸2-羟乙酯);聚(3-(5-双环[2.2.1]-庚烯-2-基)-1,1,1-(三氟甲基)丙-2-醇/马来酸酐/甲基丙烯酸2-甲基-2-金刚烷酯/甲基丙烯酸2-羟乙酯/降冰片烯);聚(3-(5-双环[2.2.1]-庚烯-2-基)-1,1,1-(三氟甲基)丙-2-醇/马来酸酐/甲基丙烯酸叔丁酯/甲基丙烯酸2-羟乙酯);聚(双环[2.2.1]庚-5-烯-2-羧酸叔丁酯/双环[2.2.1]庚-5-烯-2-羧酸2-羟乙酯/双环[2.2.1]庚-5-烯-2-羧酸/马来酸酐/双环[2.2.1]庚-5-烯-2-羧酸2-羟乙酯);及聚(双环[2.2.1]庚-5-烯-2-羧酸叔丁酯/双环[2.2.1]庚-5-烯-2-羧酸2-羟乙酯/双环[2.2.1]庚-5-烯-羧酸/马来酸酐/双环[2.2.2]辛-5-烯-2-羧酸2-羟乙酯)。以上各种化学化合物含有各自具有羟基的单体,以便于改进基板附着性和交联效果。
可以使用任何光致酸产生剂通过曝光来产生酸。光致酸产生剂可以是下列化合物中的任何一些:邻苯二甲酰亚氨基三氟甲烷磺酸盐、甲苯磺酸二硝基苄酯、正癸基二砜、萘酰亚氨基三氟甲烷磺酸盐、六氟磷酸二苯基碘、六氟砷酸二苯基碘、六氟锑酸二苯基碘、三氟甲烷磺酸二苯基对甲氧基苯基锍、三氟甲烷磺酸二苯基对甲苯基锍、三氟甲烷磺酸二苯基对异丁基苯基锍、六氟砷酸三苯酯、六氟锑酸三苯酯、三氟甲烷磺酸三苯基锍、或三氟甲烷磺酸二丁基萘基锍。
以100重量份的光阻聚合物为基准,光致酸产生剂的含量范围为0.1至10重量份。当光致酸产生剂的含量小于0.1重量份时,光阻剂对光的敏感性变弱。当光致酸产生剂的含量大于10重量份时,光致酸产生剂吸收大量的远紫外射线并且产生大量酸,因而获得具有不利横截面的图案。
有机溶剂可以包括下列化合物中的任何一些:二乙二醇二乙醚、3-甲氧基丙酸甲酯、3-乙氧基丙酸乙酯、丙二醇甲醚乙酸酯、环己酮、2-庚酮、及其混合物。
以100重量份的光阻聚合物为基准,有机溶剂的含量范围为100至2000重量份,以获得具有所要厚度的光阻膜。
图1b示出在所得到的包括光阻图案15的结构之上形成的含硅聚合物层17。
含硅聚合物含有以聚合物总重量为基准含量范围为10至40wt%(重量百分比,以下同)的硅分子、以及作为可交联官能团的环氧基。当硅分子的含量小于10wt%时,在进行使光阻图案15顶部露出的全面蚀刻(blanket-etching)工序之后,在残留的交联层19中会产生大量孔隙。当硅分子的含量大于40wt%时,难以在光阻图案之上均匀地涂覆含硅聚合物层17。
可以通过如下方式获得含硅聚合物层:提供包括含硅聚合物与诸如C7~C10烷溶剂或C5~C10醇类等溶剂的聚合物组成物,旋涂并烘烤该聚合物组成物。具体而言,含硅聚合物包括聚硅氧烷化合物、聚硅倍半氧烷(polysilsesquioxane)化合物、或其混合物。
举例而言,C7~C10烷溶剂选自于庚烷、辛烷、壬烷、癸烷、及其混合物所组成的群组。C5~C10醇类选自于戊醇、庚醇、辛醇、壬醇、癸醇、及其混合物所组成的群组。
将所得到的包括光阻图案15与含硅聚合物层17的结构进行曝光与烘烤,以便于在光阻图案15与含硅聚合物层17之间的界面处形成交联层19。
采用范围为10至100毫焦耳/平方厘米并且优选的是40至60毫焦耳/平方厘米的曝光能量进行曝光工序。
通过曝光工序而从光阻图案15产生的酸使得含硅聚合物层17中的环氧基键合断裂。在烘烤工序中,断裂的环氧基的端部与光阻聚合物中所含的羟基交联。
可以通过烘烤条件调整交联层19的厚度。举例而言,当烘烤工序在130至200℃范围内的温度进行时,在光阻图案15与含硅聚合物层17之间的界面处形成宽度和厚度与光阻图案相同的交联层19。
将所得到的包括光阻图案15、含硅聚合物层17和交联层19的结构进行显影,以除去未与光阻图案15交联的含硅聚合物层17。结果,如图1c中所示在光阻图案15的侧壁上形成交联层19。
在显影工序中,将晶片在正戊醇中浸泡50至70秒。
图1d示出通过执行全面蚀刻工序以除去交联层19直到光阻图案15的顶部露出为止所获得的结构。
使用含氟的等离子蚀刻气体执行该全面蚀刻工序。等离子蚀刻气体的例子包括CF4、CHF3、C2F6、C3F8、C4F8、及其组合。
图1e示出通过除去光阻图案15以保留交联层19所获得的结构。结果,形成交联层19的精细图案。
借助于使用O2与N2等离子气体的混合物气体氛围除去光阻图案15。具体而言,使用包含O2与N2的蚀刻气体除去光阻图案15,O2与N2的流量比为O2∶N2=(1-15%)∶(85-99%),优选的是O2:N2=10%∶90%。
在除去光阻图案15之后,可以将包括所得结构的晶片在正戊醇中浸泡50至70秒来清洗晶片。
图1f示出通过利用包括交联层19的精细图案作为蚀刻掩模将基层13图案化而得到的基层图案13-1。基层图案13-1具有线宽W2,其中W1>W2。
在本发明的一个实施例中,形成半导体器件精细图案的方法可以包括将图1a至1f所示的工序至少执行两次。
具体而言,在包括基层的半导体基板之上形成作为硬掩模膜(未显示)的非晶碳层。在该硬掩模膜上形成第一光阻图案。该非晶碳层具有类似于交联层的蚀刻选择性。
在第一光阻图案与非晶碳层之上形成第一含硅聚合物层。将所得到的包括第一含硅聚合物层与第一光阻图案的结构进行曝光并烘烤,以便于在第一光阻图案与第一含硅聚合物层之间的界面处形成交联层。将经曝光与烘烤所得到的结构进行显影,从而在第一光阻图案的侧壁上形成厚度基本上恒定的第一交联层。
蚀刻第一交联层,直到第一光阻图案的顶部露出为止。然后除去第一光阻图案,以形成包括第一交联层的精细图案。
利用第一精细图案作为蚀刻掩模将非晶碳层(未显示)图案化,以形成非晶碳层图案(未显示)。
在非晶碳层图案之间形成第二光阻图案(未显示)。在第二光阻图案与硬掩模膜图案之上形成第二含硅聚合物层。将所得到的包括第二含硅聚合物层、第二光阻图案及非晶碳层图案的结构进行曝光并烘烤,以便于在第二光阻图案与第二含硅聚合物层之间的界面处形成第二交联层(未显示)。将经曝光与烘烤所得到的结构进行显影,从而在第二光阻图案的侧壁上形成厚度基本上恒定的第二交联层(未显示)。
蚀刻第二交联层,直到第二光阻图案的顶部露出为止。然后除去第二光阻图案,以形成包括第二交联层的第二精细图案。利用第二精细图案与非晶碳层图案作为蚀刻掩模将基层图案化。
结果,可以采用通过现有曝光器获得的有限间距形成二个或更多个精细图案。
如上所述,在根据本发明实施例的形成半导体器件精细图案的方法中,在包括基层的半导体基板之上形成光阻图案。在所得到的光阻图案以及包括基层的半导体基板的表面之上形成含有可交联官能团的含硅聚合物层。当将光阻图案和含硅聚合物层曝光时,从光阻图案产生的酸渗透至该含硅聚合物层内,从而使含硅聚合物中的环氧基断裂。当环氧基的端部在后续烘烤工序中与光阻图案的内部材料交联之后,除去未与光阻图案交联的含硅聚合物,于是交联层便留在光阻图案上。全面蚀刻交联层以露出光阻图案。除去光阻图案以形成交联层图案。利用交联层图案作为掩模将基层图案化,以形成精细图案。结果,可以形成具有特定间距的二个或更多个图案,从而克服光刻方法的极限并且实现半导体器件的高集成度。
本发明的上述实施例是示例性而非限制性的。各种不同的替代物和等同物都是可行的。本发明并不受限于本文中所描述的光刻步骤。本发明也不限于任何特定类型的半导体器件。举例而言,本发明可应用于动态随机存取存储(DRAM)器件或非易失性存储器件。鉴于本发明的揭示内容,其它的增添、删减或修改都是显而易见的,且意欲落于所附权利要求书的范围内。
本申请要求2006年9月12日提交的韩国专利申请No.10-2006-0087853以及2007年6月28日提交的韩国专利申请No.10-2007-0064135的优先权,上述韩国专利申请的全部内容以引用的方式并入本文。
Claims (20)
1.一种形成半导体器件的精细图案的方法,所述方法包括:
在包括基层的半导体基板之上形成光阻图案;
在所述光阻图案的侧壁上形成交联层;
除去所述光阻图案,以形成包括所述交联层的精细图案;以及
利用所述精细图案作为蚀刻掩模将所述基层图案化。
2.根据权利要求1所述的方法,其中,
所述基层选自一个群组,所述群组包括:字线、位线、金属线、及其组合。
3.根据权利要求1所述的方法,其中,
形成所述交联层的步骤包括:
提供包括含硅聚合物和有机溶剂的聚合物组成物;
将所述聚合物组成物涂覆于所述光阻图案与所述基层之上,以形成含硅聚合物层;
在所述含硅聚合物层上执行曝光工序和烘烤工序,以在所述光阻图案与所述含硅聚合物层之间的界面处形成所述交联层;
除去在所述交联层的形成过程中所未涉及的其余含硅聚合物层;以及
全面蚀刻所述交联层,直到所述光阻图案的顶部露出为止。
4.根据权利要求3所述的方法,其中,
所述有机溶剂包括C7-C10烷溶剂和C5-C10醇类。
5.根据权利要求4所述的方法,其中,
所述烷溶剂选自一个群组,所述群组包括:庚烷、辛烷、壬烷、癸烷、及其混合物。
6.根据权利要求4所述的方法,其中,
所述醇类选自一个群组,所述群组包括:戊醇、庚醇、辛醇、壬醇、癸醇、及其混合物。
7.根据权利要求3所述的方法,其中,
所述含硅聚合物包括以所述含硅聚合物的总重量为基准含量范围为10至40wt%的硅。
8.根据权利要求3所述的方法,其中,
所述含硅聚合物包括可交联官能团。
9.根据权利要求8所述的方法,其中,
所述可交联官能团是环氧基。
10.根据权利要求3所述的方法,其中,
所述含硅聚合物为聚硅氧烷化合物、聚硅倍半氧烷化合物、或其混合物。
11.根据权利要求3所述的方法,其中,
所述烘烤工序在能够使所述交联层厚度均匀的温度下进行。
12.根据权利要求11所述的方法,其中,
所述烘烤工序在范围从130至200℃的温度下进行。
13.根据权利要求3所述的方法,其中,
全面蚀刻所述交联层的步骤利用含氟的蚀刻气体来进行。
14.根据权利要求13所述的方法,其中,
所述蚀刻气体选自一个群组,所述群组包括:CF4、CHF3、C2F6、C3F8、C4F8、及其组合。
15.根据权利要求1所述的方法,其中,
除去所述光阻图案的步骤利用包含氧与氮的混合蚀刻气体来进行,氧与氮的流量比为O2∶N2=(1-15%)∶(85-99%)。
16.根据权利要求1所述的方法,还包括:
在除去所述光阻图案之后,将晶片浸泡于正戊醇中。
17.一种形成半导体器件的精细图案的方法,所述方法包括:
在包括基层的半导体基板之上形成硬掩模膜;
在所述硬掩模膜之上形成第一光阻图案;
在所述第一光阻图案的侧壁上形成第一交联层;
除去所述第一光阻图案,以形成包括所述第一交联层的第一精细图案;
利用所述第一精细图案作为蚀刻掩模而形成硬掩模图案;
在所述硬掩模图案之间形成第二光阻图案;
在所述第二光阻图案的侧壁上形成第二交联层;
除去所述第二光阻图案,以形成包括所述第二交联层的第二精细图案;以及
利用所述第二精细图案与所述硬掩模图案作为蚀刻掩模将所述基层图案化。
18.根据权利要求17所述的方法,其中,
所述硬掩模膜包括非晶碳层。
19.根据权利要求17所述的方法,其中,
形成所述第一交联层的步骤包括:
提供包括含硅聚合物和有机溶剂的聚合物组成物;
将所述聚合物组成物涂覆于所述第一光阻图案与所述硬掩模膜之上,以形成第一含硅聚合物层;
在所述第一含硅聚合物层上执行曝光工序和烘烤工序,以在所述第一光阻图案与所述第一含硅聚合物层之间的界面处形成所述第一交联层;
除去在所述第一交联层的形成过程中所未涉及的其余含硅聚合物层;以及
全面蚀刻所述第一交联层,直到所述第一光阻图案的顶部露出为止。
20.根据权利要求17所述的方法,其中,
形成所述第二交联层的步骤包括:
提供包括含硅聚合物和有机溶剂的聚合物组成物;
将所述聚合物组成物涂覆于所述第二光阻图案之上,以形成第二含硅聚合物层;
在所述第二含硅聚合物层上执行曝光工序和烘烤工序,以在所述第二光阻图案与所述第二含硅聚合物层之间的界面处形成所述第二交联层;
除去在所述第二交联层的形成过程中所未涉及的其余含硅聚合物层;以及
全面蚀刻所述第二交联层,直到所述第二光阻图案的顶部露出为止。
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060087853 | 2006-09-12 | ||
KR10-2006-0087853 | 2006-09-12 | ||
KR20060087853 | 2006-09-12 | ||
KR1020070064135A KR100855845B1 (ko) | 2006-09-12 | 2007-06-28 | 반도체 소자의 미세패턴 형성방법 |
KR1020070064135 | 2007-06-28 | ||
KR10-2007-0064135 | 2007-06-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101145515A true CN101145515A (zh) | 2008-03-19 |
CN101145515B CN101145515B (zh) | 2011-06-29 |
Family
ID=39207930
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2007101301542A Expired - Fee Related CN101145515B (zh) | 2006-09-12 | 2007-07-20 | 形成半导体器件的精细图案的方法 |
Country Status (3)
Country | Link |
---|---|
KR (1) | KR100855845B1 (zh) |
CN (1) | CN101145515B (zh) |
TW (1) | TWI353627B (zh) |
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Publication number | Publication date |
---|---|
KR20080024053A (ko) | 2008-03-17 |
TWI353627B (en) | 2011-12-01 |
CN101145515B (zh) | 2011-06-29 |
KR100855845B1 (ko) | 2008-09-01 |
TW200814146A (en) | 2008-03-16 |
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C06 | Publication | ||
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GR01 | Patent grant | ||
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