KR101096194B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 반도체 기판 상부에 피식각층 및 반사방지막의 적층막을 형성하는 단계와, 상기 반사방지막 상부에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 포함하는 상기 반사방지막 전면에 실리콘 함유 릴락스층을 형성하는 단계와, 상기 실리콘 함유 릴락스층을 제거하여 상기 포토레지스트 패턴의 측벽에 실리콘 함유 릴락스층 스페이서를 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 스페이서를 마스크로 하여 상기 반사방지막 및 상기 피식각층을 식각하여 반사방지막 패턴 및 피식각층 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 패턴 형성 방법{Method for Forming Pattern of Semiconductor Device}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정 중에서 노광 장비의 한계를 극복하기 위한 초미세 패턴을 구현하는 방법으로서 스페이서 패터닝 기술을 이용하는 패턴 형성 방법에 관한 것이다.
반도체 소자의 집적도를 향상시키기 위한 방법 중 하나가 포토리소그라피 기술이다. 이러한 포토리소그라피 기술은 ArF(193nm) 또는 VUV(157nm)와 같은 단파장의 화학증폭형 원자외선(Deep Ultra Violet; DUV) 광원을 사용하는 노광원과, 상기 노광원에 적합한 포토레지스트 물질을 이용하여 미세한 패턴을 형성하는 기술이다.
반도체 소자의 크기가 점점 미세화되어 감에 따라, 상기 포토리소그라피 기술 적용시에 패턴 선폭의 임계 치수(critical dimension)를 제어하는 것이 중요한 문제로 대두되었다. 일반적으로 반도체 소자의 속도는 패턴 선폭의 임계 치수, 즉 패턴의 선폭 크기가 작을수록 빨라지며, 소자의 성능도 향상된다.
하지만, 통상 개구수가 1.2 이하인 ArF 노광 장비를 사용하는 포토리소그라 피 기술의 한계상 1회 노광 공정으로는 40nm 이하의 라인 앤 스페이스(line/space) 패턴 등을 형성하기 어렵다.
따라서, 포토리소그라피 기술의 해상도 향상 및 공정 마진 확장 일환으로 이중 노광 기술(double exposure technology)이 개발되었다. 이러한 이중 노광 기술은 포토레지스트가 도포된 웨이퍼 상에 두 개의 마스크를 각각 노광하여 현상하는 기술이다.
그러나, 상기 이중 노광 기술은 패터닝을 위해 상이한 두 개의 마스크를 이용하기 때문에, 단일 마스크를 사용할 때보다 공정이 복잡하고, 제조 원가와 시간 대비 효율성이 낮아, 생산율이 저하된다. 또한, 셀 영역에 노광 장비의 해상력 한계보다 작은 피치를 가지는 패턴을 형성할 때, 가공 이미지(aerial image)가 중첩되어 원하는 형태의 패턴을 얻을 수 없고, 얼라이먼트(alignment) 시에 오버레이 오정렬이 발생하는 등 여러 가지 단점이 있다.
이런 단점을 개선하기 위하여, i) 이중 패터닝 기술(double patterning technology; 이하 “DPT”라 칭함) 및 ii) 스페이서 패터닝 기술(spacer patterning technology; 이하 “SPT”라 칭함)이 개발되어 현재 반도체 소자 양산 공정에 적용되고 있다.
상기 i) DPT는 원하는 패턴 선폭보다 두 배의 선폭을 가지는 제 1 패턴을 형성한 다음, 제 1 패턴 사이에 똑같은 선폭 주기를 가지는 제 2 패턴을 형성하는 기술이다. 보다 구체적으로, 상기 DPT는 a) 포지티브 방법과 b) 네거티브 방법으로 나눌 수 있다.
a) 포지티브 방법은 도 1에 도시한 바와 같이 반도체 기판(10) 상에 피식각층(12), 제 1 하드마스크막(14), 제 2 하드마스크막(16) 및 제 1 포지티브 포토레지스트 패턴(18a)의 적층 구조를 형성한 다음, 제 1 포지티브 포토레지스트 패턴(18a)을 식각 마스크로 이용하여 제 2 하드마스크막 패턴(16a)을 형성한다. 이어서, 제 2 하드마스크막 패턴(16a) 사이에 제 2 포지티브 포토레지스트 패턴(18b)을 형성한 다음, 제 2 하드마스크막 패턴(16a)과 제 2 포지티브 포토레지스트 패턴(18b)을 모두 식각 마스크로 이용하여 제 1 하드마스크 패턴(14a)을 형성하는 방법이다.
b) 네거티브 방법은 도 2에 도시한 바와 같이 반도체 기판(20) 상에 피식각층(22), 제 1 하드마스크막(24), 제 2 하드마스크막(26) 및 제 1 네거티브 포토레지스트 패턴(28a)의 적층 구조를 형성한 다음, 제 1 네거티브 포토레지스트 패턴(28a)을 식각 마스크로 이용하여 제 2 하드마스크막 패턴(26a)을 형성한다. 이어서, 제 2 하드마스크막 패턴(26a) 상부에 제 2 네거티브 포토레지스트 패턴(28b)을 형성한 다음, 이를 식각 마스크로 이용하여 제 2 하드마스크막 패턴(26a)을 식각한다. 그런 다음, 제 2 네거티브 포토레지스트 패턴(28b)을 제거하고 나서, 식각된 제 2 하드마스크막 패턴(26a)을 식각 마스크로 이용하여 제 1 하드마스크막(24)을 식각하여 제 1 하드마스크 패턴(24a)을 형성하는 방법이다.
이때, 상기 DPT는 두 종류의 마스크를 사용하기 때문에 원하는 해상도를 가지는 패턴을 형성할 수는 있으나, 공정 단계가 복잡하고, 제조 비용이 증가할 뿐만 아니라 제 2 포토레지스트 패턴 형성시에 오정렬이 발생한다.
또한, 상기 ii) SPT는 셀 영역의 패턴 형성을 위하여, 마스크 공정을 한 번만 진행하여 오정렬을 방지할 수 있는 셀프-얼라인(self-align) 기술로서, 이 또한 a) 포지티브 방법과 b) 네거티브 방법으로 나눌 수 있다.
a) 포지티브 방법은 도 3에 도시한 바와 같이 반도체 기판(30) 상에 피식각층(32), 제 1 하드마스크막(34), 제 2 하드마스크막(36) 및 포토레지스트 패턴(38a)의 적층 구조를 형성한 다음, 포토레지스트 패턴(38a)을 식각 마스크로 이용하여 제 2 하드마스크막 패턴(36a)을 형성한다. 이어서, 제 2 하드마스크막 패턴(36a) 측벽에 스페이서(38b)를 형성한 다음, 제 2 하드마스크막 패턴(36a)을 제거하고 나서 스페이서(38b)를 식각 마스크로 이용하여 제 1 하드마스크 패턴(34a)을 형성한다.
b) 네거티브 방법은 도 4에 도시한 바와 같이 반도체 기판(40) 상에 피식각층(42), 제 1 하드마스크막(44), 제 2 하드마스크막(46) 및 포토레지스트 패턴(48a)의 적층 구조를 형성한 다음, 포토레지스트 패턴(48a)을 식각 마스크로 이용하여 제 2 하드마스크막 패턴(46a)을 형성한다. 이어서, 제 2 하드마스크막 패턴(46a) 측벽에 스페이서(48b)를 형성한 다음, 전면에 스핀 온 글라스막(50)을 코팅한다. CMP 또는 에치백 방법으로 제 2 하드마스크막 패턴(46a)을 노출시킨 다음, 스페이서(48b)를 제거하고, 제 2 하드마스크 패턴(46a) 및 스핀 온 카본막(50)을 식각 마스크로 이용하여 제 1 하드마스크 패턴(44a)을 형성한다.
한편, 도 5는 종래기술에 따른 SPT 방법을 구체적으로 도시한 공정 단면도로서, 먼저 반도체 기판(30) 상에 피식각층(32), 다층의 제 1 하드마스크막(34) 및 비정질 탄소로 이루어진 제 2 하드마스크막 패턴(36a)의 적층 구조를 형성한다.
이어서, 제 2 하드마스크막 패턴(36a)을 포함하는 제 1 하드마스크막(34) 전면에 화학 기상 증착법(CVD)을 수행해 스페이서용 질화막(38)을 증착한 다음, 전면 식각(etch back) 공정으로 스페이서용 질화막(38)을 식각하여 제 2 하드마스크막 패턴(36a) 측벽에 스페이서(38b)를 형성한다.
다음, 제 2 하드마스크막 패턴(36a)을 제거한 다음, 남아 있는 스페이서(38b)를 식각 마스크로 이용해 다층의 제 1 하드마스크막(34) 중 가장 상층을 구성하는 폴리실리콘막을 식각하여 제 1 하드마스크 패턴(34a)을 형성한다. 이후, 식각 마스크로 사용되었던 스페이서(38b)를 제거하는 공정을 수행한다.
상기한 바와 같이 종래기술에 따른 SPT 방법에서는 스페이서를 형성하기 위해 화학 기상 증착법을 통해 질화막을 이용하고, 다층의 하드마스크막을 적용하고 있기 때문에, 식각 공정을 반복하기 때문에 공정이 복잡하고 비용이 높으며 공정 시간이 길다. 뿐만 아니라, 양산시 전용 화학 기상 증착 장비에 대한 투자 및 재작업 공정 등의 공정 복잡화로 인해 현재로서는 소자 양산성이 희박한 상황이다. 특히, 스페이서의 선폭이 미세화되어 감에 따라 전면 식각 후 스페이서가 소뿔 형태로 변형이 되기 때문에, 패턴 프로파일이 불량해지는 문제점이 발생하고 있다.
본 발명은 SPT 방법에 따라 스페이서를 형성하기 위해 별도의 화학 기상 증착 공정을 이용해 질화막을 형성하는 대신에, 트랙 장비 내에서 스핀 온 코팅(spin on coating)의 방법을 이용하여, 노광 공정에 의해 상부층에서의 산 발생이 억제되는 포토레지스트 패턴 상에 실리콘 함유 릴락스층(resist enhancement lithography assisted by chemical shrink; RELACS)을 형성함으로써, 릴락스층과 포토레지스트 패턴 측벽간의 가교 반응에 의해 스페이서를 형성하고, 이를 패터닝시 마스크로 사용하여 반도체 소자의 미세 패턴을 형성할 수 있는 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 패턴 형성 방법은
반도체 기판 상부에 피식각층 및 반사방지막의 적층막을 형성하는 단계;
상기 반사방지막 상부에 포토레지스트 조성물을 도포하여 막 상부에 자기 조립 배리어막을 형성하는 포토레지스트막을 형성하는 단계;
상기 포토레지스트막에 셀 마스크를 이용한 노광 공정 및 현상 공정을 수행하여 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 포함하는 상기 반사방지막 전면에 실리콘 함유 릴락스 물질을 도포하고 베이크하여 실리콘 함유 릴락스층을 형성하는 단계;
상기 실리콘 함유 릴락스층을 제거하여 상기 포토레지스트 패턴의 측벽에 스 페이서를 형성하는 단계;
상기 포토레지스트 패턴을 제거하는 단계; 및
상기 스페이서를 마스크로 하여 상기 반사방지막 및 상기 피식각층을 식각하여 반사방지막 패턴 및 피식각층 패턴을 형성하는 단계를 포함한다.
상기 실리콘 함유 릴락스 물질은 폴리비닐피롤리돈 유도체를 베이스 수지로 포함하고, 상기 실리콘 함유 릴락스 물질은 15중량% 내지 45중량%의 실리콘을 함유하는 것이 바람직하다.
상기 실리콘 함유 릴락스층을 형성하는 단계에서의 베이크 온도는 100℃ 내지 190℃이 바람직하다.
상기 실리콘 함유 릴락스층의 두께는 800Å 내지 1500Å이 바람직하다.
상기 스페이서의 두께는 15㎚ 내지 20㎚이 바람직하다.
상기 포토레지스트 패턴을 제거하는 단계는 산소 플라즈마를 이용하는 것이 바람직하다.
본 발명의 또 다른 반도체 소자의 패턴 형성 방법은
반도체 기판 상부에 피식각층 및 반사방지막의 적층막을 형성하는 단계;
상기 반사방지막 상부에 포토레지스트 조성물을 도포하여 막 상부에 자기 조립 배리어막을 형성하는 포토레지스트막을 형성하는 단계;
상기 포토레지스트막에 셀 마스크를 이용한 노광 공정 및 현상 공정을 수행하여 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 포함하는 상기 반사방지막 전면에 릴락스 물질을 도포하고 베이크하여 릴락스층을 형성하는 단계;
상기 릴락스층 상부에 실리콘 함유 릴락스 물질을 도포하고 베이크하여 실리콘 함유 릴락스층을 형성하는 단계;
상기 실리콘 함유 릴락스층 및 상기 릴락스층을 제거하여 상기 포토레지스트 패턴의 측벽에 스페이서를 형성하는 단계;
상기 포토레지스트 패턴을 제거하는 단계; 및
상기 스페이서를 마스크로 하여 상기 반사방지막 및 상기 피식각층을 식각하여 반사방지막 패턴 및 피식각층 패턴을 형성하는 단계를 포함한다.
상기 릴락스층을 형성하는 단계에서의 베이크 온도는 110℃ 내지 150℃이 바람직하다.
상기 실리콘 함유 릴락스층을 형성하는 단계에서의 베이크 온도는 100℃ 내지 190℃이 바람직하다.
상기 릴락스층의 두께는 800Å 내지 1500Å이 바람직하다.
상기 실리콘 함유 릴락스층의 두께는 800Å 내지 1500Å이 바람직하다.
상기 스페이서의 두께는 20㎚ 내지 40㎚이 바람직하다.
또한, 본 발명에서는 상기한 방법들에 의해 형성된 패턴을 포함하는 반도체 소자를 제공한다.
본 발명에서는 포토리소그라피 공정으로 가능한 스핀 온 코팅 방식의 간단한 SPT 공정을 이용하므로, 공정이 단순화될 뿐만 아니라, 제조 비용 및 시간을 효과 적으로 절감시킬 수 있다. 또한, 스페이서의 두께를 조절하는 것이 간단하며, 재작업 공정시 산소 플라즈마 방식만으로 간단하게 해결할 수 있다. 즉, 실리콘 함유 릴락스층의 패턴에 부착되는 양을 베이크 온도, 릴락스 물질 및 포토레지스트 변경 등으로 간단히 조절할 수 있다.
또한, 본 발명에서는 식각 공정시에도 포토레지스트막 상부에 형성된 스페이서를 제거하는 전면 식각 공정을 수행할 필요가 없기 때문에 스페이서가 변형되거나 손실되는 것을 방지할 수 있다.
아울러, 본 발명에서는 마스크 공정을 한 번만 수행하는 SPT 공정을 이용하기 때문에 오정렬 측면에서 이중 노광 공정 대비 장점이 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 도시한 공정 단면도이다.
도 6a를 참조하면, 반도체 기판(100) 상부에 피식각층(110) 및 반사방지막(112)의 적층막을 형성한 다음, 반사방지막(112) 상부에 포토레지스트 조성물을 스핀 코팅한 후 베이크하여, 막 상부에 자기 조립 배리어막을 형성하는 포토레지스트막(114)을 900Å 내지 1100Å 두께로 형성한다.
상기 자기 조립 배리어막은 블로킹막(blocking layer)으로도 일컬어지며, 별도로 형성되는 것이 아니라 포토레지스트막(114) 자체에 형성되어 매립되어 있는 형태로 존재하므로 매립형 배리어막(embedded barrier layer)이라고도 일컬어진다.
상기 막 상부에 자기 조립 배리어막을 형성하는 포토레지스트막(114)은 아크릴계 폴리머를 베이스 수지로 포함하고, 광산발생제 및 유기용매를 포함하는 포토레지스트 조성물에 의해 형성될 수 있다.
본 발명에서는 롬 앤 하스(Rohm and Hass)사의 표면 개질 그룹(surface modifying group)이 들어 있는 매립형 배리어막용 포토레지스트를 사용한다.
도 7은 본 발명에 따른 스핀 코팅에 의해 형성되는 포토레지스트막(114)의 단면도로서, 포토레지스트 조성물을 스핀 코팅한 후 베이크한 결과, 막 상부에 자체적으로 자기 조립 배리어막(300)이 형성됨을 알 수 있다.
도 6b를 참조하면, 막 상부에 자기 조립 배리어막을 형성하는 포토레지스트막(114)에 셀 마스크(200)를 이용한 노광 공정 및 현상 공정을 수행하여 포토레지스트 패턴(114a)을 형성한다.
이때, 포토레지스트막(114) 상부에 자기 조립 배리어막이 형성되어 있으므로, 상기 노광 공정시 자기 조립 배리어막이 존재하는 부위에서는 산 발생이 억제된다.
도 6c를 참조하면, 포토레지스트 패턴(114a)을 포함하는 반사방지막(112) 전면에 실리콘 함유 릴락스 물질을 도포하고 100℃ 내지 190℃, 바람직하게는 110℃ 내지 170℃의 온도에서 90초간 베이크하여 800Å 내지 1500Å 두께의 실리콘 함유 릴락스층(116)을 형성한다.
상기 도포 공정은 트랙 장비 내에서 스핀 온 코팅 방법으로 간단하게 수행할 수 있다.
또한, 상기 릴락스 물질이란 AZ Electronic Materials사에서 라이선스를 가지고 상품화하고 있는 물질로서, 주로 콘택홀의 크기를 축소시키는 공정에 사용되고 있다. 구체적으로, 반도체 기판 상에 노광 공정 및 현상 공정을 실시하여 포토레지스트 패턴을 형성한 다음, 포토레지스트 패턴의 전면에 릴락스 물질을 코팅하고 베이크 공정을 수행하면 릴락스 물질과 포토레지스트 패턴 간의 가교 반응이 일어난다. 이에 따라, 최종적으로 얻어진 패턴에 의해 패턴간 간격이 축소되므로 콘택홀의 크기를 감소시킬 수 있는 것이다.
상기 실리콘 함유 릴락스 물질은 폴리비닐피롤리돈 유도체를 베이스 수지로 포함하는 것이 바람직하며, 이때 실리콘 함유 릴락스 물질은 15중량% 내지 45중량%의 실리콘을 함유하는 것이 바람직하다.
본 발명에서는 AZ Electronic Materials사의 실리콘 함유 릴락스 물질인 AZ Electronic Materials사의 AZ LExp .SS-001 을 이용하여 릴락스층(116)을 형성시킴으로써, 포토레지스트 패턴(114a)과의 식각 내성이 우수할 뿐만 아니라, 식각 선택비를 용이하게 조절하는 것이 가능하다.
또한, 본 발명에서는 실리콘 함유 릴락스층(116) 형성시 릴락스 물질의 종류 및 베이크 온도를 조절함으로써, 실리콘 함유 릴락스층(116)이 포토레지스트 패턴(114a)에 부착되는 양을 조절할 수 있으며, 이에 따라 후속 공정에서 형성되는 스페이서의 선폭을 원하는 크기로 조절하는 것이 가능하다.
도 8은 본 발명의 포토레지스트와 실리콘 함유 릴락스의 반응 전후의 패턴 모습을 나타내는 SEM 사진으로서, 포토레지스트 패턴(114a) 상에 실리콘 함유 릴락스층(116)을 형성하기 전의 포토레지스트 패턴(114a)간 간격은 142㎚였으나, 포토레지스트 패턴(114a) 상에 실리콘 함유 릴락스층(116)을 형성함으로써 반응이 이루어진 후에는 포토레지스트 패턴(114a)간 간격이 127㎚로서 15㎚ 가량 축소되었음을 알 수 있다.
도 6d를 참조하면, 실리콘 함유 릴락스층(116)을 씨너(thinner) 또는 현상액(developer)을 사용하여 제거한다.
상기 노광 공정시 자기 조립 배리어막이 존재하지 않는 포토레지스트 패턴(114a)의 측벽과 실리콘 함유 릴락스층(116) 간에는 가교 반응이 일어나므로, 상기 제거 공정에 의해 포토레지스트 패턴(114a) 측벽의 실리콘 함유 릴락스층(116)은 제거되지 않고 남아 15㎚ 내지 20㎚ 두께의 스페이서(116a)를 형성하게 된다.
그러나, 자기 조립 배리어막이 존재하는 부위에서는 산 발생이 억제되므로, 포토레지스트 패턴(114a)의 상부와 실리콘 함유 릴락스층(116) 간에는 가교 반응이 일어나지 않아 상기 제거 공정에 의해 포토레지스트 패턴(114a) 상부의 실리콘 함유 릴락스층(116)은 제거된다.
그 결과, 본 발명에서는 스페이서 형성시 포토레지스트 패턴(114a) 상부의 실리콘 함유 릴락스층(116)을 제거하기 위한 전면 식각(etch back)을 생략할 수 있어 공정이 단순화되는 장점이 있다.
도 6e를 참조하면, 산소 플라즈마를 이용하여 포토레지스트 패턴(114a)을 제거한다.
도 6f를 참조하면, 스페이서(116a)를 마스크로 하여 반사방지막(112) 및 피식각층(110)을 식각하여 반사방지막 패턴(112a) 및 피식각층 패턴(110a)을 형성한다.
도 6g를 참조하면, 스페이서(116a) 및 반사방지막 패턴(112a)을 제거하여 피식각층 패턴(110a)을 형성한다.
또한, 도 9a 내지 도 9h는 본 발명의 다른 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 도시한 공정 단면도로서, 포토레지스트 패턴에 대한 릴락스 물질의부착량을 증가시키고, 스페이서의 CDU를 개선하기 위해, 통상의 릴락스 물질을 먼저 코팅한 다음, 그 위에 실리콘 함유 릴락스 물질을 코팅하는 방법을 이용하는 패턴 형성 방법을 도시한다.
도 9a를 참조하면, 반도체 기판(100) 상부에 피식각층(110) 및 반사방지막(112)의 적층막을 형성한 다음, 반사방지막(112) 상부에 포토레지스트 조성물을 스핀 코팅한 후 베이크하여, 막 상부에 자기 조립 배리어막을 형성하는 포토레지스트막(114)을 900Å 내지 1100Å 두께로 형성한다.
도 9b를 참조하면, 막 상부에 자기 조립 배리어막을 형성하는 포토레지스트막(114)에 셀 마스크(200)를 이용한 노광 공정 및 현상 공정을 수행하여 포토레지스트 패턴(114a)을 형성한다.
도 9c를 참조하면, 포토레지스트 패턴(114a)을 포함하는 반사방지막(112) 전면에 릴락스 물질(AZ Electronic Materials사의 AZ Exp. R607)을 도포하고 110℃ 내지 150℃의 온도에서 90초간 베이크하여 800Å 내지 1500Å 두께의 릴락스 층(126)을 형성한다.
상기 릴락스층(126)은 포토레지스트 패턴(114a)에 대한 릴락스 물질의 부착량을 증가시키기 위해 실리콘 함유 릴락스층(116) 하부에 형성하는 것이다.
다음, 릴락스층(126) 상부에 실리콘 함유 릴락스 물질(AZ Electronic Materials사의 AZ LExp .SS-001)을 도포하고 100℃ 내지 190℃, 바람직하게는 110℃ 내지 170℃의 온도에서 90초간 베이크하여 800Å 내지 1500Å 두께의 실리콘 함유 릴락스층(116)을 형성한다.
도 9d를 참조하면, 씨너 또는 현상액을 사용하여 실리콘 함유 릴락스층(116)및 릴락스층(126)을 제거한다.
상기 제거 공정의 결과, 포토레지스트 패턴(114a) 상에는 포토레지스트 패턴(114a)과 가교 반응된 릴락스층(136)만이 잔존하는데, 이때 포토레지스트 패턴(114a) 상에 릴락스층(126)과 실리콘 함유 릴락스층(116)을 두껍게 형성하였기 때문에 자기 조립 배리어막이 존재하는 포토레지스트 패턴(114a) 상부의 릴락스층(136)이 전부 제거되지 않음을 알 수 있다.
도 9e를 참조하면, 포토레지스트 패턴(114a) 상부의 릴락스층(136)에 대해 습식 또는 건식의 전면 식각 공정을 수행하여 포토레지스트 패턴(114a) 상부의 릴락스층(136)은 제거함으로써, 포토레지스트 패턴(114a) 측벽에 20㎚ 내지 40㎚ 두께의 스페이서(136a)를 형성한다.
도 9f를 참조하면, 산소 플라즈마를 이용하여 포토레지스트 패턴(114a)을 제거한다.
도 9g를 참조하면, 스페이서(116a)를 마스크로 하여 반사방지막(112) 및 피식각층(110)을 식각하여 반사방지막 패턴(112a) 및 피식각층 패턴(110a)을 형성한다.
도 9h를 참조하면, 스페이서(116a) 및 반사방지막 패턴(112a)을 제거하여 피식각층 패턴(110a)을 형성한다.
한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래기술에 따른 포지티브형 이중 패터닝 방법을 도시한 공정 단면도.
도 2는 종래기술에 따른 네거티브형 이중 패터닝 방법을 도시한 공정 단면도.
도 3은 종래기술에 따른 포지티브형 스페이서 패터닝 방법을 도시한 공정 단면도.
도 4는 종래기술에 따른 네거티브형 스페이서 패터닝 방법을 도시한 공정 단면도.
도 5는 종래기술에 따른 스페이서 패터닝 방법을 구체적으로 도시한 공정 단면도.
도 6a 내지 도 6g는 본 발명의 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 도시한 공정 단면도.
도 7은 본 발명에 따른 스핀 코팅에 의해 형성되는 포토레지스트막의 단면도.
도 8은 본 발명의 포토레지스트와 실리콘 함유 릴락스의 반응 전후의 패턴 모습을 나타내는 SEM 사진.
도 9a 내지 도 9h는 본 발명의 다른 일 실시예에 따른 반도체 소자의 패턴 형성 방법을 도시한 공정 단면도.
< 도면의 주요 부분에 대한 간단한 설명 >
10, 20, 30, 40, 100: 반도체 기판
12, 22, 32, 42, 110: 피식각층
14, 24, 34, 44: 제 1 하드마스크막
14a, 24a, 34a, 44a: 제 1 하드마스크막 패턴
16, 26, 36, 46: 제 2 하드마스크막
16a, 26a, 36a, 46a: 제 2 하드마스크막 패턴
18a, 28a, 38a, 48a, 114a: 제 1 포토레지스트 패턴
18b, 28b: 제 2 포토레지스트 패턴
38: 스페이서용 질화막 38b, 116a, 136a: 스페이서
50: 스핀 온 글라스막 110a: 피식각층 패턴
112: 반사방지막 112a: 반사방지막 패턴
114: 포토레지스트막 116, 126, 136: 릴락스층
200: 셀 마스크 300: 자기 조립 배리어막

Claims (13)

  1. 반도체 기판 상부에 피식각층 및 반사방지막의 적층막을 형성하는 단계;
    상기 반사방지막 상에 자기 조립 배리어막이 상부에 형성된 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 포함하는 상기 반사방지막 전면에 폴리비닐피롤리돈 유도체를 베이스 수지로 포함하고, 15중량% 내지 45중량%의 실리콘을 함유하는 실리콘 함유 릴락스층을 형성하는 단계;
    상기 실리콘 함유 릴락스층을 식각하여 상기 포토레지스트 패턴의 측벽에 실리콘 함유 릴락스층 스페이서를 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 스페이서를 마스크로 하여 상기 반사방지막 및 상기 피식각층을 식각하여 반사방지막 패턴 및 피식각층 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  2. 삭제
  3. 삭제
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 실리콘 함유 릴락스층을 형성하는 단계에서의 베이크 온도는 100℃ 내지 190℃인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 실리콘 함유 릴락스층의 두께는 800Å 내지 1500Å인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 스페이서의 두께는 15㎚ 내지 20㎚인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 포토레지스트 패턴을 제거하는 단계는 산소 플라즈마를 이용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  8. 반도체 기판 상부에 피식각층 및 반사방지막의 적층막을 형성하는 단계;
    상기 반사방지막 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 포함하는 상기 반사방지막 전면에 릴락스층을 형성하는 단계;
    상기 릴락스층 상부에 폴리비닐피롤리돈 유도체를 베이스 수지로 포함하고, 15중량% 내지 45중량%의 실리콘을 함유하는 실리콘 함유 릴락스층을 형성하는 단계;
    상기 실리콘 함유 릴락스층 및 상기 릴락스층을 식각하여 상기 포토레지스트 패턴의 측벽에 스페이서를 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 스페이서를 마스크로 하여 상기 반사방지막 및 상기 피식각층을 식각하여 반사방지막 패턴 및 피식각층 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8에 있어서,
    상기 릴락스층을 형성하는 단계에서의 베이크 온도는 110℃ 내지 150℃인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8에 있어서,
    상기 실리콘 함유 릴락스층을 형성하는 단계에서의 베이크 온도는 100℃ 내지 190℃인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8에 있어서,
    상기 릴락스층의 두께는 800Å 내지 1500Å인 것을 특징으로 하는 반도체 소 자의 패턴 형성 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8에 있어서,
    상기 실리콘 함유 릴락스층의 두께는 800Å 내지 1500Å인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8에 있어서,
    상기 스페이서의 두께는 20㎚ 내지 40㎚인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120027989A (ko) * 2010-09-14 2012-03-22 삼성전자주식회사 반도체 소자의 패턴 형성방법
KR20130015145A (ko) 2011-08-02 2013-02-13 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US9564361B2 (en) 2013-09-13 2017-02-07 Qualcomm Incorporated Reverse self aligned double patterning process for back end of line fabrication of a semiconductor device
KR102283950B1 (ko) * 2014-12-24 2021-07-30 인텔 코포레이션 미리 정의된 구조체들의 계면의 화학적 제어 및 패터닝을 위해 광활성 재료들을 사용하는 퇴적 방식들 및 재료들
CN105355543B (zh) * 2015-09-29 2017-12-22 淮北师范大学 基于蚕丝纤维的图案化半导体聚合物薄膜制备方法
CN105914233B (zh) * 2016-05-26 2018-09-18 东南大学 一种高鲁棒性快恢复超结功率半导体晶体管及其制备方法
CN111986988A (zh) * 2020-05-11 2020-11-24 中电国基南方集团有限公司 一种更小线宽的光刻工艺

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855845B1 (ko) * 2006-09-12 2008-09-01 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6383952B1 (en) * 2001-02-28 2002-05-07 Advanced Micro Devices, Inc. RELACS process to double the frequency or pitch of small feature formation
US6849531B1 (en) * 2003-11-21 2005-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Phosphoric acid free process for polysilicon gate definition
US7314691B2 (en) * 2004-04-08 2008-01-01 Samsung Electronics Co., Ltd. Mask pattern for semiconductor device fabrication, method of forming the same, method for preparing coating composition for fine pattern formation, and method of fabricating semiconductor device
US20090117360A1 (en) * 2007-11-01 2009-05-07 International Business Machines Corporation Self-assembled material pattern transfer contrast enhancement

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855845B1 (ko) * 2006-09-12 2008-09-01 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법

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