KR20100119447A - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 SPT 공정에서 공정을 단순화하면서, 식각마진을 확보할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 피식각층 상에 비정질카본층을 형성하는 단계; 상기 비정질카본층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 희생층을 형성하는 단계; 상기 희생층 상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 상기 희생층을 식각하여 희생패턴을 형성하는 단계; 상기 희생패턴 및 감광막 패턴의 측벽에 스페이서 패턴을 형성하는 단계; 상기 감광막 패턴 및 희생패턴을 제거하는 단계; 상기 스페이서 패턴을 식각장벽으로 상기 하드마스크층 및 비정질카본층을 식각하는 단계; 상기 비정질카본층을 식각장벽으로 피식각층을 식각하여 패턴을 형성하는 단계를 포함하여, 다층의 하드마스크층을 사용하지 않고, 감광막 패턴에 저온산화막을 형성하여 SPT 공정을 실시함으로써, 공정수가 감소되며, 이에 따라 공정 마진 및 양산성이 개선되는 효과, 감광막 패턴 하부에 질화막질의 희생층을 추가로 형성하여 스페이서 패턴의 높이를 확보함으로써 식각마진을 증가시키는 효과가 있다.
SPT, 감광막, 저온산화막, 질화막

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 SPT(Spacer Patterning Technology)공정을 이용한 반도체 장치 제조 방법에 관한 것이다.
소자의 고집적화에 따라 패턴의 선폭이 좁아지고 있으며, 특히 40nm이하에서는 노광장비의 해상도(Resolution)의 한계로 감광막만으로는 패터닝하기 어려운 문제점이 있다.
이를 해결하기 위해, DPT(Double Patterning Technology) 공정이 적용되고 있으며, 특히 스페이서를 이용한 SPT(Spacer Patterning Technology) 공정이 적용되고 있다.
통상, SPT 공정을 적용하기 위해서는 다층의 하드마스크를 필요로 하는데, 최근에는 공정 단순화를 위해 하드마스크를 생략하고, 감광막 패턴의 측벽에 저온 산화막을 증착하는 기술이 제안되었다.
그러나, 소자의 축소화에 의해 낮아진 감광막 패턴의 두께로 인해 스페이서 패턴을 형성한 후, 높이가 낮아 후속 패턴 형성을 위한 식각공정에서 마진을 확보하기 어려운 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, SPT 공정에서 공정을 단순화하면서, 식각마진을 확보할 수 있는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 피식각층 상에 비정질카본층을 형성하는 단계; 상기 비정질카본층 상에 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 희생층을 형성하는 단계; 상기 희생층 상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 상기 희생층을 식각하여 희생패턴을 형성하는 단계; 상기 희생패턴 및 감광막 패턴의 측벽에 스페이서 패턴을 형성하는 단계; 상기 감광막 패턴 및 희생패턴을 제거하는 단계; 상기 스페이서 패턴을 식각장벽으로 상기 하드마스크층 및 비정질카본층을 식각하는 단계; 상기 비정질카본층을 식각장벽으로 피식각층을 식각하여 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 희생층은 상기 감광막 패턴에 대해 선택비를 갖는 물질이며, 질화막을 포함하고, 100Å∼1000Å의 두께를 갖는 것을 특징으로 한다.
또한, 상기 하드마스크층은 실리콘산화질화막 및 폴리실리콘막의 적층구조인 인 것을 특징으로 한다.
또한, 상기 감광막 패턴 사이의 선폭은 감광막 패턴의 선폭에 대해 1:2.5∼3.5의 비율로 형성되는 것을 특징으로 한다.
또한, 상기 감광막 패턴을 형성하는 단계 전에, 상기 희생층 상에 반사방지막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 희생층을 식각하는 단계 전에, 상기 감광막 패턴을 식각장벽으로 상기 반사방지막을 식각하는 단계를 더 포함하되, 상기 반사방지막을 식각하는 단계는, He, O2 및 N2의 혼합가스 또는 Ar, O2 및 N2의 혼합가스를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 반사방지막을 식각하는 단계 후, 식각된 상기 반사방지막의 선폭(Critical Dimension)을 조절하는 단계를 더 포함하고, 상기 식각된 반사방지막의 선폭을 조절하는 단계는, O2를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 희생층을 식각하는 단계는, 불소계 가스를 사용하여 진행하되, CF4, CHF3 및 CH2F2로 이루어진 그룹 중에서 선택된 어느 하나의 불소계 가스를 사용하여 진행하는 것을 특징으로 한다.
또한, 상기 스페이서패턴을 형성하는 단계는, 상기 희생패턴 및 감광막 패턴을 포함하는 전체구조의 단차를 따라 저온산화막을 형성하는 단계; 상기 저온산화막을 식각하여 상기 희생패턴 및 감광막 패턴의 측벽에 스페이서패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 저온산화막을 형성하는 단계는, 23℃∼200℃의 온도에서 진행하 며, 원자층증착법 또는 화학적기상증착법을 이용하여 진행하는 것을 특징으로 한다.
또한, 상기 저온산화막을 식각하는 단계는, CF4, CHF3, CH2F2, C4F6 및 C4F8로 이루어진 그룹 중에서 선택된 어느 하나를 이용하여 진행하는 것을 특징으로 한다.
또한, 상기 희생층을 제거하는 단계는, 습식식각을 진행하되, 상기 습식식각은 인산(H3PO4)을 이용하여 진행하는 것을 특징으로 한다.
또한, 상기 하드마스크층을 식각하는 단계에서, 상기 폴리실리콘막은 Cl2 및 BCl3의 혼합가스를 메인식각가스로 사용하여 식각하고, 상기 폴리실리콘막은 상기 메인식각가스에 보호가스를 첨가하여 식각하되, 상기 보호가스는 CH4, C2H4, N2, SO2, CO 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 사용하는 것을 특징으로 한다.
상술한 본 발명의 반도체 장치 제조 방법은 다층의 하드마스크층을 사용하지 않고, 감광막 패턴에 저온산화막을 형성하여 SPT 공정을 실시함으로써, 공정수가 감소되며, 이에 따라 공정 마진 및 양산성이 개선되는 효과가 있다.
또한, 감광막 패턴 하부에 질화막질의 희생층을 추가로 형성하여 스페이서 패턴의 높이를 확보함으로써 식각마진을 증가시키는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 저온 산화막을 적용하여 SPT(Spacer Patterning Technology) 공정을 진행하는 반도체 장치 제조 방법에 관한 것으로, 스페이서 패턴을 형성하기 위한 희생층을 추가하여 스페이서 패턴의 높이를 확보함으로써 식각마진을 증가시키는 발명이다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(미도시) 상에 피식각층(11)을 형성한다.
이어서, 피식각층(11) 상에 비정질카본막(12) 및 하드마스크층(13, 14)을 형성한다. 하드마스크층(13, 14)은 다층으로 형성되며, 실리콘산화질화막(13) 및 폴리실리콘막(14)을 적층구조를 갖는다.
피식각층(11)은 도전막 또는 산화막일 수 있다. 도전막은 금속막, 금속질화막 및 금속실리사이드막으로 이루어진 그룹 중에서 선택된 어느 하나의 도전막 또는 이들이 적어도 2층 이상 적층된 적층 구조로 형성할 수 있다.
비정질카본막(12)은 피식각층(11)을 식각하기 위한 것이며, 실리콘산화질화막(13)은 비정질카본막(12)을 식각하기 위한 것이다. 또한, 폴리실리콘막(14)은 실리콘산화질화막(13)을 식각하기 위한 하드마스크로 사용된다.
이어서, 폴리실리콘막(14) 상에 희생층(15)을 형성한다. 희생층(15)은 감광막 패턴(17)과 함께 후속 스페이서 패턴 형성을 위해 사용되며, 소자의 고집적화에 따른 감광막 패턴(17)의 높이가 낮아지면서 스페이서 패턴의 높이 확보가 어려워지는 문제를 개선하기 위한 추가 희생층이다.
희생층(15)은 감광막 패턴(17)에 대해 선택비가 높은 물질로 형성하는 것이 바람직하며, 예컨대 질화막으로 형성한다. 또한, 희생층(15)은 감광막 패턴(17)의 높이 감소를 보완할 수 있는 두께 예컨대, 100Å∼1000Å의 두께로 형성하는 것이 바람직하다.
이어서, 희생층(15) 상에 반사방지막(16)을 형성한다. 반사방지막(16)은 감광막 패턴(17) 형성을 위한 노광공정에서 반사방지 역할을 하기 위한 것이다.
이어서, 반사방지막(16) 상에 감광막 패턴(17)을 형성한다. 감광막 패턴(17)은 반사방지막(16) 상에 감광막을 코팅(Coating)하고 노광(Exposure) 및 현상(Development)으로 패터닝하여 형성할 수 있다.
이때, 감광막은 폴리비닐 페놀계, 폴리하이드록시 스타일렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리 이미드계, 폴리아크릴레이트계, 폴리메타 아크릴레이트계 및 폴리플루오린계로 이루어진 그룹 중에서 선택된 어느 하나의 단중합체 또는 둘 이상의 공중합체의 감광막을 이용할 수 있다. 또한, 노광시 사용되는 광원으로는 I-라인, KrF, ArF, 157nm, EUV, 심자외선(Deep UV), E-빔 및 X-선으로 이루어진 그룹 중에서 선택된 어느 하나를 이용할 수 있다. 바람직하게는, ArF광원 대비 감광막의 두께 증가가 용이한 I-라인 또는 심자외선을 이용할 수 있다. 그리고, 현상 시 사용되는 용매로는 에틸 3-에톡시 프로피오네이트(ethyl 3-ethoxypropionate), 메틸 3-메톡시 프로피오네이트(methyl 3-methoxypropionate), 사이클로헥사논(cyclohexanon), 프로필렌글리콜 메틸 에테르 아세테이트(propyleneglycol methyl ether acetate), 메틸에틸케톤, 벤젠, 톨루엔, 디옥산 및 디메텔 포름아미드로 이루어진 그룹 중에서 선택된 어느 하나의 단독용매 또는 둘 이상의 혼합용액을 사용할 수 있다.
특히, 감광막 패턴(17)은 라인/스페이서 형태로 형성하되, 최종 패터닝 후 최종 선폭(Critical Dimension) 타겟(Target)을 고려하여 라인선폭:스페이서선폭의 비율은 1:2.5∼3.5가 되도록 형성할 수 있다.
도 1b에 도시된 바와 같이, 감광막 패턴(17)을 식각장벽으로 반사방지막(16, 도 1a 참조) 및 희생층(15, 도 1a 참조)을 식각한다.
이하, 식각된 반사방지막(16, 도 1a 참조) 및 희생층(15, 도 1a 참조)을 각각 "반사방지막패턴(16A)', '희생패턴(15A)'라고 한다.
반사방지막패턴(16A)은 감광막 패턴(17)의 손실이 최소화되는 조건으로 진행하는 것이 바람직하며, 이를 위해 He, O2 및 N2의 혼합가스 또는 Ar, O2 및 N2의 혼합가스로 식각을 진행한다. 또한, 낮은 이온 에너지(Low Ion Energy)를 위해 100Ｖ이하의 전압을 인가하여 식각을 진행할 수 있다. 한편, 반사방지막패턴(16A) 형성 후, 트리밍(Trimming) 공정을 진행하여 반사방지막패턴(16A)의 선폭(Critical Dimension)을 조절할 수 있다. 이때, 트리밍공정은 O2를 사용하여 진행할 수 있다.
희생패턴(15A)의 형성을 위한 식각 공정 역시 감광막 패턴(17)의 손실을 최소화하기 위해 감광막 패턴(17)에 대해 선택비가 높은 가스로 식각을 진행하는 것이 바람직하다. 즉, 식각공정은 불소계(F) 가스를 사용하여 진행하며, 불소계 가스는 CF4, CHF3 및 CH2F2로 이루어진 그룹 중에서 선택된 어느 하나를 포함한다.
도 1c에 도시된 바와 같이, 희생패턴(15A) 및 감광막 패턴(17)을 포함하는 전체구조의 단차를 따라 저온산화막(18)을 형성한다. 저온산화막(18)은 후속 패턴 형성을 위한 스페이서 패턴을 형성하기 위한 것으로, 인산에 대해 습식식각률이 낮아 후속 희생패턴(15A) 제거시 스페이서 패턴의 손실을 방지할 수 있다. 또한, 감광막 패턴(17)의 변형을 방지하기 위해 감광막의 베이킹(Baking)온도인 200℃이하(23℃∼200℃)의 온도에서 증착하는 것이 바람직하다. 또한, 패턴 형성을 위해 단차피복성(Step Coverage)이 0.9이상(0.90∼0.99)이 되도록 형성하는 것이 바람직하다.
저온산화막(18)은 원자층증착법(Atomic Layer Deposition) 또는 화학기상증착법(Chemical Vapor Deposition)으로 형성할 수 있으며, 단차피복성이 좋은 원자층증착법으로 형성하는 것이 바람직하다.
도 1d에 도시된 바와 같이, 저온산화막(18, 도 1c 참조)을 식각하여 희생패턴(15A) 및 감광막 패턴(17)의 측벽에 스페이서 패턴(18A)을 형성한다.
스페이서 패턴(18A)을 형성하기 위한 식각가스로는 CF4, CHF3, CH2F2, C4F6 및 C4F8로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 주식각 가스로 사용할 수 있다. 특히, 하부층(예컨대, 폴리실리콘막(14))과의 선택비를 위해 CH2F2, C4F6 및 C4F8로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 주식각가스로 사용하는 것이 바람직하다.
도 1e에 도시된 바와 같이, 감광막 패턴(17)을 제거한다. 감광막 패턴(17) 제거시, 반사방지막패턴(16A)이 동시에 제거된다. 감광막 패턴(17)의 제거는 산소(O2) 플라즈마를 이용한 스트립 공정으로 진행하는 것이 바람직하다.
이어서, 세정공정은 진행할 수 있다.
도 1f에 도시된 바와 같이, 희생패턴(15A)을 제거한다. 희생패턴(15A)은 습식식각으로 제거할 수 있다. 습식식각은 폴리실리콘 및 산화막에 대해 선택비가 높은 물질을 사용하는 것이 바람직하다. 희생패턴(15A)이 질화막인 경우, 습식식각은 인산(H3PO4)으로 진행하는 것이 바람직하다.
따라서, 산화막질인 스페이서 패턴(18A) 및 하부층인 폴리실리콘막(14)의 손실을 방지하면서 희생패턴(15A)만 선택적으로 제거가능하다.
특히, 희생패턴(15A)의 높이만큼 스페이서 패턴(18A)의 높이가 증가함으로써, 후속 스페이서 패턴(18A)을 이용한 식각공정에서 마진을 확보할 수 있다.
도 1g에 도시된 바와 같이, 스페이서 패턴(18A)을 식각장벽으로 폴리실리콘막(14, 도 1f 참조)을 식각한다. 폴리실리콘막(14)은 Cl2 및 BCl3의 혼합가스를 주식각가스로 사용하여 식각하며, 스페이서 패턴(18A)에 의한 비대칭 프로파일을 방 지하기 위해 보호가스(Passivation gas) 가스로 CH4, C2H4, N2, SO2, CO 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 첨가가스로 사용할 수 있다.
따라서, 스페이서 패턴(18A)과 동일한 폭으로 식각된 폴리실리콘패턴(14A)이 형성된다.
이어서, 폴리실리콘패턴(14A)을 식각장벽으로 실리콘산화질화막(13, 도 1f 참조) 및 비정질카본막(12, 도 1f 참조)을 식각하여, 실리콘산화질화패턴(13A) 및 비정질카본패턴(12A)을 형성한다.
폴리실리콘패턴(14A) 및 실리콘산화질화패턴(13A)은 도 1a에서 하드마스크층으로 가정하였으므로, 하드마스크패턴(13A, 14A)이라 한다.
도 1h에 도시된 바와 같이, 하드마스크패턴(13A, 14A)을 제거한다.
이어서, 비정질카본패턴(12A)을 식각장벽으로 피식각층(11, 도 1g 참조)을 식각하여 패턴(11A)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요한 부분에 대한 부호의 설명
11 : 피식각층 12 : 비정질카본막
13, 14 : 하드마스크층 15 : 희생층
16 : 반사방지막 17 : 감광막 패턴
18 : 저온산화막

Claims (22)

  1. 피식각층 상에 비정질카본층을 형성하는 단계;
    상기 비정질카본층 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 희생층을 형성하는 단계;
    상기 희생층 상에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각장벽으로 상기 희생층을 식각하여 희생패턴을 형성하는 단계;
    상기 희생패턴 및 감광막 패턴의 측벽에 스페이서 패턴을 형성하는 단계;
    상기 감광막 패턴 및 희생패턴을 제거하는 단계;
    상기 스페이서 패턴을 식각장벽으로 상기 하드마스크층 및 비정질카본층을 식각하는 단계; 및
    상기 비정질카본층을 식각장벽으로 피식각층을 식각하여 패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 희생층은 상기 감광막 패턴에 대해 선택비를 갖는 물질인 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 희생층은 질화막을 포함하는 반도체 장치 제조 방법.
  4. 제3항에 있어서,
    상기 희생층은 100Å∼1000Å의 두께를 갖는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 하드마스크층은 실리콘산화질화막 및 폴리실리콘막의 적층구조인 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 감광막 패턴 사이의 선폭은 감광막 패턴의 선폭에 대해 1:2.5∼3.5의 비율로 형성되는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 감광막 패턴을 형성하는 단계 전에,
    상기 희생층 상에 반사방지막을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  8. 제7항에 있어서,
    상기 희생층을 식각하는 단계 전에,
    상기 감광막 패턴을 식각장벽으로 상기 반사방지막을 식각하는 단계를 더 포함하는 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 반사방지막을 식각하는 단계는,
    He, O2 및 N2의 혼합가스 또는 Ar, O2 및 N2의 혼합가스를 사용하여 진행하는 반도체 장치 제조 방법.
  10. 제8항에 있어서,
    상기 반사방지막을 식각하는 단계 후,
    식각된 상기 반사방지막의 선폭(Critical Dimension)을 조절하는 단계를 더 포함하는 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 식각된 반사방지막의 선폭을 조절하는 단계는,
    O2를 사용하여 진행하는 반도체 장치 제조 방법.
  12. 제1항에 있어서,
    상기 희생층을 식각하는 단계는,
    불소계 가스를 사용하여 진행하는 반도체 장치 제조 방법.
  13. 제13항에 있어서,
    상기 희생층을 식각하는 단계는,
    CF4, CHF3 및 CH2F2로 이루어진 그룹 중에서 선택된 어느 하나의 불소계 가스를 사용하여 진행하는 반도체 장치 제조 방법.
  14. 제1항에 있어서,
    상기 스페이서패턴을 형성하는 단계는,
    상기 희생패턴 및 감광막 패턴을 포함하는 전체구조의 단차를 따라 저온산화막을 형성하는 단계;
    상기 저온산화막을 식각하여 상기 희생패턴 및 감광막 패턴의 측벽에 스페이서패턴을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  15. 제14항에 있어서,
    상기 저온산화막을 형성하는 단계는,
    23℃∼200℃의 온도에서 진행하는 반도체 장치 제조 방법.
  16. 제14항에 있어서,
    상기 저온산화막을 형성하는 단계는,
    원자층증착법 또는 화학적기상증착법을 이용하여 진행하는 반도체 장치 제조 방법.
  17. 제14항에 있어서,
    상기 저온산화막을 식각하는 단계는,
    CF4, CHF3, CH2F2, C4F6 및 C4F8로 이루어진 그룹 중에서 선택된 어느 하나를 이용하여 진행하는 반도체 장치 제조 방법.
  18. 제3항에 있어서,
    상기 희생층을 제거하는 단계는,
    습식식각을 진행하는 반도체 장치 제조 방법.
  19. 제18항에 있어서,
    상기 습식식각은 인산(H3PO4)을 이용하여 진행하는 반도체 장치 제조 방법.
  20. 제5항에 있어서,
    상기 하드마스크층을 식각하는 단계에서,
    상기 폴리실리콘막은 Cl2 및 BCl3의 혼합가스를 메인식각가스로 사용하여 식 각하는 반도체 장치 제조 방법.
  21. 제20항에 있어서,
    상기 하드마스크층을 식각하는 단계에서,
    상기 폴리실리콘막은 상기 메인식각가스에 보호가스를 첨가하여 식각하는 반도체 장치 제조 방법.
  22. 제21항에 있어서,
    상기 보호가스는 CH4, C2H4, N2, SO2, CO 및 Ar로 이루어진 그룹 중에서 선택된 어느 하나 또는 둘 이상의 혼합가스를 사용하는 반도체 장치 제조 방법.
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