CN101752303B - 在小间距器件制造中减少分层的方法 - Google Patents
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Abstract
一种形成集成电路结构的方法，包括：提供衬底；在所述衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成第二硬掩膜层；构图所述第二硬掩膜层以形成硬掩膜；以及，在构图第二硬掩膜层之后，烘焙所述衬底、所述第一硬掩膜层和所述硬掩膜。在所述烘焙步骤之后，形成间隔层，它包括在所述硬掩膜顶部上的第一部分，和在所述硬掩膜的相对的侧壁上的第二部分和第三部分。所述方法还包括移除所述间隔层的所述第一部分；移除所述硬掩膜；以及使用所述间隔层的所述第二部分和所述第三部分作为掩膜来构图所述第一硬掩膜层。
Description
技术领域
本发明一般涉及集成电路，并且更具体涉及具有小于光刻分辨率极限的间距的集成电路的制造。
背景技术
集成电路尺寸的减小需要减小光刻分辨率极限。一般说来，集成电路的最小间距不能小于光刻分辨率极限。然而，也有例外。通过采用某种技术，可能将集成电路的间距减小到光刻分辨率极限以下，尽管这种技术通常需要更多的工艺步骤。
附图1到3示出传统工艺中实现低于光刻极限的间距的中间步骤的剖面图。参照附图1，提供硅衬底10，在随后的工艺步骤中，刻蚀所述硅衬底10以形成图形，例如鳍片。所述鳍片的形成需要用于光刻目的的覆盖层的帮助。所述覆盖层包括第一灰化可去除电介质(ARD)12，氮氧化硅14，第二ARD16，氮氧化硅18，和光刻胶20。构图光刻胶20。
参照附图2，通过干刻蚀将光刻胶20的图形转移到下氮氧化硅18和第二ARD16上。典型地，氮氧化硅18具有留在第二ARD16上的剩余部分。接着，如附图3所示，使用等离子增强型化学气相沉积(PECVD)形成间隔层(spacerlayer)22。在大间距技术时代，例如，大于约50nm，间隔层22是相对保形的。然而，对于使用50nm及以下技术来形成的集成电路，该方法不再适用。原因是PECVD对表面条件敏感。因此，所得到的间隔层22是高度不保形的，并且对于低于50nm的技术，这样的不一致性变得过于显著。应当注意间隔层22的帽盖部分的厚度显著地大于在第二ARD16侧壁上的间隔层22的侧壁部分的厚度。在随后的步骤中，需要从间隔层22的所述侧壁部分之间移除第二ARD16。因此，间隔层22的帽盖部分增加的厚度对随后的工艺步骤产生了不利影响。
另一方面，用于形成保形膜的沉积方法，例如原子层沉积(ALD)，不能用于解决上述问题。已经发现当ALD用于形成间隔层22时，如附图2所示第二ARD16脱落。因此，需要新方法来解决上述问题。
发明内容
根据本发明的一个方面，一种形成集成电路结构的方法包括：提供衬底；在所述衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成第二硬掩膜层；构图所述第二硬掩膜层以形成硬掩膜；以及在构图所述第二硬掩膜层之后，烘焙所述衬底、所述第一硬掩膜层、和所述硬掩膜。在所述烘焙步骤之后，形成间隔层，其包括在所述硬掩膜顶部上的第一部分，以及在所述硬掩膜相对的侧壁上的第二部分和第三部分。所述方法还包括：在包括未移除的剩余部分所述第二部分和所述第三部分的情况下，移除所述间隔层的第一部分；移除所述硬掩膜；以及用所述间隔层的第二部分和第三部分作为掩膜来构图所述第一硬掩膜层。
根据本发明的另一个方面，一种形成集成电路结构的方法包括：提供半导体衬底；在所述半导体衬底上形成第一硬掩膜层；在所述第一硬掩膜层上形成氧化层；在所述氧化层上形成第二硬掩膜层；构图所述第二硬掩膜层以形成相互临近的第一硬掩膜和第二硬掩膜；在构图第二硬掩膜层步骤之后，在第一温度下，烘焙所述衬底、所述第一硬掩膜层、所述第一硬掩膜和所述第二硬掩膜；以及在烘焙步骤之后，在不低于所述第一温度的第二温度下形成间隔层。所述间隔层包括在所述第一硬掩膜的相对的侧壁上的第一部分和第二部分、以及在所述第二硬掩膜的相对的侧壁上的第三部分和第四部分。所述第二部分和所述第三部分相面对且在空间上相互分离。所述方法还包括从所述间隔层的第二部分和第二部分之间移除所述第一硬掩膜，并且同时从所述间隔层的第三部分和第四部分之间移除所述第二硬掩膜；以及使用所述间隔层的第一部分、第二部分、第三部分和第四部分作为掩膜来构图所述第一硬掩膜层。
还根据本发明的另一个方面，一种形成集成电路结构的方法包括：提供衬底；在所述衬底上形成第一硬掩膜层；邻接并在所述第一硬掩膜层上形成粘附层；邻接并在所述粘附层上形成氧化层，其中所述氧化层具有比所述粘附层低的硅原子百分比；在所述氧化层上形成第二硬掩膜层；构图所述第二硬掩膜层以形成硬掩膜；形成间隔层，其中所述间隔层包括在所述硬掩膜的相对的侧壁上的第一部分和第二部分；从所述间隔层的第一部分和第二部分之间移除所述硬掩膜；以及使用所述间隔层的第一部分和第二部分作为掩膜来构图所述第一硬掩膜层。
通过执行本发明的实施例，解决了所述分层问题，因此可形成具有更小间距的部件特征。
附图说明
为了更彻底的理解本发明及其优点，现在结合附图参照下文进行说明，其中：
附图1至3示出了传统工艺中实现低于光刻极限间距的中间步骤的剖面图。
附图4至11示出了本发明的实施例的制造中的中间步骤的剖面图；和
附图12至14示出了本发明一可选的实施例的制造中的中间步骤的剖面图；
具体实施方式
下面详细论述当前优选实施例的制作和使用。然而，应当理解本发明提供很多能够广泛实施的可应用的发明概念。所论述的具体实施例仅仅是说明制作和使用本发明的特定方式，并不限定本发明的范围。
本发明提供了一种在集成电路中形成低于光刻极限的图案的新方法。举例说明了制造本发明优选实施例的中间步骤。而后论述了所述优选实施例的变形。在本发明的所有的各种视图和示例性实施例中，使用相同的参考数字标志相同的元件。
附图4示出了包括衬底30和覆盖层的结构。通常可以使用半导体材料如硅、硅锗或者类似材料等来形成衬底30，且可以是体材料(bulk)衬底或绝缘体上硅(SOI)衬底。在衬底30上形成硬掩膜32。优选地，硬掩膜32包含灰化可移除电介质(ARD)材料，并因此在下文中称为ARD32，尽管其也可以使用其它材料形成。在一实施例中，ARD32包括由例如非晶硅形成的光吸收层321，以及具有与抗反射涂层(ARC)相似能的相移层322。相应地，相移层322有时也称为电介质ARC，或者DARC。有利地，ARD32不仅满足硬掩膜层对选择性的要求，而且满足与光刻相关的要求，如对在光刻步骤中所使用的光的反射率的要求等。另外，可以通过等离子灰化来移除ARD32，因此(ARD32)可以被移除以形成具有高纵横比(aspects ratios)的间隙。
等离子体增强(PE)氧化物34，其可以是使用等离子体增强化学气相沉积(PECVD)形成并可邻接在ARD32上的氧化硅。在PE氧化物34上形成氮氧化硅层36。PE氧化物34和氮氧化硅层36都是用于光刻的目的，例如，用于降低在对上覆的光刻胶进行曝光中使用的黄光的反射。应当理解层34和/或层36也可以由其它材料形成。
在氮氧化硅层36上形成ARD38，氮氧化硅层40，和底部抗反射涂层(BARC)42。ARD38可以由与ARD32相同的材料形成，并可能具有相同的结构。相应地，ARD38也可以包括光吸收层381，和相移层382。本领域技术人员会认识到可以用其它材料和结构代替层38，40，和42，以及层的数量也可以与附图4中所示的不同。在BARC42上形成和构图光刻胶44。优选地，正如在随后的段落中将详细论述的，层38，40，42，和44是用于形成具有小间距的图形的，所述小间距可能小于用于形成集成电路的光刻工艺所允许的最小间距，以及使用层32，34，和36将小间距转移至衬底30。
接下来，刻蚀BARC42，氮氧化硅层40和ARD38，例如，使用等离子体辅助干法刻蚀，随后是移除光刻胶44和BARC42。在附图5中示出了所得到的结构。于是形成ARD条46。在所得到的结构中，氮氧化硅层40的剩余物可能留在ARD条46上面。
如箭头48标记的，附图6示出了对附图5中所示结构的烘焙。需要仔细地控制烘焙温度，以达到理想的效果。所述烘焙温度不宜过低，使得ARD 32以理想的速率脱气。另一方面，所述烘焙温度不宜过高，使得从ARD 32脱气的速率不能过高以至于在ARD32和PE氧化物34之间的接触面引起能量积聚，所述能量积聚可引起PE氧化物34从ARD32分层。随着控制的温度，所述脱气以可控制的方式发生在所述烘焙步骤中，否则所述脱气将会在随后间隔层50(参照附图7)的沉积中发生，于是逐渐释放否则将会在随后的沉积中快速积聚的能量。因此所述烘焙温度等于或者略低于(例如，不超过约10℃)附图7中所示的沉积步骤所采用的温度。在一示例性实施例中，所述烘焙温度在约550℃到约900℃之间，更优选地为约570℃。所述烘焙持续时间可为约1小时。在优选的实施例中，在和如附图7中所示的随后的沉积步骤中相同的腔(chamber)中的原位执行所述烘焙，尽管其也可以在不同的腔或者在炉中执行。
接下来，如附图7所示，使用保形沉积法沉积间隔层50。在优选的实施例中，使用可形成高质量薄膜(在低刻蚀速率情况下)的原子层沉积(ALD)法沉积间隔层50。与表面条件无关，保形性(conformity)可达约100％。在一示例性实施例中，在约560℃到约900℃之间执行所述ALD。当间距P1小于约50nm时，形成高保形(conformity)薄膜需要如此高的温度。然而，如此高的温度也会引起ARD32的脱气。有利地，在沉积间隔层50之前，随着所述烘焙步骤的执行，由于控制脱气和逐渐释放能量消除了在ARD32和覆盖PE氧化物34之间可能发生的分层。可以使用二氯甲硅烷(DCS)和氨水作为前体执行所述ALD，所得到的间隔层50包括富硅氮化物。在可选实施例中，可执行低压化学气相沉积(LPVCD)等其它保形沉积方法。在示例性实施例中，LPVCD的温度在约560℃到约900℃之间，尽管其也可以更低，例如与约300℃一样低。间隔层50的厚度T优选地小于ARD条46间距P1的一半，且更优选地小于ARD条46间距P1的约三分之一。
在附图8中，例如，使用干刻蚀法，刻蚀间隔层50，由此移除间隔层50的覆盖(over)在氮氧化硅层36正上方的部分，于是曝光氮氧化硅层36。另外，至少部分地移除间隔层50的盖部分。
接下来，使用例如，干刻蚀移除氮氧化硅层40的剩余部分。然后使用例如，等离子体辅助灰化移除ARD条46。所得到的结构在附图9中示出。间隔层50的剩余部分在随后的光刻过程中用作掩膜，并被称为间隔52。应注意到间隔52的间距P2小于间距P1。通过调整间隔层50的厚度T1和ARD条46的厚度T2，间距P2可调整到约为间距p1的一半。在这种情况下，间距p1(其也是ARD条46之间的间距)已经是接近现在光刻技术所允许的最小间距，间距p2将会比所述最小间距更小。
附图10示出了将间隔52的图形转移到ARD32，其包含各种刻蚀步骤。于是形成了ARD条56，其是ARD32的剩余部分。接下来，如附图11中所示，ARD条56，和可能由间隔52的覆盖剩余图形作为刻蚀衬底30的硬掩膜。结果，形成鳍片58。接下来，使用例如灰化移除ARD条56的剩余部分，以及如果在这个阶段有任何剩余物，则移除覆盖材料，留下鳍片58。有利地，如附图7中所示的，鳍片58具有比光刻技术所允许的最小间距p1更小的间距。而后用鳍片58形成例如，具有横跨超过一个鳍片58的FinFET(未示出)的栅电极的双栅场效应晶体管(FinFET)。相应地，作为多个(multiple)小鳍片的结果，所得到的FinFET的驱动电流随着沟道宽度的增加而增加。
附图12到14示出了本发明的一个可选实施例。参照附图12，提供初始结构。除了在ARD32和PE氧化物34之间插入一个或多个粘附层60以外，所述初始结构与附图4中所示的结构相同。粘附层60邻接ARD32。本发明的发明人所执行的实验已经显示PE氧化物34和ARD32的粘着性较差，因此易于出现由从ARD32脱气导致的能量积聚引起的分层。粘附层60与ARD32可靠的粘结，且也与PE氧化物34良好的粘着。因此，消除了否则将会在层32和34之间发生的分层。
优选地，粘附层60具有适合光刻工艺的好的光反射和吸收特性。在优选实施例中，粘附层60由富硅材料形成，例如氮氧化硅，氮化硅，富硅氧化物或者它们的组合，所述富硅材料中的硅原子百分比大于可为氧化硅的层34中的硅原子百分比。粘附层60也可包括与层32和34都良好粘着的多个层。
附图13到14示出了随后的工艺步骤。附图13所示的步骤本质上与附图5中示出的相同。在实施例中，在构图ARD38和形成间隔层50的步骤之间不执行烘焙。在可选实施例中，可在本质上与上述段落中论述的相同条件下执行烘焙。在附图14中，形成间隔层50。优选地，在该例中，代替执行所述烘焙，可在在约560℃到约900℃之间的温度下执行LPVCD形成粘附层60，虽然其也可在300℃一样低或者甚至更低的温度下执行。可选地，可使用本质上与上述实施例中论述的相同条件执行ALD。随后的工艺步骤与附图8到11中示出的本质上相同，因此这里不再重复。
应当注意，尽管在上述段落中所论述的实施例提供了半导体鳍片的形成工艺步骤，但是也可将相同的方法用于形成除了半导体鳍片之外的其它小间距特征，其中所述小间距特征可小于由各自光刻工艺所允许的最小间距。
在本发明的实施例中，有利地，基本上消除了在ARD32和覆盖材料之间分层的发生。结果，形成了具有很小间距和很小尺寸(dimensions)的特征。例如，在这种情况下，由各自光刻工艺所允许的最小间距为约28nm，如附图11中示出的鳍片58的宽度W可与约10nm一样小。
尽管已经详细描述了本发明和其优点，但是应当理解，在不脱离由所付的权利要求所限定的本发明的精神和范围的情况下，这里能够对本发明做出各种变化，置换和修改。而且，本发明的范围不仅限于在说明书中描述的工艺，机械装置，制造，和物质的组成，手段，方法和步骤。本领域技术人员根据本发明易于从本发明所公开的内容领会到，可以利用与这里所描述的相应实施例执行基本相同的功能或者达到基本相同的结果的、现存的或以后发展的工艺，机械装置，物质的组成，手段，方法，或步骤。相应地，所附权利要求意图在其范围内包括这样的工艺，机械装置，制造，物质的组成，手段，方法，或者步骤。
Claims (14)
1.一种形成集成电路结构的方法，所述方法包括：
提供衬底；
在所述衬底上形成第一硬掩膜层；
在所述第一硬掩膜层上形成第二硬掩膜层；
构图所述第二硬掩膜层以形成硬掩膜；
在构图第二硬掩膜层步骤之后，烘焙所述衬底、所述第一硬掩膜层和所述硬掩膜；
在所述烘焙步骤之后，形成包含在所述硬掩膜顶部上的第一部分、和在所述硬掩膜的相对的侧壁上的第二部分和第三部分的间隔层；
移除所述间隔层的所述第一部分；
在所述间隔层的所述第二部分和第三部分包含未移除的剩余部分的情况下，移除所述硬掩膜；和
使用所述间隔层的所述第二部分和所述第三部分作为掩膜来构图所所述第一硬掩膜层，
其中，在所述第一硬掩膜层和所述第二硬掩膜层之间形成氧化物层，
在第一温度下执行所述形成所述间隔层的步骤，其中在低于或等于所述第一温度的第二温度下执行烘焙步骤。
2.根据权利要求1的方法，其特征在于在构图第一硬掩膜层之后，所述第一硬掩膜层的剩余部分包含在所述间隔层的所述第二部分下面的第一硬掩膜和在所述间隔层的所述第三部分下面的第二硬掩膜层，所述方法还包括：
用所述第一硬掩膜和所述第二硬掩膜刻蚀所述衬底以形成在所述第一硬掩膜下面的第一鳍片和在所述第二硬掩膜下面的第二鳍片。
3.根据权利要求1的方法，其特征在于所述间隔层的所述第二部分和所述第三部分之间的间距小于用于构图所述第一硬掩膜层和所述第二硬掩膜层的光刻工艺所允许的最小间距；所述第二温度比所述第一温度低小于10℃。
4.根据权利要求1的方法，其特征在于在高于550℃的第一温度下用原子层沉积执行形成所述间隔层的步骤；或者，用低压化学气相沉积形成所述间隔层。
5.根据权利要求1的方法，其中还包含：
在所述氧化物层和所述第一硬掩膜层之间形成粘附层，其中所述粘附层邻接所述第一硬掩膜层，并且具有比所述氧化物层更大的硅原子百分比。
6.根据权利要求1的方法，其特征在于所述第一硬掩膜层和所述第二硬掩膜层由灰化可移除电介质(ARDs)形成。
7.一种形成集成电路结构的方法，所述方法包含：
提供半导体衬底；
在所述半导体衬底上形成第一硬掩膜层；
在所述第一硬掩膜层上形成氧化物层；
在所述氧化物层上形成第二硬掩膜层；
构图所述第二硬掩膜层以形成相互临近的第一硬掩膜和第二硬掩膜；
在所述构图所述第二硬掩膜层步骤之后，在第一温度下烘焙所述半导体衬底、所述第一硬掩膜层、所述第一硬掩膜和所述第二硬掩膜；
在所述烘焙步骤之后，在不低于所述第一温度的第二温度下形成间隔层，其中所述间隔层包含在所述第一硬掩膜的相对的侧壁上的第一部分和第二部分、和在所述第二硬掩膜的相对的侧壁上的第三部分和第四部分，其中所述第二部分和所述第三部分相面对且在空间上相分离；
从所述间隔层的所述第一部分和第二部分之间移除所述第一硬掩膜；并同时从所述间隔层的所述第三部分和第四部分之间移除所述第二硬掩膜；和
用所述间隔层的所述第一部分、所述第二部分、所述第三部分、和所述第四部分作为掩膜来构图所述第一硬掩膜层。
8.根据权利要求7的方法，其特征在于所述第二温度等于所述第一温度。
9.根据权利要求7的方法，其特征在于每个所述第一硬掩膜层和所述第二硬掩膜层包含在非晶硅层上的电介质抗反射涂层(ARC)。
10.根据权利要求7的方法，其特征在于在构图所述第一硬掩膜层之后，用所述第一硬掩膜层的剩余部分作为掩膜刻蚀所述半导体衬底。
11.根据权利要求7的方法，其特征在于所述氧化物层包含氧化硅，且其中所述方法还包含：
在所述氧化物层和所述第一硬掩膜层之间形成粘附层，其中所述粘附层邻接于所述第一硬掩膜层，且具有比所述氧化物层大的硅原子百分比。
12.一种形成集成电路结构的方法，所述方法包含：
提供衬底；
在所述衬底上形成第一硬掩膜层；
邻接并在所述第一硬掩膜层上形成粘附层；
邻接并在所述粘附层上形成氧化物层，其中所述氧化物层具有比所述粘附层低的硅原子百分比；
在所述氧化物层上形成第二硬掩膜层；
构图所述第二硬掩膜层以形成硬掩膜；
形成间隔层，其中所述间隔层包含在所述硬掩膜的相对的侧壁上的第一部分和第二部分；
从所述间隔层的所述第一部分和所述第二部分之间移除所述硬掩膜；
用所述间隔层的所述第一部分和所述第二部分作为掩膜来构图所述第一硬掩膜层，
其中在构图所述第二硬掩膜层的步骤和形成所述间隔层的步骤之间还包括烘焙步骤，
在等于或低于用于执行所述形成间隔层的步骤的第二温度的第一温度下执行所述烘焙步骤。
13.根据权利要求12的方法，其特征在于所述氧化物层包含氧化硅，且其中所述粘附层包含选自主要包含氮氧化硅、氮化硅、富硅氧化物和它们的组合的组中的材料。
14.根据权利要求12的方法，其特征在于用低压化学气相沉积执行所述形成所述间隔层的步骤。
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