JP2012511253A - 基板作製方法 - Google Patents
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Abstract
本発明の基板作製方法は、基板上に隔置された第１のフィーチャー及び隔置された第２のフィーチャーを形成する工程を含む。隔置された第１のフィーチャー及び隔置された第２のフィーチャーは互いに交互になるとともに、互いに間隔があけられる。隔置された第２のフィーチャーの水平幅トリミングを行う間に、隔置された第２のフィーチャーの幅は、隔置された第１のフィーチャーのどの水平幅よりも大きく水平方向にトリミングされる。第２のフィーチャーを水平方向にトリミングした後に、スペーサーが、隔置された第１のフィーチャーの側壁上及び第２のフィーチャーの側壁上に形成される。スペーサーは、隔置された第１のフィーチャーの組成とも、隔置された第２のフィーチャーの組成とも異なる組成からなる。スペーサーを形成した後に、隔置された第１のフィーチャー及び隔置された第２のフィーチャーが基板から除去される。基板はスペーサーから構成されるマスクパターンを通して処理される。他の実施形態が開示されている。
【選択図】図１１
【選択図】図１１
Description
本明細書に開示した実施形態は基板作製方法に関し、例えば集積回路作製に利用することができるような基板作製方法に関する。
集積回路は一般に、シリコンウェーハまたは他の半導体材料等の半導体基板上に形成される。一般に、半導体、導体、または絶縁体のいずれかの材料からなる様々な層は、集積回路を形成するのに用いられる。例示として、様々な材料は、ドープされ、イオン注入され、エッチングされ、成長させられる等、様々な工程が用いられている。半導体処理における永続的な目標は、個々の電子構成要素のサイズを縮小するよう努力し続けることであり、それによって、より小さく、より高密度な集積回路を可能にする。
半導体基板のパターニング及び加工のための一技術は、フォトリソグラフィーである。このような技術は、フォトレジストとして公知のパターニング可能なマスキング層の堆積を含む。このような材料は、特定の溶剤における溶解度を変えるように処理することができ、それによって、基板上にパターンを形成するためにすぐに用いることができる。例えば、フォトレジスト層部は、マスクまたはレチクル等の放射線パターニングツールの開口部を通して光化学エネルギーに晒されることができ、露出していない領域に対する露出した領域の溶剤溶解度を、堆積した状態における溶解度に比べて変えることができる。その後、露出した領域または露出していない領域を、フォトレジストタイプに応じて除去することができ、それによって、基板上にフォトレジストのマスキングパターンを残すことができる。マスクされた部分の隣の、下部に横たわる基板の隣接領域は、例えば、エッチングまたはイオン注入によって処理することができ、マスキング材料に隣接する基板に対して所望の加工をもたらすことができる。ある例においては、非放射線感受性マスキング材料を含む複数の異なるフォトレジスト層、及び／またはフォトレジストの組み合わせが利用される。
フィーチャー（ｆｅａｔｕｒｅ）のサイズにおける継続的な縮小は、フィーチャーを形成するのに用いた技術に対して更なる大きな要求を提起している。例えば、フォトリソグラフィーは、導電配線等のパターン化されたフィーチャーを形成するのに一般的に用いられている。「ピッチ」と一般的に呼ばれる概念は、それに近接する間隔に結び付いたフィーチャーサイズを表すのに用いられることができる。ピッチは、直線断面内の繰り返しパターンの隣り合う２つのフィーチャーにおける同一点間の距離として定義されてもよく、それによって、フィーチャーの最大幅及び隣のフィーチャーに近接する間隔を含むことができる。しかしながら、光学及び光、または放射線波長等の要素のため、フォトリソグラフィー技術は、特定のフォトリソグラフィー技術がフィーチャーを確実に形成することができない最小ピッチを持つ傾向がある。それゆえ、フォトリソグラフィー技術の最小ピッチは、フォトリソグラフィーを用いて継続的にフィーチャーのサイズを縮小する際の障害となっている。
ピッチ倍加またはピッチ増倍は、最小ピッチを超えるフォトリソグラフィー技術の可能性を伸ばす１つの提案された方法である。このような方法は一般に、フォトリソグラフィーのフィーチャーの可能な最小サイズの厚さよりも薄い横方向の厚さを持つようにスペーサー形成層を堆積することによって、フォトリソグラフィーの最小解像度より狭いフィーチャーを形成する。スペーサー形成層は、一般に二次リソグラフィーのフィーチャーを形成するように異方的にエッチングされ、それから、フォトリソグラフィーのフィーチャーの最小サイズで形成されたフィーチャーが基板からエッチングされる。
ピッチが実際に二等分されるこのような技術を用いて、このようにピッチを縮小することは従来からピッチ「倍加」と呼ばれる。より一般的に、「ピッチ増倍」は、２倍以上のピッチの増加、及び整数以外の分数値の増加も包含する。それゆえ、従来から、ある要素によるピッチの「増倍」は、実際、その要素によってピッチを縮小させることを含む。
本発明による基板作製方法の、例えば集積回路形成におけるいくつかの実施形態は、最初に図１〜図１０を参照して記載される。図１を参照すると、例えば半導体基板等の基板は、全体に参照番号１０で示される。本明細書の文脈において、用語「半導体基板」または「半導体性基板」は、半導体材料から構成される任意の構造物を意味し、半導体材料は特に限定されるものではないが、半導体ウェーハ（単独、またはその上にある他の材料から構成されている組み立て品）等のバルク半導体材料、及び半導体材料層（単独、または他の材料から構成されている組み立て品）を含む。用語「基板」は、任意の支持構造体について総称するものであり、特に制限されるものではないが、上記の半導体基板を含む。
基板１０は、その上に形成されたマスクパターンを通して最後に処理される材料１２から構成されるように示されている。材料１２は、均質なものであってもよく、または、例えば、複数の異なる構成領域及び／または複数の異なる構成層から構成されている非均質なものであってもよい。隔置された第１のフィーチャー１４は、基板１２上に形成されている。任意の適切な材料が企図され、均質または非均質のいずれでもよい。本明細書の文脈において、「隔置された（ｓｐａｃｅｄ）」とは、垂直方向または他の方向とは対照的な水平方向について言及するものである。隔置された第１のフィーチャー１４は、例えば、フォトレジスト（単一パターンまたは多重パターンのリソグラフィーの結果から、ポジティブ、ネガティブ、またはデュアルトーンレジストのいずれか）を用いてフォトリソグラフィーパターニングで、任意の既存の方式または開発中の方式によってパターン化され／形成されてもよい。更に、隔置された第１のフィーチャー１４は、以下に記載する任意の技術によって形成されてもよい。一例において、隔置されたフィーチャー１４は、例えば、トップダウン図（図示せず）に見られるような少なくとも基板の一部上に互いに平行に走るように、伸張した線状になっていてもよい。
更に一実施形態において、隔置された第１のフィーチャー１４は、より幅の広いフィーチャーを水平方向にエッチング／トリミングした結果であってもよい。例えば、図２は、図１の処理工程に先行した処理工程における基板１０を示す。このような基板１０は、例えば、フォトレジストを含んでなるか、実質的にフォトレジストからなるか、又はフォトレジストのみからなる隔置されたマスクフィーチャー１６から構成されているように示され、ピッチ“Ｐ”の繰り返しパターンで基板１２上に作製されている。ピッチＰは、基板１０が作製されたフォトリソグラフィーの最小解像度に等しくてもよく、最小解像度より大きくてもよく、または最小解像度より小さくてもよい。いずれにせよ、図２の隔置されたマスクフィーチャー１６は、隔置されたフィーチャー１４から構成される図１の構造例を作り出すそれぞれの幅を減少するように、水平方向にトリミングされている。このように、隔置されたマスクフィーチャー１６の側部及び上部から、材料を近似的に等しく除去する等方性エッチングによって行われてもよい。または、隔置されたマスクフィーチャー１６の横方向からそれぞれの上部より大きく材料をエッチングする傾向がある化学的性質及び条件が用いられてもよい。または、隔置されたマスクフィーチャー１６の上部から横方向側よりも大きくエッチングする傾向がある化学的性質及び条件が用いられてもよい。
例えば、図１によって示した構造は、導電的に連結された反応装置内で、図２の基板をプラズマエッチングすることによって得ることができる。隔置されたマスクフィーチャー１６がフォトレジスト及び／または他の有機物で構成される材料である場合の実質的に等方性エッチングを達成するエッチングパラメータの例としては、約２ｍＴｏｒｒから約５０ｍＴｏｒｒまでの圧力、約０℃から約１１０℃までの基板温度と、約１５０ワットから約５００ワットまでの電力、及び、約２５ボルト以上の偏向電圧がある。エッチングガスの例としては、約２０ｓｃｃｍから約１００ｓｃｃｍまでのＣｌ２と、約１０ｓｃｃｍから約５０ｓｃｃｍまでのＯ２との組み合わせがある。隔置されたマスクフィーチャー１６の材料がフォトレジストから構成される場合、１秒当たり約０．２ナノメーターから１秒当たり約３ナノメーターの割合でマスク１６を等方的にエッチングする。このようなエッチングの例が実質的に等方性である一方で、より大きな隔置されたマスクフィーチャーの水平方向のエッチングは、単一の上面のみと比べて二側面が水平方向に露出されるように起こる。
水平方向のエッチングが垂直方向のエッチングよりも多く望まれる場合、導電的に連結された反応装置のパラメータ範囲の例には、約２ｍＴｏｒｒから約２０ｍＴｏｒｒまでの圧力、約１５０ワットから約５００ワットまでの電力、約２５ボルト以下の偏向電圧、約０℃から約１１０℃までの基板温度、約２０ｓｃｃｍから約１００ｓｃｃｍまでのＣｌ２量及び／またはＨＢｒ量、約５ｓｃｃｍから約２０ｓｃｃｍまでのＯ２量、及び、約８０ｓｃｃｍから約１２０ｓｃｃｍまでのＣＦ４量が含まれる。
定められたエッチングでは、例えば、等しい高さで幅の減少に至るか、または、より高くなって幅の減少に至るかのどちらかになるように、隔置されたマスクフィーチャーの側部よりも上部から多くを除去することが望ましい。水平方向と反対に垂直方向におけるエッチングの割合をより大きくするパラメータの例には、約２ｍＴｏｒｒから約２０ｍＴｏｒｒまでの圧力、約０℃から約１００℃までの温度、約１５０ワットから約３００ワットまでの電力、約２００ボルト以上の偏向電圧、約２０ｓｃｃｍから約１００ｓｃｃｍまでのＣｌ２及び／またはＨＢｒ量、約１０ｓｃｃｍから約２０ｓｃｃｍまでのＯ２量が含まれる。
図１及び図２に例示した実施形態は、図示した断面においてそれぞれのフィーチャーが互いに等しい形状及び幅を持ち、それらの間隔も同様に等しいことを示している。しかしながら、このようなことは、この実施形態または他の実施形態において必要とされるわけではない。しかしながら、このようなことは、この実施形態または他の実施形態において必要とされるわけではない。
隔置された第１のフィーチャー１４の最外面は、例えば、後で基板上の他の材料をエッチングするために用いられてもよい溶剤または他のエッチング作用を用いるエッチングに対して抵抗性を与えるように処理されてもよい。このような任意の処理が行われる場合、第１のフィーチャー１４の組成に応じてもよく、それらの最外面に近接する部分のみ隔置された第１のフィーチャー１４の組成を変化させてもよく、または、隔置された第１のフィーチャー１４全体の組成を変化させる可能性を含む内部の組成を変化させてもよい。例えば、第１のフィーチャー１４は、アニーリングして最外面を固くしても、及び／または、高分子材料で形成された場合は架橋を促進してもよい。
更なる実施例として、隔置された第１のフィーチャー１４は、例えば、フィーチャー１４がフォトレジスト及び／または他の有機材料から構成される場合、水素を形成するのに効果的なフッ素含有プラズマ、及び、最外面付近のフッ素含有有機高分子被覆剤（図示せず）に晒されてもよい。このような被覆剤は、フィーチャー１４の上の層として堆積されてもよく、及び／または、フィーチャー１４の厚さの増加に無関係な被覆剤を形成するようなフィーチャー１４の外側の材料の変質に起因してもよい。いずれにせよ、フッ素含有プラズマは、基板１０が収容されるチャンバ内と、基板１０が収容されるチャンバの遠隔の一方または両方のいずれかで発生させられてもよい。基板１０が収容されるチャンバ内でプラズマ発生が起こる場合、このようなチャンバは、例示として、誘導的に連結されたプラズマ発生反応器、または、静電的に連結されたプラズマ発生反応器を含む。他の既存のプラズマシステム、または開発中のプラズマシステムも用いられてもよい。フッ素含有プラズマを形成するのに用いられてもよいガスの例は、フルオロカーボン（すなわち、ＣＦ４，Ｃ４Ｆ６，Ｃ４Ｆ８）、ハイドロフルオロカーボン（すなわち、ＣＨ２Ｆ２，ＣＨＦ３）、及びＮＦ３から、これらの任意の混合物を含めて、少なくとも１つを含む。導電的に連結された反応器において、パラメータの例は、約１ｍＴｏｒｒから約２０ｍＴｏｒｒまでの圧力、約０℃から約１１０℃までの基板温度、約１５０ワットから約８００ワットまでの電源、及び、約５０ボルトか、それ以下の偏向電圧を含む。フッ素含有ガス全体の反応器内への流量例は、約２０ｓｃｃｍから約１５０ｓｃｃｍまでである。より具体的な例において、ＣＦ４及びＣＨ２Ｆ２はいずれも反応器内に流入され、例えば、ＣＦ４は約２０ｓｃｃｍから約１２０ｓｃｃｍまでであり、ＣＨ２Ｆ２は約５ｓｃｃｍから２５ｓｃｃｍまでである。Ｏ２は更に、フッ素含有プラズマを形成するガスに用いられても用いられなくてもよい。Ｏ２の流量例は、０ｓｃｃｍから約１０ｓｃｃｍまでである。
フッ素含有プラズマへの露出は、図示した断面図において隔置された第１のフィーチャー１４の水平面を変化させても変化させなくてもよく、図示した断面において隣接する第１のフィーチャー１４間の間隔を変化させても変化させなくてもよい。上記の処理例における単に例示として、上限が１ｍＴｏｒｒから２０ｍＴｏｒｒまでの範囲の所定の圧力と、上限が５ｓｃｃｍから２４ｓｃｃｍまでの範囲の所定のＣＨ２Ｆ２流入との組み合わせは、隔置された第１のフィーチャー１４の幅を増加させるとともにそれらの間隔幅を狭める傾向がある。
図３を参照すると、第１の材料１８は、隔置された第１のフィーチャー１４上に堆積されている。このような材料は、隔置された第１のフィーチャー１４の組成と異なる組成であり、導体、半導体、または絶縁体であっても、これらの任意の組み合わせであってもよい。具体的な例には、シリコン酸化物、シリコン窒化物、有機反射防止被覆剤、非有機反射防止被覆剤、ポリシリコン、チタン、窒化チタン、これらの任意の組み合わせが含まれる。
図４を参照すると、第２の材料２０は、第１の材料１８上に堆積されてあり、第１の材料１８の組成とは異なる組成である。このような材料は、隔置された第１のフィーチャー１４の組成と同じ組成であっても異なる組成であってもよい。このような材料は、図示されている平面状の最外面２１を有する、平面状の最外面または非平面状の最外面を持つように形成されてもよい。このような形成は、例えば、液体充填法に固有の材料２０の堆積結果であってもよく、または、数種類のポリッシュバックまたはエッチバックが後続する一以上のコンフォーマル層の堆積結果であってもよい。第２の材料２０の例は、フォトレジスト及び、例えば、ポリスチレン、ポリメチルメタクリレート、及びポリシロキサンの他の高分子を含む。第２の材料２０は、均質であってもよく、均質でなくてもよい。
図５を参照すると、第１の材料１８を露出するとともに、第１の材料１８上に受容されるとともに隔置された第２の材料２０の領域を形成するように、第２の材料２０の一部分のみが除去されている。任意の適切なエッチング技術及び条件が、当業者によって選択されてもよい。図５の構造を作り出す処理工程中に、いくつかの第１の材料１８がエッチングされても、エッチングされなくてもよい。
図６を参照すると、第１の材料１８は、隔置された第２の材料２０の間からエッチングされてあり、隔置された第２のフィーチャー２２は、第１の材料１８上に受容されるとともに隔置された第２の材料２０から構成されて形成されている。第２のフィーチャー２２は、第１のフィーチャー１４から間隔があけられている。図６の構造を作り出すために、任意の適切な実質的に異方性のエッチングについての化学的性質及び条件が、当業者によって選択されてもよい。一実施形態において、第２の材料２０は、第２の材料２０の任意の除去工程に先立って、平面状の最外面を持つ。一実施形態において、このような第１の材料１８のエッチング工程中に、基板の上のどこにもエッチマスクは受容されない。
図７を参照すると、図６からの隔置された第２のフィーチャー２２の幅は水平方向にトリミングされている。このように行う技術例は、第２の材料２０及び第１の材料１８のエッチングを含む。隔置された第１のフィーチャー１４の水平幅トリミングも同様に、第２のフィーチャー２２の水平幅のトリミング中に起こることがあってもよい。あるいは、図６から図７に進む処理工程において示したように、隔置された第１のフィーチャー１４の水平幅トリミングは、隔置された第２のフィーチャー２２の水平幅トリミング中に起こることはない。例えば、少なくとも第１のフィーチャー１４の最外面を処理する工程を上記のように処理すること、及び、第２の材料２０及び第１の材料１８の組成に応じることは、図７の構造の作製において、隔置された第１のフィーチャー１４に対するエッチ抵抗を、いくらかまたは無限に近く与えるように、行われてもよい。
いずれにせよ、図７の水平方向トリミング例は、各隔置された第２のフィーチャー２２が等しい幅になるように行っても、そうでなくもよく、及び／または、各隔置された第２のフィーチャー２２の第２の材料２０及び第１の材料１８が等しい幅になるように行っても、そうでなくもよい。更に、隔置された第１のフィーチャー１４は全て、互いに対するそれぞれの開始位置が同じであるように示されているとともに、第２のフィーチャー２２も互いに対するそれぞれの開始位置が同じであるように示されているが、そのようなことは必要ではない。更に、いずれにせよ、水平方向トリミングは、第１の材料及び第２の材料が互いに対して同じ程度に行われてもよく、及び／または、複数の異なるエッチング作用が、第２の材料２０の組成及び第１の材料１８の組成に応じて用いられてもよい。例えば、材料２０及び材料１８の組成がいずれも有機である場合、隔置された第２のフィーチャー２２の第２の材料２０及び第１の材料１８の幅を水平方向にトリミングするように用いられてもよい処理工程例は、図２の構造から図１の構造を作り出すことにおいて上に記載した任意の処理工程を実質的に等しく含む。更に、いずれにせよ、水平方向トリミングを行っている間に、隔置された第１のフィーチャー１４及び隔置された第２のフィーチャー２２のそれぞれの幅は減少しても減少しなくてもよい。
一実施形態において、基板を作製する方法は、隔置された第１のフィーチャー及び隔置された第２のフィーチャーを基板上に形成する工程を含み、隔置された第１のフィーチャー及び隔置された第２のフィーチャーは互いに交互になるとともに、互いに間隔があけられる。隔置された第２のフィーチャーの水平幅トリミングを行う間に、隔置された第２のフィーチャーの幅は、隔置された第１のフィーチャーのどの水平幅よりも大きく水平方向にトリミングされる。
スペーサーは、隔置された第１のフィーチャーの側壁上及び隔置された第２のフィーチャーの側壁上に形成され、隔置された第１のフィーチャーの組成とも隔置された第２のフィーチャーの組成とも異なる組成からなる。任意の既存の技術または開発中の技術が用いられてもよく、一例が図８及び図９に示されている。図８を参照すると、スペーサー形成層２８が、図７の構造の隔置された第１のフィーチャー１４及び隔置された第２のフィーチャー２２上に堆積されている。全部ではないにしろ、少なくともいくつかの、隔置された第１のフィーチャー１４及び隔置された第２のフィーチャー２２が選択的にエッチング可能であるところに、任意の適切な材料が考えられる。
図９を参照すると、スペーサー形成層２８は、スペーサー３０を形成するとともに、隔置された第１のフィーチャー１４及び隔置された第２のフィーチャー２２を外側に露出するように異方的にエッチングされている。一実施形態において、このようなことは、マスクを用いない方式で行われてもよい。図９の構造を作り出すようにスペーサー形成層２８をエッチングする間に、基板上に受容されるマスクはない。
図１０を参照すると、第１のフィーチャー１４（図示せず）及び第２のフィーチャー２２（図示せず）は、基板から除去されている。技術例は、任意の既存のエッチング作用及び条件または開発中のエッチング作用及び条件を選択することができる当業者によるエッチングを含む。図１０は、スペーサー３０から構成されるマスクパターン３２が基板１２上に形成されている一実施形態を示す。このような実施形態はまた、スペーサー３０が少なくとも２つの異なる厚さを持つ実施形態例を示しているが、結果として共通の厚さまたはより変化に富む厚さを持つようになってもよい。一実施形態において、マスクパターン３２のスペーサー３０は、直に隣接するスペーサーの、それぞれ交互になっている第１及び第２の対３１、３３を備えている。第１の対３１のスペーサー３０は、第１の共通する厚さを持ち、第２の対３３のスペーサー３０は、第２の共通する厚さを持っている。第１の厚さ及び第２の厚さは異なる。
上記の処理は、例えば、二次リソグラフィーであってもそうでなくてもよいピッチ増倍になるように行われてもよい。いずれにせよ、図１〜図１０の実施形態は、図２における隔置されたマスクフィーチャー１６のピッチ“Ｐ”の１／４（整数要素の４）のピッチを持つように形成されているマスクパターン３２（図１０）を示す。図１〜図１０における任意のピッチの減少度（非整数である分数の減少を含む）、または他の状態は、当然、フィーチャー及びフィーチャー間の間隔を作るように堆積された層の厚さとともに、(例えば、図２、図６、及び図７の構造を形成する際に)隔置されたフィーチャーに対して起こり得る水平トリミングの度合いに応じて大部分が決定される。例えば、図３における材料１８の堆積厚は、図６の構造を創り出すエッチング技術と組み合わせることで、図６における隔置された第２のフィーチャー２２の幅に影響を与える。更に、いずれにせよ、第１のフィーチャー１６、及び／または第２のフィーチャー２２の一部または全部は、図７の構造を形成した後に更に水平方向にトリミングされてもよい。更に、図１０のスペーサー３０は、第１のフィーチャー１４及び第２のフィーチャー２２の除去を行うことによって、及び／または、その後に続く専用の水平方向トリミングによって、水平方向にトリミングされてもよい。
スペーサーから構成されているマスクパターンは、このようなマスクパターンを通してそれらの下に高く受容された基板を処理するように用いられる。このような処理工程は、具体的な例として、エッチング、及び／またはイオン注入を用いた既存のまたは開発中の任意の技術から構成されてもよい。図１１は、マスクパターン３２が、基板１０の材料１２にエッチングしている間にエッチマスクとして用いられたこのような処理工程の一例を示す。
更なる実施形態について、次に図１２〜図１７を参照して記載する。図１２は、図８の基板断片に続く処理工程に応じた代替実施形態の基板断片１０ａを示す。最初に記載した実施形態と類似の番号が必要に応じて用いられており、構成の違いは接尾辞“ａ”または異なる数字で示されている。接尾辞“ａ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ａ”のない同じ数字で用いた材料と同じである。可変材料料４０が、図７の構造の隔置された第１のフィーチャー１４及び隔置された第２のフィーチャー２２上に形成されている。可変材料４０は、インターフェースを形成する所定の材料と選択的にまたは一様に相互作用する。可変材料４０は、（例えば、図示したような）予めパターン化された表面上に鋳造されてもよく、コンフォーマルであっても、非コンフォーマルであってもよい。スピン鋳造、ディップ鋳造、ドロップ鋳造、または類似の鋳造を経て鋳造する工程が例として挙げられる。可変材料は、隔置された第２のフィーチャーの側壁上に変性材料を形成するように、隔置された第２のフィーチャーからの材料によって変性されることになる。変性材料は、可変材料の堆積上に自然に形成されてもよく、単に例示として、例えば、熱処理、光学処理、電気的処理、イオン処理（酸に基づく化学処理を含む）を経て、その後に活性化されてもよい。したがって、変性工程は、堆積中、及び／または堆積後に生じてもよい。一実施形態において、可変材料の堆積完了後まで変性は生じない。更に、変性させる工程は、試薬の制限または平衡条件の場合において自己制御されるものであってもよく、または、反応物が超過した場合に動力学的に停止されてもよい。可変材料４０は、例えば、図１２に示されている平面状の最外面４２のような、平面状の最外面を持ってもよく、または非平面状の最外面を持ってもよい。可変材料４０は、均質であっても、非均質であってもよい。
材料４０は、クラリアントインターナショナル社から入手可能な、例えば、ＡＺ Ｒ２００（登録商標）、ＡＺ Ｒ５００（登録商標）、及びＡＺ Ｒ６００（登録商標）等の“ＡＺ Ｒ”と総称されるクラスの材料と類似のものであってもよい。“ＡＺ Ｒ”材料は、化学的に増幅されたレジストから放出された酸に晒されて架橋する有機合成物を含む。したがって、例えば、このような材料は、隔置された第２のフィーチャー２０の材料が化学的に増幅されたレジストから構成される可変材料の例を構成する。より具体的には、“ＡＺ Ｒ”材料は、フォトレジストを横切って覆われてもよく、続いて、レジストは、約１００℃から約１２０℃までの温度で焼成され、レジストから可変材料中に酸を放散し、レジストに近接する可変材料の領域内に化学的架橋を形成してもよい。レジストに隣接する部分は、それゆえ、レジストに十分に近接しない材料の他の部分に対して選択的に硬化されている。材料は、硬化された部分に対して非硬化部分を選択的に除去する条件下に置かれてもよい。このような除去は、例えば、消イオン化水１０％イソプロピルアルコール、またはクラリアントインターナショナル社によって“ＳＯＬＵＴＩＯＮ Ｃ（登録商標）”として販売された溶液を用いて成し遂げることができる。“ＡＺ Ｒ”材料を用いる処理は、ＲＥＬＡＣＳ（Ｒｅｓｏｌｕｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ Ｌｉｔｈｏｇｒａｐｈｙ Ａｓｓｉｓｔｅｄ ｂｙ Ｃｈｅｍｉｃａｌ Ｓｈｒｉｎｋ）の例と考えられることもある。
“ＡＺ Ｒ”材料での挑戦は、硬化した“ＡＺ Ｒ”材料に対してフォトレジストを選択的に除去することが困難であり得るフォトレジストに、組成が十分に類似することができることである。一実施形態において、可変材料４０は、基板が焼成されるときに材料４０が横たわる材料１４、材料２０、材料１８から放出された一以上の物質（すなわち、酸）に晒されて変性した（すなわち、架橋を形成する）類似の有機組成または同一の有機組成から構成されてもよいという点において“ＡＺ Ｒ”材料に類似してもよい。しかしながら、“ＡＺ Ｒ”材料とは異なり、材料４０はまた、フィーチャー１４との材料に対して材料４０が化学的に変性するようにさせる有機組成に分配された一以上の成分（例えば、フィーチャー１４及びフィーチャー２２の材料が材料４０に対して選択的に除去されてもよい実施形態におけるフォトレジスト及び／または他の有機材料）を含んでもよい。材料４０の有機組成に分配されてもよい成分は、チタン、炭素、フッ素、臭素、シリコン、及びゲルマニウムの中から一以上を含むことができる。有機組成に分配された任意の炭素は、有機組成のバルク炭素とは化学的に異なるようなカーバイド成分の一部であってもよい。任意のフッ素及び／または臭素は、例えば、フッ化水素酸及びフッ化臭素酸から構成されてもよい。いくつかの実施形態において、材料４０の有機組成に分配された成分は、例えば、シリコン、ゲルマニウム、金属（すなわち、チタン、タングステン、白金等）、及び／または、金属含有成分（すなわち、金属チッ化物、金属シリサイド等）等である一以上の有機成分を含む。“ＡＺ Ｒ”材料に類似する材料４０の成分は、“ＡＺ Ｒ”型組成として参照されてもよい。したがって、いくつかの実施形態において、可変材料４０は、有機“ＡＺ Ｒ”型組成に分配された一以上の非有機組成を持つようにみなされてもよい。しかしながら、可変材料４０は、例えば以下に説明するように、有機組成以外、及び、“ＡＺ Ｒ”型組成以外から構成されてもよい。
図１３を参照すると、基板１０ａは、材料２０及び材料４０の内部拡散を起こす条件及び材料２０及び材料４０の内部拡散の影響を受けている。材料２０及び材料１４のいくつかの物質は、隔置された第１のフィーチャー１４及び隔置された第２のフィーチャー２２に近接する変性材料４４を形成するように、材料４０を変性させる。したがって、可変材料は、例えば図１３に示すように、隔置された第２のフィーチャーの側壁上に変性材料を形成するように、隔置された第２のフィーチャーからの材料によって変性させられることが可能である。一実施形態において、変性工程は、隔置された第１のフィーチャー及び隔置された第２のフィーチャーから遠位にある可変材料の部分を未変性にして残したまま、変性材料４４を形成するように、各々の隔置された第１のフィーチャー１４及び隔置された第２のフィーチャー２２に隣接する部分の可変材料４０を変性させる。図１３はまた、変性材料４４が、第１のフィーチャー１４上及び第２のフィーチャー２２上の縦方向に形成された実施形態を示す。可変材料４４は、均質であっても、均質でなくてもよい。
いくつかの実施形態において、第１のフィーチャー１４及び第２のフィーチャー２２の材料は、化学的に増幅されたフォトレジストから構成され、このような材料４４に変性を与えるフォトレジストから拡散した物質が酸である。酸は、約１００℃以上の温度で半導体基板１０ａを焼成することによって、フォトレジストから解放されるようにしてもよい。酸は、“ＡＺ Ｒ”型組成の材料４０に架橋を形成する。架橋の量、及び、架橋がフィーチャー１４及びフィーチャー２２から広がった距離は、焼成する時間及び焼成温度の一方または両方を変えることによって調整されてもよい。
材料１４、材料１８、材料２０がシリコンから構成される更なる例として、可変材料４０の例は、チタン等の高融点金属であり、最終的に金属シリサイドから構成される変性材料を形成するように反応することになる。このようなことは単に例として、米国特許出願公開公報ＵＳ２００７／００４９０３０号に示され、かつ記載されている。隔置された第２のフィーチャーの組成上の少なくとも一部に依存する更なる可変物質も当然考えられるが、既存のものであっても、開発中のものであってもよい。
図１４を参照すると、一実施形態において、材料４４を形成するように変性されていない材料４０の未反応の遠位部（図示せず）は、例えばエッチングによって、変性材料４４に対して選択的に除去されている。適切な化学的性質及び条件は、材料４０、材料４４、材料１２の組成に応じて、当業者によって選択されてもよい。上に記載した“ＡＺ Ｒ”型組成に関する例として、このような除去は、上に記載したようなイソプロピルアルコール、及び／または、ＳＯＬＵＴＩＯＮ Ｃ（登録商標）を用いて達成されてもよい。材料４０が“ＡＺ Ｒ”型組成に分配された追加組成から構成されてもよい場合、このような成分は、材料４０の未変性領域が除去されるように簡単に洗い流してもよい。あるいは、このような追加成分は、追加成分を除去する溶液を用いて除去されてもよい。すなわち、もしシリコン酸化物が、材料４０の成分として用いられる場合、フッ化水素酸は、材料４０の未変性領域を除去する間に、未変性領域のシリコン酸化物が、未変性領域の“ＡＺ Ｒ”型組成に加えて除去されることを確実にするように用いられてもよい。
図１５を参照すると、変性材料４４は、スペーサー３５を形成するように、異方的にエッチングされている。
図１６を参照すると、第１のフィーチャー１６及び第２のフィーチャー２２は、基板から除去されており、変性材料４４から構成されるマスクパターン３７を形成している。
図１７を参照すると、基板１０ａは、マスクパターン３７を通して処理されている。図１７に示した処理工程例は、注入領域４６を形成するイオン注入の処理工程である。
基板作製方法の更なる実施形態については、次に図１８〜図２７を参照して、基板断面１０ｂに関して記載する。上に記載した実施形態と類似の番号が必要に応じて用いられており、構造の違いは、接尾辞“ｂ”または異なる数字で示されている。接尾辞“ｂ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ｂ”のない同じ数字で用いた材料と同じである。図１８は、図３の処理工程に代わる処理工程例を示すものであり、可変材料４０ｂが隔置された第１のフィーチャー１４上に形成されている。
図１９を参照すると、可変材料４０ｂは、変性材料４４ｂを隔置された第１のフィーチャー１４の側壁上に形成するように、隔置された第１のフィーチャー１４からの材料によって変性されている。処理工程は、上に記載したように、あるいは、上に記載したようにではなくても、可変材料４０及び変性材料４４に関して行われてもよい。
図２０を参照すると、可変材料４０ｂ（図示せず）の変性されていない領域は、基板１０ｂから除去されている。
図２１を参照すると、第１の材料２０ｂは、変性材料４４ｂ上に堆積されており、変性材料４４ｂの組成とは異なる組成からなる。
図２２を参照すると、変性材料４４ｂを露出するとともに、隔置された第１の材料２０ｂを形成するように、第１の材料２０ｂの一部分のみが除去されている。
図２３を参照すると、変性材料４４ｂ（図示せず）が、隔置された第１の材料２０ｂ及び隔置された第１のフィーチャー１４の間からエッチングされている。
図２４を参照すると、隔置された第１のフィーチャー１４の幅は水平方向にトリミングされているとともに、隔置された第２のフィーチャー２２ｂが形成されている。
一実施形態において、隔置された第１のフィーチャーの組成とも、隔置された第２のフィーチャーの組成とも異なる組成からなり、異方的にエッチングされたスペーサーが、隔置された第１のフィーチャーの側壁上及び第１の材料の側壁上に形成される。例えば、図２５は、スペーサー形成層２８の堆積を示し、図２６は、スペーサー３０を形成するスペーサー形成層２８のエッチング工程を示す。
図２７を参照すると、隔置された第１のフィーチャー１４（図示せず）及び隔置された第１の材料２０ｂ（図示せず）は、基板から除去されており、それによって、異方的にエッチングされたスペーサー３０から構成されるマスクパターン３２を形成している。基板１２は、例えば、上に記載した任意の技術を用いて、マスクパターン３２を通して処理されてもよい。
図２０〜図２７に示した実施形態に代わる実施形態も考えられる。例えば、図１９の材料４０ｂは、材料２０ｂの堆積及びその一部を除去する工程とは反対に、変性材料４４ｂを露出するとともに隔置された可変材料を形成するために、その一部のみが除去されるように処理されてもよい。例えば、図１９の材料４０ｂは、材料２０ｂが材料４０ｂによって置換される図２２の構造を直接作り出すように除去されてもよい。このような隔置された可変材料を形成した後、変性材料４４ｂは隔置された可変材料の間からエッチングされ、第３のフィーチャーは隔置された可変材料から構成されて形成され、第３のフィーチャーは第２のフィーチャーから間隔があけられる。例えば、図２３の構造は、図２１の材料４４が除去された後に、材料２０ｂが隔置された可変材料４ｂによって置換されて形成されてもよい。図２４〜図２７を参照して記載して示したように、処理工程が進められてもよい。
更なる実施形態について、次に図２８〜図３２を参照して記載する。図２８は、図２５の処理工程において、基板断片１０ｃに関して交互に行う処理工程を示す。上に記載した実施形態と類似の番号が必要に応じて用いられており、構成の違いは接尾辞“ｄ”または異なる数字で示されている。接尾辞“ｄ”が異なる構造を示す一方で、このような構造の材料例は、上記の実施形態において接尾辞“ｄ”のない同じ数字で用いた材料と同じである。図２８の処理工程に先立って、図１８〜図２４の処理工程は、隔置された第１のフィーチャー１４上に形成されているとともに、隔置された第１のフィーチャー１４の側壁上に第１の変性材料４４ｂを形成するように隔置された第１のフィーチャー１４からの材料によって変性されている、第１の可変材料としてみなされてもよい。第１の材料２０ｂは第１の変性材料４４ｂ上に堆積されている。続いて、第１の変性材料４４ｂを露出するとともに、隔置材料２０ｂを形成するように、第１の材料２０ｂの一部分のみが除去されている。第１の変性材料は、隔置された第１の材料２０ｂ及び隔置された第１のフィーチャー１４の間からエッチングされている。隔置された第１の材料２０ｂの幅は水平方向にトリミングされ、隔置された第２のフィーチャー２２ｂが形成されている。あるいは、未変性の可変材料は、上に記載したように、第１の材料に置き換わって用いられてもよい。
図２８を参照すると、第２の可変材料６０は、隔置された第１のフィーチャー１４上及び隔置された第１の材料２０ｂ上に堆積されている。第２の可変材料６０の組成及び属性は、可変材料４０について上に記載したものと同じであり、隔置された第１のフィーチャー１４及び隔置された第２のフィーチャー２２ｂの組成の少なくとも一部に応じている。
図２９を参照すると、第２の可変材料６０は、隔置された第１のフィーチャー１４の側壁上及び隔置された第１の材料／隔置された第２のフィーチャー２２ｃの側壁上に第２の変性材料６２を形成するように、隔置された第１の材料／隔置された第２のフィーチャー２２ｃからの材料によって変性されている。
図３０を参照すると、未変性の第２の可変材料６０（図示せず）は、第２の変性材料６２に対して選択的に基板から除去されている。
図３１を参照すると、第２の変性材料６２は、スペーサー３０ｃを形成するように異方的にエッチングされている。
図３２を参照すると、第１のフィーチャー１４（図示せず）及び第１の材料／隔置された第２のフィーチャー２２ｂ（図示せず）は、基板から除去されており、それによって、第２の変性材料６２から構成されるマスクパターン４９を形成している。基板１２は、例えば、上に記載した任意の技術を用いて、マスクパターン４９を通して処理されてもよい。
Claims (37)
- 基板を作製する方法であって、
隔置された第１のフィーチャー及び隔置された第２のフィーチャーを基板上に形成する工程を具備してなり、前記第１のフィーチャー及び第２のフィーチャーは互いに交互になるとともに互いに間隔があけられており、更に前記方法は、
前記隔置された第２のフィーチャーの水平幅トリミングの間に、任意の前記隔置された第１のフィーチャーの水平幅トリミングよりも大きく前記隔置された第２のフィーチャーの水平幅をトリミングする工程と、
前記水平幅トリミング工程後に、前記隔置された第１のフィーチャーの側壁上及び前記隔置された第２のフィーチャーの側壁上にスペーサーを形成する工程と
を具備し、前記スペーサーは、前記隔置された第１のフィーチャーの組成とも、前記隔置された第２のフィーチャーの組成とも異なる組成からなり、更に前記方法は、
前記スペーサーの形成工程後に、前記隔置された第１のフィーチャー及び前記隔置された第２のフィーチャーを前記基板から除去する工程と、
前記隔置された第１のフィーチャー及び前記隔置された第２のフィーチャーを基板から除去する工程の後に、前記スペーサーから構成されるマスクパターンを通して前記基板を処理する工程と
を具備することを特徴とする基板作製方法。 - 前記隔置された第２のフィーチャーを形成する工程は、基板上のどこにもエッチマスクが受容されていない間に、前記隔置された第２のフィーチャーが形成される材料をエッチングする工程を含むことを特徴とする請求項１に記載の方法。
- 前記隔置された第２のフィーチャーは、第１の材料上に受容された第２の材料から構成されるように形成され、前記第１の材料及び前記第２の材料は異なる組成からなることを特徴とする請求項１に記載の方法。
- 前記スペーサーを形成する工程は、マスクを用いない異方的エッチングが後続するスペーサー形成層の堆積を含むことを特徴とする請求項１に記載の方法。
- 前記スペーサーを形成する工程は、前記隔置された第１のフィーチャー及び前記隔置された第２のフィーチャー上に可変材料を堆積する工程と、前記スペーサーから構成される変性材料を形成するように、前記隔置された第１のフィーチャーからの材料及び前記隔置された第２のフィーチャーからの材料によって前記可変材料を変性させることを特徴とする請求項１に記載の方法。
- 前記隔置された第２のフィーチャーの水平幅トリミングの間に、前記隔置された第１のフィーチャーの水平幅トリミングが起こらないことを特徴とする請求項１に記載の方法。
- 前記隔置された第２のフィーチャーの水平幅トリミング工程は、エッチング工程を含むとともに、
更に、前記エッチングに対して隔置された第１のフィーチャーに抵抗性を与えるように、前記隔置された第１のフィーチャーの最外面を処理する工程を含むことを特徴とする請求項１に記載の方法。 - 前記隔置された第２のフィーチャーの水平幅をトリミングする前記エッチング工程の間に、前記隔置された第１のフィーチャーの水平幅トリミングが起こらないことを特徴とする請求項７に記載の方法。
- 基板を作製する方法であって、
隔置された第１のフィーチャーを基板上に形成する工程と、
前記隔置された第１のフィーチャーの組成とは異なる組成からなる第１の材料を前記隔置された第１のフィーチャー上に堆積する工程と、
前記第１の材料上に第２の材料を堆積する工程と
を具備してなり、前記第２の材料は、前記第１の材料の組成とは異なる組成からなり、更に前記方法は、
前記第１の材料を露出させるとともに、前記第１の材料上に受容されるとともに隔置された第２の材料を形成するように、前記第２の材料の一部分のみを除去する工程と、
前記隔置された第２の材料の形成後に、前記隔置された第２の材料の間から前記第１の材料をエッチングするとともに、第１の材料上に受容されるとともに隔置された第２のフィーチャーを形成する工程と
を具備し、前記第２のフィーチャーは前記第１のフィーチャーから間隔があけられており、更に前記方法は、
前記第１の材料のエッチング工程後に、前記隔置された第２のフィーチャーの水平幅をトリミングする工程と、
前記水平幅トリミング工程後に、前記隔置された第１のフィーチャーの側壁上及び前記隔置された第２のフィーチャーの側壁上にスペーサーを形成する工程と
を具備し、前記スペーサーは、前記隔置された第１のフィーチャーの組成とも、前記隔置された第２のフィーチャーの組成とも異なる組成からなり、更に前記方法は、
前記スペーサーの形成工程後に、前記第１のフィーチャー及び前記第２のフィーチャーを前記基板から除去する工程と、
前記第１のフィーチャー及び前記第２のフィーチャーを前記基板から除去する工程の後に、前記スペーサーから構成されるマスクパターンを通して前記基板を処理する工程と
を具備することを特徴とする基板作製方法。 - 前記第２の材料は、任意の前記第２の材料の除去工程に先立って、平面状の最外面を持つことを特徴とする請求項９に記載の方法。
- 前記スペーサーを形成する工程は、マスクを用いない異方的なエッチング工程が後続するスペーサー形成層の堆積を含むことを特徴とする請求項９に記載の方法。
- 前記スペーサーを形成する工程は、前記隔置された第１のフィーチャー及び前記隔置された第２のフィーチャー上に可変材料を堆積する工程と、前記スペーサーから構成される変性材料を形成するように、前記隔置された第１のフィーチャーからの材料及び前記隔置された第２のフィーチャーからの材料によって可変材料を変性させることを特徴とする請求項９に記載の方法。
- 前記マスクパターンのスペーサーは、少なくとも２つの異なる厚さを持つことを特徴とする請求項９に記載の方法。
- 前記マスクパターンのスペーサーは、スペーサーに近接する第１の対及び第２の対を変性させる工程を含み、前記第１の対のスペーサーは第１の共通な厚さを持つとともに、前記第２の対のスペーサーは第２の共通な厚さを持ち、前記第１の厚さ及び前記第２の厚さは異なることを特徴とする請求項９に記載の方法。
- 基板を作製する方法であって、
隔置された第１のフィーチャーを基板上に形成する工程と、
前記隔置された第１のフィーチャーの組成とは異なる組成からなる第１の材料を前記隔置された第１のフィーチャー上に堆積する工程と、
前記第１の材料上に第２の材料を堆積する工程と
を具備してなり、前記第２の材料は、前記第１の材料の組成とは異なる組成からなり、更に前記方法は、
前記第１の材料を露出させるとともに、前記第１の材料上に受容されるとともに隔置された第２の材料を形成するように、前記第２の材料の一部分のみを除去する工程と、
前記隔置された第２の材料の形成後に、前記隔置された第２の材料の間から前記第１の材料をエッチングするとともに、第１の材料上に受容されるとともに隔置された第２の材料から構成される隔置された第２のフィーチャーを形成する工程と
を具備し、前記第２のフィーチャーは前記第１のフィーチャーから間隔があけられており、更に前記方法は、
前記第１の材料のエッチング工程後に、前記隔置された第２のフィーチャーの水平幅をトリミングする工程と、
前記水平幅トリミング工程後に、前記隔置された第１のフィーチャー及び前記隔置された第２のフィーチャー上に可変材料を堆積するとともに、前記隔置された第１のフィーチャーの側壁上及び前記隔置された第２のフィーチャーの側壁上に変性材料を形成するように、前記隔置された第１のフィーチャー及び前記隔置された第２のフィーチャーからの材料によって可変材料を変性させる工程と、
前記変性工程後に、前記第１のフィーチャー及び前記第２のフィーチャーを前記基板から除去する工程と、
前記第１のフィーチャー及び前記第２のフィーチャーを基板から除去する工程の後に、前記変性材料から構成されるマスクパターンを通して前記基板を処理する工程と
を具備することを特徴とする基板作製方法。 - 前記隔置された第１のフィーチャーは、フォトレジストから構成されることを特徴とする請求項１５に記載の方法。
- 前記隔置された第１のフィーチャーを形成する工程は、それぞれの幅を減少するように隔置されたマスクフィーチャーを水平方向にトリミングする工程が後続する、前記隔置されたマスクフィーチャーを形成する工程を含むことを特徴とする請求項１５に記載の方法。
- 前記マスクパターンは、前記隔置されたマスクフィーチャーのピッチの約１／４のピッチを持つことを特徴とする請求項１７に記載の方法。
- 前記第２の材料は、任意の前記第２の材料の除去工程に先立って、平面状の最外面を持つことを特徴とする請求項１５に記載の方法。
- 前記変性工程は、前記可変材料の堆積中に起こることを特徴とする請求項１５に記載の方法。
- 前記変性工程は、前記可変材料の堆積完了後に起こることを特徴とする請求項１５に記載の方法。
- 前記可変材料の堆積完了まで、変性工程が起こらないことを特徴とする請求項１５に記載の方法。
- 前記変性工程は、前記隔置された第１のフィーチャー及び前記隔置された第２のフィーチャーの遠位にある可変材料の一部を未変性のまま残して変性材料を形成するように、各々の前記隔置された第１のフィーチャー及び前記隔置された第２のフィーチャーに隣接する可変材料の部分を変性させることを特徴とする請求項１５に記載の方法。
- 前記変性材料に対して選択的に遠位部を取り去るようにエッチングする工程を含むことを特徴とする請求項２３に記載の方法。
- 前記変性工程は、前記隔置された第１のフィーチャーの上面及び前記隔置された第２のフィーチャーの上面に変性材料を形成することを特徴とする請求項１５に記載の方法。
- 前記可変材料は、平面状の最外面を持つことを特徴とする請求項１５に記載の方法。
- 基板を作製する方法であって、
隔置された第１のフィーチャーを基板上に形成する工程と、
前記隔置された第１のフィーチャー上に可変材料を堆積するとともに、前記隔置された第１のフィーチャーの側壁上に変性材料を形成するように、前記隔置された第１のフィーチャーからの材料によって前記可変材料を変性させる工程と、
前記変性材料の組成とは異なる組成からなる第１の材料を前記材料上に堆積する工程と、
前記変性材料を露出させるとともに、隔置された第１の材料を形成するように前記第１の材料の一部分のみを除去する工程と、
前記隔置された第１の材料の形成後に、前記隔置された第１の材料及び前記隔置された第１のフィーチャーの間から前記変性材料をエッチングする工程と、
前記変性材料のエッチング工程後に、前記隔置された第１の材料の水平幅をトリミングする工程と、
前記水平幅トリミング工程後に、前記隔置された第１のフィーチャーの側壁上及び前記隔置された第１の材料の側壁上に異方的にエッチングされたスペーサーを形成する工程と
を具備し、前記異方的にエッチングされたスペーサーは、前記隔置された第１のフィーチャーの組成とも、前記隔置された第１の材料の組成とも異なる組成からなり、更に前記方法は、
前記異方的にエッチングされたスペーサーの形成工程後に、前記隔置された第１のフィーチャー及び前記隔置された第１の材料を前記基板から除去する工程と、
前記隔置された第１のフィーチャー及び前記隔置された第１の材料を基板から除去する工程の後に、前記異方的にエッチングされたスペーサーから構成されるマスクパターンを通して前記基板を処理する工程と
を具備することを特徴とする基板作製方法。 - 前記第１の材料は、前記隔置された第１のフィーチャーの組成と同じ組成からなることを特徴とする請求項２７に記載の方法。
- 前記第１の材料は、前記隔置された第１のフィーチャーの組成とは異なる組成からなることを特徴とする請求項２７に記載の方法。
- 前記第１の材料は、任意の前記第１の材料の除去工程に先立って、平面状の最外面を持つことを特徴とする請求項２７に記載の方法。
- 前記隔置された第１のフィーチャーは、フォトレジストから構成されるとともに、前記可変材料は、酸に晒されて架橋を形成することができる有機組成に拡散された一以上の非有機成分から構成され、前記隔置された第１のフィーチャーからの材料は酸を含み、かつ、前記可変材料の変性工程は、前記隔置された第１のフィーチャーからの材料において、酸に晒される有機成分内で架橋を形成する工程を含むことを特徴とする請求項２７に記載の方法。
- 前記一以上の有機成分は、シリコンを含むことを特徴とする請求項３１に記載の方法。
- 前記一以上の有機成分は、金属を含むことを特徴とする請求項３１に記載の方法。
- 基板を作製する方法であって、
隔置された第１のフィーチャーを基板上に形成する工程と、
前記隔置された第１のフィーチャー上に可変材料を堆積するとともに、前記隔置された第１のフィーチャーの側壁上に変性材料を形成し、かつ、前記変性材料上及び前記変性材料間に縦方向に可変材料を残すように、前記隔置された第１のフィーチャーからの材料によって前記可変材料の一部分のみを変性させる工程と、
前記変性工程後に、前記変性材料を露出させるとともに、隔置された可変材料を形成するように前記可変材料の一部分のみを除去する工程と、
前記隔置された可変材料の形成後に、前記隔置された可変材料及び前記隔置された第１のフィーチャーの間から前記変性材料をエッチングする工程と、
前記変性材料のエッチング工程後に、前記隔置された可変材料の水平幅をトリミングする工程と、
前記水平幅トリミング工程後に、前記隔置された第１のフィーチャーの側壁上及び前記隔置された可変材料の側壁上に異方的にエッチングされたスペーサーを形成する工程と
を具備し、前記異方的にエッチングされたスペーサーは、前記隔置された第１のフィーチャーの組成とも、前記隔置された可変材料の組成とも異なる組成からなり、更に前記方法は、
前記異方的にエッチングされたスペーサーの形成工程後に、前記隔置された第１のフィーチャー及び前記隔置された可変材料を基板から除去する工程と、
前記隔置された第１のフィーチャー及び前記隔置された可変材料を前記基板から除去する工程の後に、前記異方的にエッチングされたスペーサーから構成されるマスクパターンを通して前記基板を処理する工程と
を具備することを特徴とする基板作製方法。 - 基板を作製する方法であって、
隔置された第１のフィーチャーを基板上に形成する工程と、
前記隔置された第１のフィーチャー上に第１の可変材料を堆積するとともに、前記隔置された第１のフィーチャーの側壁上に第１の変性材料を形成するように、前記隔置された第１のフィーチャーからの材料によって前記第１の可変材料を変性させる工程と、
前記第１の変性材料の組成とは異なる組成からなる第１の材料を前記第１の変性材料上に堆積する工程と、
前記第１の変性材料を露出させるとともに、隔置された第１の材料を形成するように、前記第１の材料の一部分のみを除去する工程と、
前記隔置された第１の材料の形成後に、前記隔置された第１の材料及び前記隔置された第１のフィーチャーの間から前記隔置された第１の材料をエッチングする工程と、
前記第１の変性材料のエッチング工程後に、前記隔置された第１の材料の水平幅をトリミングする工程と、
前記水平幅トリミング工程後に、前記隔置された第１のフィーチャー及び前記隔置された第１の材料上に第２の可変材料を堆積するとともに、前記隔置された第１のフィーチャーの側壁上及び前記隔置された第１の材料の側壁上に第２の変性材料を形成するように、前記隔置された第１のフィーチャーからの材料及び前記隔置された第１の材料からの材料によって前記第２の可変材料を変性させる工程と、
前記第２の変性材料の形成工程後に、前記隔置された第１のフィーチャー及び前記隔置された第１の材料を基板から除去する工程と、
前記隔置された第１のフィーチャー及び前記隔置された第１の材料を前記基板から除去する工程の後に、前記第２の変性材料から構成されるマスクパターンを通して前記基板を処理する工程と
を具備することを特徴とする基板作製方法。 - 前記第１の材料は、任意の前記第１の材料の除去工程に先立って、平面状の最外面を持つことを特徴とする請求項３５に記載の方法。
- 基板を作製する方法であって、
隔置された第１のフィーチャーを基板上に形成する工程と、
前記隔置された第１のフィーチャー上に第１の可変材料を堆積するとともに、前記隔置された第１のフィーチャーの側壁上に第１の変性材料を形成し、かつ、前記第１の変性材料上の縦方向に及び第１の変性材料の間に第１の可変材料を残すように、前記隔置された第１のフィーチャーからの材料によって前記第１の可変材料を変性させる工程と、
前記第１の可変材料の変性工程後に、前記第１の変性材料を露出させるとともに、隔置された第１の可変材料を形成するように前記第１の可変材料の一部分のみを除去する工程と、
前記隔置された第１の可変材料の形成後に、前記隔置された第１の可変材料及び前記隔置された第１のフィーチャーの間から前記第１の変性材料をエッチングする工程と、
前記第１の変性材料のエッチング工程後に、前記隔置された第１の可変材料の水平幅をトリミングする工程と、
前記水平幅トリミング工程後に、前記隔置された第１のフィーチャー及び前記隔置された第１の可変材料上に第２の可変材料を堆積するとともに、前記隔置された第１のフィーチャーの側壁上及び前記隔置された第１の可変材料の側壁上に第２の変性材料を形成するように、前記隔置された第１のフィーチャーからの材料及び前記隔置された第１の可変材料からの材料によって第２の可変材料を変性させる工程と、
前記第２の変性材料の形成工程後に、前記隔置された第１のフィーチャー及び前記隔置された第１の可変材料を前記基板から除去する工程と、
前記隔置された第１のフィーチャー及び前記隔置された第１の可変材料を前記基板から除去する工程の後に、前記第２の変性材料から構成されるマスクパターンを通して前記基板を処理する工程と
を具備することを特徴とする基板作製方法。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012511255A (ja) * | 2008-12-04 | 2012-05-17 | マイクロン テクノロジー， インク． | 基板作製方法 |
| JP2016092423A (ja) * | 2014-11-07 | 2016-05-23 | ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ | レリーフ画像形成方法 |
| JP2017049580A (ja) * | 2015-08-31 | 2017-03-09 | ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ | コンタクトホール形成方法 |
| US9705044B2 (en) | 2013-02-07 | 2017-07-11 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing same |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8852851B2 (en) | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| US7790360B2 (en) * | 2007-03-05 | 2010-09-07 | Micron Technology, Inc. | Methods of forming multiple lines |
| US7989307B2 (en) | 2008-05-05 | 2011-08-02 | Micron Technology, Inc. | Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same |
| US10151981B2 (en) | 2008-05-22 | 2018-12-11 | Micron Technology, Inc. | Methods of forming structures supported by semiconductor substrates |
| US8247302B2 (en) | 2008-12-04 | 2012-08-21 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8273634B2 (en) * | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8692310B2 (en) | 2009-02-09 | 2014-04-08 | Spansion Llc | Gate fringing effect based channel formation for semiconductor device |
| NL2004276A (en) * | 2009-03-04 | 2010-09-06 | Asml Netherlands Bv | A method of measuring a characteristic. |
| US8268543B2 (en) * | 2009-03-23 | 2012-09-18 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US9330934B2 (en) | 2009-05-18 | 2016-05-03 | Micron Technology, Inc. | Methods of forming patterns on substrates |
| US20110129991A1 (en) * | 2009-12-02 | 2011-06-02 | Kyle Armstrong | Methods Of Patterning Materials, And Methods Of Forming Memory Cells |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8455341B2 (en) | 2010-09-02 | 2013-06-04 | Micron Technology, Inc. | Methods of forming features of integrated circuitry |
| US8575032B2 (en) | 2011-05-05 | 2013-11-05 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| KR101807665B1 (ko) | 2011-08-23 | 2017-12-12 | 삼성전자 주식회사 | 미세 패턴의 형성 방법 |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| US9177794B2 (en) | 2012-01-13 | 2015-11-03 | Micron Technology, Inc. | Methods of patterning substrates |
| US8629048B1 (en) | 2012-07-06 | 2014-01-14 | Micron Technology, Inc. | Methods of forming a pattern on a substrate |
| US20140054756A1 (en) * | 2012-08-23 | 2014-02-27 | Michael Hyatt | Anti spacer process and semiconductor structure generated by the anti spacer process |
| US9457450B2 (en) | 2013-03-08 | 2016-10-04 | Tera Xtal Technology Corporation | Pad conditioning tool |
| US8932957B2 (en) * | 2013-03-12 | 2015-01-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a FinFET device |
| US9153478B2 (en) | 2013-03-15 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spacer etching process for integrated circuit design |
| KR102104058B1 (ko) | 2013-09-27 | 2020-04-23 | 삼성전자 주식회사 | 반도체 소자 및 그 제조 방법 |
| US9177797B2 (en) * | 2013-12-04 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lithography using high selectivity spacers for pitch reduction |
| CN103996602B (zh) * | 2014-06-09 | 2016-08-31 | 上海华力微电子有限公司 | 一种采用双侧墙工艺形成超低尺寸图形的方法 |
| US9786503B2 (en) * | 2015-04-08 | 2017-10-10 | Tokyo Electron Limited | Method for increasing pattern density in self-aligned patterning schemes without using hard masks |
| KR102447178B1 (ko) * | 2015-09-01 | 2022-09-26 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| US9882028B2 (en) * | 2016-06-29 | 2018-01-30 | International Business Machines Corporation | Pitch split patterning for semiconductor devices |
| US10217633B2 (en) * | 2017-03-13 | 2019-02-26 | Globalfoundries Inc. | Substantially defect-free polysilicon gate arrays |
| US10475648B1 (en) | 2018-05-01 | 2019-11-12 | United Microelectronics Corp. | Method for patterning a semiconductor structure |
| DE102019118612B4 (de) * | 2018-09-28 | 2024-02-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Lithographieprozess für halbleiterpackaging und daraus entstehende strukturen |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435916A (en) * | 1987-07-31 | 1989-02-07 | Hitachi Ltd | Formation of fine pattern |
| JPH07326562A (ja) * | 1994-06-01 | 1995-12-12 | Ryoden Semiconductor Syst Eng Kk | 微細パターンの形成方法 |
| JP2006261307A (ja) * | 2005-03-16 | 2006-09-28 | Toshiba Corp | パターン形成方法 |
| JP2007017993A (ja) * | 2006-08-22 | 2007-01-25 | Fujitsu Ltd | レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法 |
| JP2007305976A (ja) * | 2006-05-09 | 2007-11-22 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
| JP2008072101A (ja) * | 2006-09-12 | 2008-03-27 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
Family Cites Families (223)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US1301485A (en) * | 1918-12-17 | 1919-04-22 | Hilmar Mueller | Pump. |
| BE900156A (fr) | 1984-07-13 | 1985-01-14 | Itt Ind Belgium | Procede pour superposer deux couches de vernis photosensibles positifs. |
| US4910168A (en) * | 1988-05-06 | 1990-03-20 | Mos Electronics Corporation | Method to reduce silicon area for via formation |
| US5008207A (en) * | 1989-09-11 | 1991-04-16 | International Business Machines Corporation | Method of fabricating a narrow base transistor |
| US5328810A (en) | 1990-05-07 | 1994-07-12 | Micron Technology, Inc. | Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process |
| US5013680A (en) | 1990-07-18 | 1991-05-07 | Micron Technology, Inc. | Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography |
| US5047117A (en) | 1990-09-26 | 1991-09-10 | Micron Technology, Inc. | Method of forming a narrow self-aligned, annular opening in a masking layer |
| US5420067A (en) * | 1990-09-28 | 1995-05-30 | The United States Of America As Represented By The Secretary Of The Navy | Method of fabricatring sub-half-micron trenches and holes |
| US5382315A (en) * | 1991-02-11 | 1995-01-17 | Microelectronics And Computer Technology Corporation | Method of forming etch mask using particle beam deposition |
| US5372916A (en) | 1991-09-12 | 1994-12-13 | Hitachi, Ltd. | X-ray exposure method with an X-ray mask comprising phase shifter sidewalls |
| US5703675A (en) | 1992-01-17 | 1997-12-30 | Nikon Corporation | Projection-exposing apparatus with deflecting grating member |
| US5573837A (en) | 1992-04-22 | 1996-11-12 | Micron Technology, Inc. | Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer |
| US5254218A (en) | 1992-04-22 | 1993-10-19 | Micron Technology, Inc. | Masking layer having narrow isolated spacings and the method for forming said masking layer and the method for forming narrow isolated trenches defined by said masking layer |
| US5386132A (en) | 1992-11-02 | 1995-01-31 | Wong; Chun C. D. | Multimedia storage system with highly compact memory device |
| JP3270227B2 (ja) | 1993-05-26 | 2002-04-02 | 富士写真フイルム株式会社 | 電動巻き上げ装置 |
| US5429988A (en) * | 1994-06-13 | 1995-07-04 | United Microelectronics Corporation | Process for producing high density conductive lines |
| KR970007173B1 (ko) | 1994-07-14 | 1997-05-03 | 현대전자산업 주식회사 | 미세패턴 형성방법 |
| DE19526011C1 (de) | 1995-07-17 | 1996-11-28 | Siemens Ag | Verfahren zur Herstellung von sublithographischen Ätzmasken |
| US5905279A (en) | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
| US7064376B2 (en) | 1996-05-24 | 2006-06-20 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US5998256A (en) | 1996-11-01 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry |
| JP2006245625A (ja) | 1997-06-20 | 2006-09-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| TW454339B (en) | 1997-06-20 | 2001-09-11 | Hitachi Ltd | Semiconductor integrated circuit apparatus and its fabricating method |
| US6207523B1 (en) | 1997-07-03 | 2001-03-27 | Micron Technology, Inc. | Methods of forming capacitors DRAM arrays, and monolithic integrated circuits |
| US6063688A (en) | 1997-09-29 | 2000-05-16 | Intel Corporation | Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition |
| KR100247862B1 (ko) | 1997-12-11 | 2000-03-15 | 윤종용 | 반도체 장치 및 그 제조방법 |
| US6087263A (en) | 1998-01-29 | 2000-07-11 | Micron Technology, Inc. | Methods of forming integrated circuitry and integrated circuitry structures |
| US6605541B1 (en) | 1998-05-07 | 2003-08-12 | Advanced Micro Devices, Inc. | Pitch reduction using a set of offset masks |
| US6140217A (en) | 1998-07-16 | 2000-10-31 | International Business Machines Corporation | Technique for extending the limits of photolithography |
| US6303272B1 (en) | 1998-11-13 | 2001-10-16 | International Business Machines Corporation | Process for self-alignment of sub-critical contacts to wiring |
| EP1039533A3 (en) | 1999-03-22 | 2001-04-04 | Infineon Technologies North America Corp. | High performance dram and method of manufacture |
| US6667502B1 (en) | 1999-08-31 | 2003-12-23 | Micron Technology, Inc. | Structurally-stabilized capacitors and method of making of same |
| US6967140B2 (en) | 2000-03-01 | 2005-11-22 | Intel Corporation | Quantum wire gate device and method of making same |
| KR100620651B1 (ko) | 2000-06-22 | 2006-09-13 | 주식회사 하이닉스반도체 | 반도체 소자의 미세패턴 제조방법 |
| US6339241B1 (en) | 2000-06-23 | 2002-01-15 | International Business Machines Corporation | Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch |
| KR100340879B1 (ko) | 2000-06-29 | 2002-06-20 | 박종섭 | 반도체 소자의 미세 패턴 형성방법 및 이를 이용한 게이트 전극 형성방법 |
| US6429123B1 (en) | 2000-10-04 | 2002-08-06 | Vanguard International Semiconductor Corporation | Method of manufacturing buried metal lines having ultra fine features |
| JP3406302B2 (ja) | 2001-01-16 | 2003-05-12 | 株式会社半導体先端テクノロジーズ | 微細パターンの形成方法、半導体装置の製造方法および半導体装置 |
| US6580136B2 (en) | 2001-01-30 | 2003-06-17 | International Business Machines Corporation | Method for delineation of eDRAM support device notched gate |
| US6383952B1 (en) | 2001-02-28 | 2002-05-07 | Advanced Micro Devices, Inc. | RELACS process to double the frequency or pitch of small feature formation |
| CA2340985A1 (en) | 2001-03-14 | 2002-09-14 | Atmos Corporation | Interleaved wordline architecture |
| US6545904B2 (en) | 2001-03-16 | 2003-04-08 | Micron Technology, Inc. | 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array |
| US6627524B2 (en) | 2001-06-06 | 2003-09-30 | Micron Technology, Inc. | Methods of forming transistor gates; and methods of forming programmable read-only memory constructions |
| US20030008968A1 (en) | 2001-07-05 | 2003-01-09 | Yoshiki Sugeta | Method for reducing pattern dimension in photoresist layer |
| US6590817B2 (en) | 2001-07-23 | 2003-07-08 | Micron Technology, Inc. | 6F2 DRAM array with apparatus for stress testing an isolation gate and method |
| DE10142590A1 (de) | 2001-08-31 | 2003-04-03 | Infineon Technologies Ag | Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße |
| US6951822B2 (en) | 2001-09-28 | 2005-10-04 | Infineon Technologies North America Corp. | Method for forming inside nitride spacer for deep trench device DRAM cell |
| KR100843888B1 (ko) | 2001-12-14 | 2008-07-03 | 주식회사 하이닉스반도체 | Ｒｅｌａｃｓ 물질을 이용하여 식각 내성이 향상된포토레지스트 패턴을 형성하는 방법 |
| KR100569536B1 (ko) | 2001-12-14 | 2006-04-10 | 주식회사 하이닉스반도체 | Ｒｅｌａｃｓ 물질을 이용하여 패턴 붕괴를 방지하는 방법 |
| KR20030056601A (ko) | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 소스 라인 형성 방법 |
| US6638441B2 (en) | 2002-01-07 | 2003-10-28 | Macronix International Co., Ltd. | Method for pitch reduction |
| US6548401B1 (en) | 2002-01-23 | 2003-04-15 | Micron Technology, Inc. | Semiconductor processing methods, and semiconductor constructions |
| JP2003234279A (ja) | 2002-02-08 | 2003-08-22 | Sony Corp | レジストパターンの形成方法、半導体装置の製造方法およびレジストパターンの形成装置 |
| JP3976598B2 (ja) | 2002-03-27 | 2007-09-19 | Ｎｅｃ液晶テクノロジー株式会社 | レジスト・パターン形成方法 |
| KR20030089063A (ko) | 2002-05-16 | 2003-11-21 | 주식회사 하이닉스반도체 | 포토레지스트 패턴 형성방법 |
| US6548385B1 (en) | 2002-06-12 | 2003-04-15 | Jiun-Ren Lai | Method for reducing pitch between conductive features, and structure formed using the method |
| US6774051B2 (en) | 2002-06-12 | 2004-08-10 | Macronix International Co., Ltd. | Method for reducing pitch |
| US6734107B2 (en) | 2002-06-12 | 2004-05-11 | Macronix International Co., Ltd. | Pitch reduction in semiconductor fabrication |
| US6566280B1 (en) | 2002-08-26 | 2003-05-20 | Intel Corporation | Forming polymer features on a substrate |
| US6756619B2 (en) | 2002-08-26 | 2004-06-29 | Micron Technology, Inc. | Semiconductor constructions |
| US7205598B2 (en) | 2002-08-29 | 2007-04-17 | Micron Technology, Inc. | Random access memory device utilizing a vertically oriented select transistor |
| JP2004134574A (ja) | 2002-10-10 | 2004-04-30 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2004177952A (ja) | 2002-11-20 | 2004-06-24 | Rohm & Haas Electronic Materials Llc | 多層フォトレジスト系 |
| KR20040057582A (ko) | 2002-12-26 | 2004-07-02 | 주식회사 하이닉스반도체 | 듀얼 다마신 구조를 갖는 미세 패턴 형성 방법 |
| US6916594B2 (en) | 2002-12-30 | 2005-07-12 | Hynix Semiconductor Inc. | Overcoating composition for photoresist and method for forming photoresist pattern using the same |
| JP2004247399A (ja) | 2003-02-12 | 2004-09-02 | Renesas Technology Corp | 半導体装置の製造方法 |
| KR100540475B1 (ko) | 2003-04-04 | 2006-01-10 | 주식회사 하이닉스반도체 | 미세 패턴 형성이 가능한 반도체 장치 제조 방법 |
| US6919154B2 (en) | 2003-05-05 | 2005-07-19 | Xerox Corporation | Photoconductive members |
| JP4287383B2 (ja) | 2003-05-09 | 2009-07-01 | 富士通株式会社 | レジストの加工方法及び半導体装置の製造方法 |
| US6905975B2 (en) | 2003-07-03 | 2005-06-14 | Micron Technology, Inc. | Methods of forming patterned compositions |
| US7230292B2 (en) | 2003-08-05 | 2007-06-12 | Micron Technology, Inc. | Stud electrode and process for making same |
| US7067385B2 (en) | 2003-09-04 | 2006-06-27 | Micron Technology, Inc. | Support for vertically oriented capacitors during the formation of a semiconductor device |
| US7125781B2 (en) | 2003-09-04 | 2006-10-24 | Micron Technology, Inc. | Methods of forming capacitor devices |
| US7030008B2 (en) | 2003-09-12 | 2006-04-18 | International Business Machines Corporation | Techniques for patterning features in semiconductor devices |
| US7033735B2 (en) * | 2003-11-17 | 2006-04-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Water soluble negative tone photoresist |
| JP4143023B2 (ja) | 2003-11-21 | 2008-09-03 | 株式会社東芝 | パターン形成方法および半導体装置の製造方法 |
| US7049652B2 (en) | 2003-12-10 | 2006-05-23 | Sandisk Corporation | Pillar cell flash memory technology |
| US7023069B2 (en) | 2003-12-19 | 2006-04-04 | Third Dimension (3D) Semiconductor, Inc. | Method for forming thick dielectric regions using etched trenches |
| KR100554514B1 (ko) | 2003-12-26 | 2006-03-03 | 삼성전자주식회사 | 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법. |
| US7037840B2 (en) | 2004-01-26 | 2006-05-02 | Micron Technology, Inc. | Methods of forming planarized surfaces over semiconductor substrates |
| US7354847B2 (en) | 2004-01-26 | 2008-04-08 | Taiwan Semiconductor Manufacturing Company | Method of trimming technology |
| US6864184B1 (en) | 2004-02-05 | 2005-03-08 | Advanced Micro Devices, Inc. | Method for reducing critical dimension attainable via the use of an organic conforming layer |
| KR100781538B1 (ko) | 2004-02-07 | 2007-12-03 | 삼성전자주식회사 | 성능이 향상된 멀티 게이트 트랜지스터용 액티브 구조의제조 방법, 이에 의해 제조된 액티브 구조 및 멀티 게이트트랜지스터 |
| JP2005243681A (ja) | 2004-02-24 | 2005-09-08 | Tokyo Electron Ltd | 膜改質方法、膜改質装置及びスリミング量の制御方法 |
| US7390750B1 (en) * | 2004-03-23 | 2008-06-24 | Cypress Semiconductor Corp. | Method of patterning elements within a semiconductor topography |
| US7098105B2 (en) | 2004-05-26 | 2006-08-29 | Micron Technology, Inc. | Methods for forming semiconductor structures |
| US20050272220A1 (en) | 2004-06-07 | 2005-12-08 | Carlo Waldfried | Ultraviolet curing process for spin-on dielectric materials used in pre-metal and/or shallow trench isolation applications |
| US7132333B2 (en) | 2004-09-10 | 2006-11-07 | Infineon Technologies Ag | Transistor, memory cell array and method of manufacturing a transistor |
| US7521378B2 (en) | 2004-07-01 | 2009-04-21 | Micron Technology, Inc. | Low temperature process for polysilazane oxidation/densification |
| DE102004034572B4 (de) | 2004-07-17 | 2008-02-28 | Infineon Technologies Ag | Verfahren zum Herstellen einer Struktur auf der Oberfläche eines Substrats |
| US7387939B2 (en) | 2004-07-19 | 2008-06-17 | Micron Technology, Inc. | Methods of forming semiconductor structures and capacitor devices |
| US7202127B2 (en) | 2004-08-27 | 2007-04-10 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7439152B2 (en) | 2004-08-27 | 2008-10-21 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7151040B2 (en) | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
| US7442976B2 (en) | 2004-09-01 | 2008-10-28 | Micron Technology, Inc. | DRAM cells with vertical transistors |
| US7910288B2 (en) | 2004-09-01 | 2011-03-22 | Micron Technology, Inc. | Mask material conversion |
| US7115525B2 (en) | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
| US7655387B2 (en) | 2004-09-02 | 2010-02-02 | Micron Technology, Inc. | Method to align mask patterns |
| EP1632744B1 (en) * | 2004-09-07 | 2014-08-20 | Saab Ab | A simulation system |
| KR100640587B1 (ko) | 2004-09-23 | 2006-11-01 | 삼성전자주식회사 | 반도체 소자 제조용 마스크 패턴 및 그 형성 방법과 미세패턴을 가지는 반도체 소자의 제조 방법 |
| CN100438040C (zh) | 2004-10-14 | 2008-11-26 | 茂德科技股份有限公司 | 动态随机存取存储器的结构 |
| US7595141B2 (en) | 2004-10-26 | 2009-09-29 | Az Electronic Materials Usa Corp. | Composition for coating over a photoresist pattern |
| US7298004B2 (en) | 2004-11-30 | 2007-11-20 | Infineon Technologies Ag | Charge-trapping memory cell and method for production |
| US7320911B2 (en) | 2004-12-06 | 2008-01-22 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7390616B2 (en) | 2005-01-12 | 2008-06-24 | International Business Machines Corporation | Method for post lithographic critical dimension shrinking using post overcoat planarization |
| US7253118B2 (en) | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
| US7390746B2 (en) | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
| US7557015B2 (en) | 2005-03-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7981595B2 (en) | 2005-03-23 | 2011-07-19 | Asml Netherlands B.V. | Reduced pitch multiple exposure process |
| US7384849B2 (en) | 2005-03-25 | 2008-06-10 | Micron Technology, Inc. | Methods of forming recessed access devices associated with semiconductor constructions |
| US7166533B2 (en) | 2005-04-08 | 2007-01-23 | Infineon Technologies, Ag | Phase change memory cell defined by a pattern shrink material process |
| KR100674970B1 (ko) | 2005-04-21 | 2007-01-26 | 삼성전자주식회사 | 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법 |
| US7517753B2 (en) | 2005-05-18 | 2009-04-14 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7544563B2 (en) | 2005-05-18 | 2009-06-09 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7429536B2 (en) | 2005-05-23 | 2008-09-30 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| KR100732289B1 (ko) | 2005-05-30 | 2007-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 콘택 형성방법 |
| US7560390B2 (en) | 2005-06-02 | 2009-07-14 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
| US7396781B2 (en) | 2005-06-09 | 2008-07-08 | Micron Technology, Inc. | Method and apparatus for adjusting feature size and position |
| US7541632B2 (en) | 2005-06-14 | 2009-06-02 | Micron Technology, Inc. | Relaxed-pitch method of aligning active area to digit line |
| JP4197691B2 (ja) | 2005-06-21 | 2008-12-17 | 株式会社東芝 | 半導体装置の製造方法 |
| US7459362B2 (en) | 2005-06-27 | 2008-12-02 | Micron Technology, Inc. | Methods of forming DRAM arrays |
| US7271108B2 (en) | 2005-06-28 | 2007-09-18 | Lam Research Corporation | Multiple mask process with etch mask stack |
| US7282401B2 (en) | 2005-07-08 | 2007-10-16 | Micron Technology, Inc. | Method and apparatus for a self-aligned recessed access device (RAD) transistor gate |
| KR100640657B1 (ko) | 2005-07-25 | 2006-11-01 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
| US7776715B2 (en) | 2005-07-26 | 2010-08-17 | Micron Technology, Inc. | Reverse construction memory cell |
| US7291560B2 (en) | 2005-08-01 | 2007-11-06 | Infineon Technologies Ag | Method of production pitch fractionizations in semiconductor technology |
| US7199005B2 (en) | 2005-08-02 | 2007-04-03 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| TWI264058B (en) | 2005-08-09 | 2006-10-11 | Powerchip Semiconductor Corp | Method of correcting mask pattern and method of forming the same |
| US7829262B2 (en) | 2005-08-31 | 2010-11-09 | Micron Technology, Inc. | Method of forming pitch multipled contacts |
| US7759197B2 (en) | 2005-09-01 | 2010-07-20 | Micron Technology, Inc. | Method of forming isolated features using pitch multiplication |
| US7393789B2 (en) | 2005-09-01 | 2008-07-01 | Micron Technology, Inc. | Protective coating for planarization |
| US7416943B2 (en) | 2005-09-01 | 2008-08-26 | Micron Technology, Inc. | Peripheral gate stacks and recessed array gates |
| US7262135B2 (en) | 2005-09-01 | 2007-08-28 | Micron Technology, Inc. | Methods of forming layers |
| US7776744B2 (en) | 2005-09-01 | 2010-08-17 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
| US7557032B2 (en) | 2005-09-01 | 2009-07-07 | Micron Technology, Inc. | Silicided recessed silicon |
| US7687342B2 (en) | 2005-09-01 | 2010-03-30 | Micron Technology, Inc. | Method of manufacturing a memory device |
| US7572572B2 (en) | 2005-09-01 | 2009-08-11 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| KR101200938B1 (ko) | 2005-09-30 | 2012-11-13 | 삼성전자주식회사 | 반도체 장치의 패턴 형성 방법 |
| US7265059B2 (en) | 2005-09-30 | 2007-09-04 | Freescale Semiconductor, Inc. | Multiple fin formation |
| US20070085152A1 (en) | 2005-10-14 | 2007-04-19 | Promos Technologies Pte.Ltd. Singapore | Reduced area dynamic random access memory (DRAM) cell and method for fabricating the same |
| US7696101B2 (en) | 2005-11-01 | 2010-04-13 | Micron Technology, Inc. | Process for increasing feature density during the manufacture of a semiconductor device |
| US7390749B2 (en) | 2005-11-30 | 2008-06-24 | Lam Research Corporation | Self-aligned pitch reduction |
| US7768055B2 (en) | 2005-11-30 | 2010-08-03 | International Business Machines Corporation | Passive components in the back end of integrated circuits |
| KR100784062B1 (ko) | 2006-01-20 | 2007-12-10 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
| KR100672123B1 (ko) | 2006-02-02 | 2007-01-19 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
| KR100703985B1 (ko) | 2006-02-17 | 2007-04-09 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR100694412B1 (ko) * | 2006-02-24 | 2007-03-12 | 주식회사 하이닉스반도체 | 반도체소자의 미세패턴 형성방법 |
| US7745339B2 (en) | 2006-02-24 | 2010-06-29 | Hynix Semiconductor Inc. | Method for forming fine pattern of semiconductor device |
| US7476933B2 (en) | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
| US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
| US7759253B2 (en) | 2006-08-07 | 2010-07-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and material for forming a double exposure lithography pattern |
| JP4801477B2 (ja) | 2006-03-24 | 2011-10-26 | 富士通株式会社 | レジスト組成物、レジストパターンの形成方法、半導体装置及びその製造方法 |
| US7902074B2 (en) | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
| US7557013B2 (en) | 2006-04-10 | 2009-07-07 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8158333B2 (en) | 2006-04-11 | 2012-04-17 | Kabushiki Kaisha Toshiba | Manufacturing method of semiconductor device |
| JP2007294511A (ja) | 2006-04-21 | 2007-11-08 | Tdk Corp | レジストパターンの形成方法、薄膜パターンの形成方法及びマイクロデバイスの製造方法 |
| US8003310B2 (en) * | 2006-04-24 | 2011-08-23 | Micron Technology, Inc. | Masking techniques and templates for dense semiconductor fabrication |
| US7488685B2 (en) | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
| US7429533B2 (en) | 2006-05-10 | 2008-09-30 | Lam Research Corporation | Pitch reduction |
| US7537866B2 (en) | 2006-05-24 | 2009-05-26 | Synopsys, Inc. | Patterning a single integrated circuit layer using multiple masks and multiple masking layers |
| US7795149B2 (en) | 2006-06-01 | 2010-09-14 | Micron Technology, Inc. | Masking techniques and contact imprint reticles for dense semiconductor fabrication |
| US7709341B2 (en) | 2006-06-02 | 2010-05-04 | Micron Technology, Inc. | Methods of shaping vertical single crystal silicon walls and resulting structures |
| US7625776B2 (en) | 2006-06-02 | 2009-12-01 | Micron Technology, Inc. | Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon |
| US7628932B2 (en) | 2006-06-02 | 2009-12-08 | Micron Technology, Inc. | Wet etch suitable for creating square cuts in si |
| KR100801078B1 (ko) | 2006-06-29 | 2008-02-11 | 삼성전자주식회사 | 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법 |
| US8852851B2 (en) | 2006-07-10 | 2014-10-07 | Micron Technology, Inc. | Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same |
| KR100843870B1 (ko) | 2006-07-14 | 2008-07-03 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
| JP4724072B2 (ja) | 2006-08-17 | 2011-07-13 | 富士通株式会社 | レジストパターンの形成方法、半導体装置及びその製造方法 |
| US7521371B2 (en) | 2006-08-21 | 2009-04-21 | Micron Technology, Inc. | Methods of forming semiconductor constructions having lines |
| US7611980B2 (en) | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
| KR100761857B1 (ko) | 2006-09-08 | 2007-09-28 | 삼성전자주식회사 | 반도체 소자의 미세패턴 형성방법 및 이를 이용한 반도체소자의 제조방법 |
| KR100855845B1 (ko) * | 2006-09-12 | 2008-09-01 | 주식회사 하이닉스반도체 | 반도체 소자의 미세패턴 형성방법 |
| US7790357B2 (en) | 2006-09-12 | 2010-09-07 | Hynix Semiconductor Inc. | Method of forming fine pattern of semiconductor device |
| US7666578B2 (en) | 2006-09-14 | 2010-02-23 | Micron Technology, Inc. | Efficient pitch multiplication process |
| US8129289B2 (en) | 2006-10-05 | 2012-03-06 | Micron Technology, Inc. | Method to deposit conformal low temperature SiO2 |
| US7902081B2 (en) | 2006-10-11 | 2011-03-08 | Micron Technology, Inc. | Methods of etching polysilicon and methods of forming pluralities of capacitors |
| US7553760B2 (en) | 2006-10-19 | 2009-06-30 | International Business Machines Corporation | Sub-lithographic nano interconnect structures, and method for forming same |
| KR20080038963A (ko) | 2006-10-31 | 2008-05-07 | 주식회사 하이닉스반도체 | 콘택을 갖는 반도체소자의 제조방법 |
| KR100771891B1 (ko) | 2006-11-10 | 2007-11-01 | 삼성전자주식회사 | 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법 |
| US8148052B2 (en) | 2006-11-14 | 2012-04-03 | Nxp B.V. | Double patterning for lithography to increase feature spatial density |
| US20080113483A1 (en) | 2006-11-15 | 2008-05-15 | Micron Technology, Inc. | Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures |
| US20080120900A1 (en) | 2006-11-29 | 2008-05-29 | Femo Operations, Lp | Systems and Methods for Repelling and/or Killing Pests Using Mulch |
| US7807575B2 (en) | 2006-11-29 | 2010-10-05 | Micron Technology, Inc. | Methods to reduce the critical dimension of semiconductor devices |
| WO2008070060A2 (en) | 2006-12-06 | 2008-06-12 | Fujifilm Electronic Materials U.S.A., Inc. | Device manufacturing process utilizing a double pattering process |
| US7786016B2 (en) | 2007-01-11 | 2010-08-31 | Micron Technology, Inc. | Methods of uniformly removing silicon oxide and a method of removing a sacrificial oxide |
| US8236592B2 (en) | 2007-01-12 | 2012-08-07 | Globalfoundries Inc. | Method of forming semiconductor device |
| US7842616B2 (en) | 2007-01-22 | 2010-11-30 | Advanced Technology Development Facility, Inc. | Methods for fabricating semiconductor structures |
| US7741015B2 (en) | 2007-02-16 | 2010-06-22 | Shin-Etsu Chemical Co., Ltd. | Patterning process and resist composition |
| US7785962B2 (en) | 2007-02-26 | 2010-08-31 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7790360B2 (en) | 2007-03-05 | 2010-09-07 | Micron Technology, Inc. | Methods of forming multiple lines |
| US8083953B2 (en) | 2007-03-06 | 2011-12-27 | Micron Technology, Inc. | Registered structure formation via the application of directed thermal energy to diblock copolymer films |
| KR100880323B1 (ko) | 2007-05-11 | 2009-01-28 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| US20080292991A1 (en) | 2007-05-24 | 2008-11-27 | Advanced Micro Devices, Inc. | High fidelity multiple resist patterning |
| US7709390B2 (en) | 2007-05-31 | 2010-05-04 | Micron Technology, Inc. | Methods of isolating array features during pitch doubling processes and semiconductor device structures having isolated array features |
| KR100886219B1 (ko) | 2007-06-07 | 2009-02-27 | 삼성전자주식회사 | 자기정렬된 이중 패터닝을 채택하는 미세 패턴 형성 방법 |
| KR101101785B1 (ko) | 2007-06-08 | 2012-01-05 | 도쿄엘렉트론가부시키가이샤 | 패터닝 방법 |
| WO2008149989A1 (ja) * | 2007-06-08 | 2008-12-11 | Tokyo Electron Limited | パターニング方法 |
| KR20090001080A (ko) * | 2007-06-29 | 2009-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
| US7682924B2 (en) | 2007-08-13 | 2010-03-23 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| JP2009049338A (ja) | 2007-08-23 | 2009-03-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| US20090074958A1 (en) | 2007-09-13 | 2009-03-19 | Dequan Xiao | Polymeric nanocompositions comprising self-assembled organic quantum dots |
| DE102007052050B4 (de) | 2007-10-31 | 2010-04-08 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement und Verfahren zum Erhöhen der Ätzselektivität während der Strukturierung einer Kontaktstruktur des Halbleiterbauelements |
| KR100874433B1 (ko) | 2007-11-02 | 2008-12-17 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
| KR20090050699A (ko) | 2007-11-16 | 2009-05-20 | 주식회사 동부하이텍 | 미세 패턴 제조 방법 및 반도체 소자의 제조 방법 |
| US8530147B2 (en) | 2007-11-21 | 2013-09-10 | Macronix International Co., Ltd. | Patterning process |
| US7851135B2 (en) | 2007-11-30 | 2010-12-14 | Hynix Semiconductor Inc. | Method of forming an etching mask pattern from developed negative and positive photoresist layers |
| US8083958B2 (en) | 2007-12-05 | 2011-12-27 | International Business Machines Corporation | Patterning method using a combination of photolithography and copolymer self-assemblying lithography techniques |
| JP2009194196A (ja) | 2008-02-15 | 2009-08-27 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
| US7906031B2 (en) | 2008-02-22 | 2011-03-15 | International Business Machines Corporation | Aligning polymer films |
| US7713818B2 (en) | 2008-04-11 | 2010-05-11 | Sandisk 3D, Llc | Double patterning method |
| KR20090110172A (ko) * | 2008-04-17 | 2009-10-21 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
| US8440576B2 (en) | 2008-04-25 | 2013-05-14 | Macronix International Co., Ltd. | Method for pitch reduction in integrated circuit fabrication |
| US10151981B2 (en) | 2008-05-22 | 2018-12-11 | Micron Technology, Inc. | Methods of forming structures supported by semiconductor substrates |
| JP2009289974A (ja) | 2008-05-29 | 2009-12-10 | Toshiba Corp | 半導体装置の製造方法 |
| US7759193B2 (en) | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US20100021573A1 (en) * | 2008-07-22 | 2010-01-28 | Michael J Gonzalez | Compositions and methods for the prevention of cardiovascular disease |
| US8158335B2 (en) | 2008-09-15 | 2012-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | High etch resistant material for double patterning |
| JP2010087301A (ja) | 2008-09-30 | 2010-04-15 | Toshiba Corp | 半導体装置の製造方法 |
| US8492282B2 (en) | 2008-11-24 | 2013-07-23 | Micron Technology, Inc. | Methods of forming a masking pattern for integrated circuits |
| US8247302B2 (en) | 2008-12-04 | 2012-08-21 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8796155B2 (en) | 2008-12-04 | 2014-08-05 | Micron Technology, Inc. | Methods of fabricating substrates |
| US8273634B2 (en) | 2008-12-04 | 2012-09-25 | Micron Technology, Inc. | Methods of fabricating substrates |
| JP5606019B2 (ja) | 2009-07-21 | 2014-10-15 | 株式会社東芝 | 電力用半導体素子およびその製造方法 |
-
2008
- 2008-12-04 US US12/328,464 patent/US8247302B2/en active Active
-
2009
- 2009-11-11 JP JP2011539550A patent/JP5418923B2/ja active Active
- 2009-11-11 EP EP09830818.2A patent/EP2353173B1/en active Active
- 2009-11-11 KR KR1020117013503A patent/KR101428845B1/ko active IP Right Grant
- 2009-11-11 SG SG2011039369A patent/SG171865A1/en unknown
- 2009-11-11 CN CN200980148546.9A patent/CN102239539B/zh active Active
- 2009-11-11 WO PCT/US2009/063978 patent/WO2010065249A2/en active Application Filing
- 2009-11-24 TW TW098139941A patent/TWI405244B/zh active
-
2012
- 2012-07-30 US US13/561,424 patent/US8703570B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435916A (en) * | 1987-07-31 | 1989-02-07 | Hitachi Ltd | Formation of fine pattern |
| JPH07326562A (ja) * | 1994-06-01 | 1995-12-12 | Ryoden Semiconductor Syst Eng Kk | 微細パターンの形成方法 |
| JP2006261307A (ja) * | 2005-03-16 | 2006-09-28 | Toshiba Corp | パターン形成方法 |
| JP2007305976A (ja) * | 2006-05-09 | 2007-11-22 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
| JP2007017993A (ja) * | 2006-08-22 | 2007-01-25 | Fujitsu Ltd | レジストパターン及びその製造方法、並びに、半導体装置及びその製造方法 |
| JP2008072101A (ja) * | 2006-09-12 | 2008-03-27 | Hynix Semiconductor Inc | 半導体素子の微細パターン形成方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012511255A (ja) * | 2008-12-04 | 2012-05-17 | マイクロン テクノロジー， インク． | 基板作製方法 |
| US9705044B2 (en) | 2013-02-07 | 2017-07-11 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing same |
| JP2016092423A (ja) * | 2014-11-07 | 2016-05-23 | ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ | レリーフ画像形成方法 |
| JP2017049580A (ja) * | 2015-08-31 | 2017-03-09 | ローム アンド ハース エレクトロニック マテリアルズ エルエルシーＲｏｈｍ ａｎｄ Ｈａａｓ Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ ＬＬＣ | コンタクトホール形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20110094189A (ko) | 2011-08-22 |
| US8703570B2 (en) | 2014-04-22 |
| TW201036033A (en) | 2010-10-01 |
| JP5418923B2 (ja) | 2014-02-19 |
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