KR102574258B1 - 폴리머 층들에 비아들을 형성하기 위한 방법들 - Google Patents

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Abstract

기판을 프로세싱하는 방법은, 기판 상의 노출된 전도성 층을 커버하기 위해 기판 위에 경화되지 않은 폴리머 재료의 층을 증착하는 단계, 포토리소그래피 프로세스를 사용하여 층의 적어도 하나의 영역을 노출시키는 단계, 적어도 하나의 영역으로부터 경화되지 않은 폴리머 재료의 제1 부분을 제거하기 위해, 층을 포토리소그래피 프로세스에서 현상하는 단계, 적어도 하나의 영역으로부터 경화되지 않은 폴리머 재료의 제2 부분을 제거하여 전도성 층의 최상부 표면을 노출시키고 그리고 층에 비아를 형성하기 위해, 층을 건식 에칭 프로세스로 에칭하는 단계, 및 경화된 폴리머 재료를 형성하기 위해 층을 경화시키는 단계를 포함한다.

Description

폴리머 층들에 비아들을 형성하기 위한 방법들
[0001] 본 개시내용의 실시예들은 일반적으로, 반도체 프로세싱에 관한 것이다. 구체적으로, 본 개시내용의 실시예들은 반도체 패키징을 위해 기판 상에 배치된 폴리머 층들에 비아(via)들을 형성하는 것에 관한 것이다.
[0002] 전자 디바이스들의 제조에서, 계속 증가하는 디바이스 밀도는 그러한 고도로 조밀한 디바이스들의 패키징 또는 상호연결 기법들의 요건들에 대해 많은 요구사항들을 제기한다. 그러한 전자 디바이스들의 제작은 전형적으로, 어떤 형태의 기판 레벨 패키징을 수반한다. 기판 레벨 패키징은, 내부 및 외부 디바이스 연결들, 예컨대 입력/출력(I/O) 연결을 제공하기 위해 비아들 및 유사한 구조들을 형성하는 것을 포함할 수 있다. 비아들의 형성은 유전체 특성들 및 응력 버퍼링 능력들을 갖는 폴리머 재료의 사용을 수반할 수 있다. 그러나, 본 발명자들은, 비아 크기들이 크기에 있어서 축소됨에 따라, 폴리머 비아 개구들이 폴리머 재료에 신뢰할 수 있게 형성될 수 없음을 관찰하였다.
[0003] 따라서, 본 발명자들은 폴리머 재료들에 비아들을 형성하기 위한 개선된 기법들을 개발하였다.
[0004] 웨이퍼 레벨 패키징 상에서 폴리머 비아들을 형성하기 위한 방법들 및 장치가 본원에서 제공된다.
[0005] 일부 실시예들에서, 기판에 비아를 형성하는 방법은, 기판 상의 노출된 전도성 층을 커버하기 위해 기판 위에 경화되지 않은 폴리머 재료의 층을 증착하는 단계, 포토리소그래피 프로세스를 사용하여 경화되지 않은 폴리머 재료의 층의 적어도 하나의 영역을 노출시키는 단계, 적어도 하나의 영역으로부터 경화되지 않은 폴리머 재료의 제1 부분을 제거하기 위해, 경화되지 않은 폴리머 재료의 층을 포토리소그래피 프로세스에서 현상하는 단계, 적어도 하나의 영역으로부터 경화되지 않은 폴리머 재료의 제2 부분을 제거하여 전도성 층의 최상부 표면을 노출시키고 그리고 경화되지 않은 폴리머 재료의 층에 비아를 형성하기 위해, 경화되지 않은 폴리머 재료의 층을 건식 에칭 프로세스로 에칭하는 단계, 및 경화된 폴리머 재료 층을 형성하기 위해 경화되지 않은 폴리머 재료의 층을 경화시키는 단계를 포함한다.
[0006] 일부 실시예들에서, 방법은, 경화되지 않은 폴리머 재료의 층을 에칭하기 위해 플라즈마 기반 건식 에칭 프로세스를 사용하는 단계, 경화되지 않은 폴리머 재료의 층을 산소계 가스로 에칭하는 단계, 경화되지 않은 폴리머 재료의 층을 사불화탄소계 가스로 에칭하는 단계, 기판의 최상부 표면에 대한 플라즈마 기반 건식 에칭 프로세스의 수직 에칭 양상(perpendicular etching aspect)을 향상시키기 위해 바이어스 전력을 조정하는 단계, 기판의 최상부 표면에 대한 플라즈마 기반 건식 에칭 프로세스의 수직 에칭 양상을 향상시키기 위해 가스 유동을 조정하는 단계, 경화되지 않은 폴리머 재료의 제2 부분이 기판의 상부 표면보다 더 높은 에칭 레이트로 에칭되도록, 기판을 플라즈마 기반 건식 에칭 프로세스로 블랭킷 에칭(blanket etching)하는 단계, 경화되지 않은 폴리머 재료의 층에 대략 10 미크론 미만의 크기를 갖는 비아를 형성하는 단계, 경화되지 않은 폴리머 재료의 층에 대략 5 미크론 미만의 크기를 갖는 비아를 형성하는 단계, 포토리소그래피 프로세스에서 기판 상의 경화되지 않은 폴리머 재료의 층의 적어도 하나의 영역을 노출시키기 위해 광학 마스크를 사용하는 단계, 대략 80° 내지 대략 90°의 측벽 프로파일 각도를 갖는 비아를 형성하는 단계를 더 포함할 수 있고, 그리고/또는 전도성 층은 구리계 재료, 알루미늄계 재료, 금계 재료, 은계 재료이다.
[0007] 일부 실시예들에서, 기판에 비아를 형성하기 위한 방법은, 기판 상의 노출된 적어도 하나의 전도성 층을 커버하기 위해, 기판 위에 경화되지 않은 폴리머 재료의 층을 스핀 코팅하는 단계, 적어도 하나의 전도성 층 위의 경화되지 않은 폴리머 재료의 층의 적어도 하나의 영역을 자외선 광으로 노출시키는 단계, 자외선 광에 의해 노출된 적어도 하나의 영역으로부터 경화되지 않은 폴리머 재료의 제1 부분을 용매 세척(solvent wash)으로 제거하는 단계, 적어도 하나의 영역으로부터 경화되지 않은 폴리머 재료의 제2 부분을 제거하여 전도성 층의 최상부 표면을 노출시키고 그리고 경화되지 않은 폴리머 재료의 층에 대략 10 미크론 이하의 비아를 형성하기 위해, 경화되지 않은 폴리머 재료의 층을 이방성 건식 에칭 프로세스로 에칭하는 단계, 및 경화된 폴리머 재료 층을 형성하기 위해 경화되지 않은 폴리머 재료의 층을 경화시키는 단계를 포함한다.
[0008] 일부 실시예들에서, 방법은, 경화되지 않은 폴리머 재료의 층을 에칭하기 위해 플라즈마 기반 건식 에칭 프로세스를 사용하는 단계, 경화되지 않은 폴리머 재료의 층을 산소계 가스 또는 사불화탄소계 가스로 에칭하는 단계, 기판의 최상부 표면에 대한 플라즈마 기반 건식 에칭 프로세스의 수직 에칭 양상을 향상시키기 위해 바이어스 전력을 조정하는 단계, 기판의 최상부 표면에 대한 플라즈마 기반 건식 에칭 프로세스의 수직 에칭 양상을 향상시키기 위해 가스 유동을 조정하는 단계, 및/또는 경화된 폴리머 재료 층을 형성하기 위해, 경화되지 않은 폴리머 재료의 층을 대략 180℃ 내지 대략 350℃의 온도에서 경화시키는 단계를 더 포함할 수 있다.
[0009] 일부 실시예들에서, 명령들이 저장된 비-일시적 컴퓨터 판독가능 매체로서, 명령들은, 실행될 때, 웨이퍼 레벨 프로세싱 시스템을 동작시키는 방법이 수행되게 하며, 방법은, 기판 상의 노출된 적어도 하나의 전도성 층을 커버하기 위해, 기판 위에 경화되지 않은 폴리머 재료의 층을 스핀 코팅하는 단계, 적어도 하나의 전도성 층 위의 경화되지 않은 폴리머 재료의 층의 적어도 하나의 영역을 자외선 광으로 노출시키는 단계, 자외선 광에 의해 노출된 적어도 하나의 영역으로부터 경화되지 않은 폴리머 재료의 제1 부분을 용매 세척으로 제거하는 단계, 적어도 하나의 영역으로부터 경화되지 않은 폴리머 재료의 제2 부분을 제거하여 전도성 층의 최상부 표면을 노출시키고 그리고 경화되지 않은 폴리머 재료의 층에 대략 10 미크론 이하의 비아를 형성하기 위해, 경화되지 않은 폴리머 재료의 층을 이방성 건식 에칭 프로세스로 에칭하는 단계, 및 경화된 폴리머 재료 층을 형성하기 위해 경화되지 않은 폴리머 재료의 층을 경화시키는 단계를 포함한다.
[0010] 일부 실시예들에서, 비-일시적 컴퓨터 판독 가능 매체는, 비아가 대략 5 미크론 이하의 폭 또는 직경을 갖는, 방법을 더 포함한다.
[0011] 일부 실시예들에서, 패키징 애플리케이션을 위한 기판은, 기판 위에 배치된 경화되지 않은 폴리머 층, 경화되지 않은 폴리머 층에 인접한 그리고 경화되지 않은 폴리머 층 아래의 기판에 배치된 전도성 층, 및 전도성 층의 부분을 노출시키기 위한, 경화되지 않은 폴리머 층을 관통해 형성된 개구를 포함하며, 개구는 대략 10 미크론 이하의 폭 또는 직경을 갖는다.
[0012] 일부 실시예들에서, 기판은, 개구가 대략 5 미크론 이하의 폭 또는 직경을 갖는 것을 더 포함할 수 있다.
[0013] 다른 그리고 추가의 실시예들이 아래에 개시된다.
[0014] 앞서 간략히 요약되고 하기에서 보다 상세히 논의되는 본원의 원리들의 실시예들은 첨부된 도면들에 도시된 본원의 원리들의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 첨부된 도면들은 본원의 원리들의 단지 전형적인 실시예들을 예시하는 것이므로 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본원의 원리들이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0015] 도 1은 본원의 원리들의 일부 실시예들에 따른, 기판 상의 폴리머 층에 비아를 형성하는 방법이다.
[0016] 도 2a - 도 2e는 본원의 원리들의 일부 실시예들에 따른, 폴리머 층에 비아를 형성하는 스테이지들의 순차적인 측면도들을 도시한다.
[0017] 도 3은 본원의 원리들의 일부 실시예들에 따라 형성된 폴리머 비아에서의 측벽 각도의 측면도를 도시한다.
[0018] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 그려지지 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급없이 다른 실시예들에 유익하게 통합될 수 있다.
[0019] 설명되는 방법들은, 폴리머가 경화되기 전에 기판 상의 폴리머 재료에 비아들의 형성을 허용한다. 방법들은 유리하게, 실질적으로 수직 측벽들을 갖는 대략 10 미크론 이하의 폭의 비아들의 형성을 제공한다. 일부 실시예들에서, 비아들은 대략 5 미크론 이하의 폭을 가질 수 있다. 비아들은 유리하게, 허용가능한 I/O 밀도를 추가로 개선하는 다이렉트 비아-스택-온-비아(direct via-stacked-on-via) 설계들을 가능하게 한다. 방법들은 유리하게, 비아 임계 치수(CD; critical dimension) 스케일링을 위한 팬-아웃(fan-out) 기판 레벨 패키징에서 그리고 진보된 기판-레벨 패키징에서 활용될 수 있다. 방법들은 현재의 웨이퍼 레벨 패키징 프로세스들과 호환가능하며, 따라서, OSAT(Outsourced Semiconductor Assembly and Test) 설비들에 대한 증가하는 패키징 밀도들에 대해 경제적인 솔루션을 제공한다. 게다가, 방법들은 더 높은 종횡비의 비아들이 형성될 수 있도록 허용한다(더 두꺼운 폴리머 코팅들이 활용될 수 있음).
[0020] 도 1은 경화되지 않은 폴리머 재료의 층에 비아를 형성하기 위한 방법(100)을 도시한다. 방법(100)은 도 2a - 도 2e에 도시된 기판 패키징의 스테이지들에 따라 설명된다. 도 2a - 도 2e 각각은 비아 형성의 특정 스테이지에 대한 측면도를 포함한다. 방법(100)은 아래에서 설명되는 프로세스들을 위해 구성된 임의의 적절한 프로세스 챔버에서 수행될 수 있다. 본원에서 개시되는 본 발명의 방법들을 수행하는 데 사용될 수 있는 예시적인 프로세싱 챔버들 및 시스템들은 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 상업적으로 입수가능한 다양한 프로세싱 시스템들을 포함할 수 있다(그러나 이에 제한되지 않음). 다른 제조사들로부터 입수가능한 프로세스 챔버들을 포함하는 다른 프로세스 챔버들이 또한, 본원에서 제공되는 교시들과 관련하여 적절하게 사용될 수 있다.
[0021] 방법(100)은 기판, 이를테면, 도 2a에 도시된 기판(202) 상에서 수행된다. 일부 실시예들에서, 기판(202)은 반도체 제조 프로세스에서 사용되는 재료로 구성된다. 예컨대, 기판(202)은, 실리콘(Si), 게르마늄, 실리콘 게르마늄, 도핑된 또는 도핑되지 않은 폴리실리콘, 도핑된 또는 도핑되지 않은 실리콘, 및 패터닝된 또는 패터닝되지 않은 SOI(silicon on insulator)들 등 중 하나 이상을 포함할 수 있다. 기판(202)은 다양한 치수들, 이를테면, 150 mm, 200 mm, 300 mm 또는 450 mm의 직경들 또는 다른 치수들을 가질 수 있다. 게다가, 기판(202)은 재료들의 추가적인 층들을 포함할 수 있거나, 또는 기판(202) 내에 또는 기판(202) 상에 형성된 하나 이상의 완성된(completed) 또는 부분적으로 완성된 구조들 또는 디바이스들을 가질 수 있다.
[0022] 예컨대, 기판(202)은 금속 트레이스들 등과 같은 하나 이상의 전도성 층들을 갖는 다수의 금속화 레벨들(재분배 층(redistribution layer)들, 즉, "RDL들")을 포함할 수 있다. 이러한 전도성 층들(204) 중 하나가 도 2a - 도 2e에 도시된다. 도 2a에 도시된 바와 같이, 기판(202)의 전도성 층(204)은 기판(202)의 유전체 최상부 부분을 통해 부분적으로 노출된다. 전도성 층(204)은 임의의 적절한 전도성 재료, 이를테면, 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 또는 이들의 합금들을 포함할 수 있다.
[0023] 예컨대, 전도성 층(204)은 기판(202) 위에 증착된 유전체 층의 일부일 수 있다. 일부 실시예들에서, 유전체 층은 로우-k 유전체 재료(예컨대, 실리콘 산화물 미만 또는 약 3.9 미만의 유전 상수를 갖는 재료)일 수 있다. 적절한 유전체 재료들의 예들은 실리콘 이산화물(SiO2), 불소-도핑된 실리콘 이산화물, 탄소-도핑된 실리콘 이산화물, 다공성 실리콘 이산화물, 다공성 탄소-도핑된 실리콘 이산화물, 스핀-온 유기 폴리머 유전체, 또는 스핀-온 실리콘계 폴리머 유전체를 포함한다. 존재하는 경우, 유전체는, 반도체 제조 프로세스들에서 그러한 재료들을 위해 사용되는 임의의 적절한 증착 방법을 사용함으로써 증착될 수 있다. 유전체 층은, 예컨대 약 100 내지 약 2,000 옹스트롬의 두께로 증착될 수 있다. 제1 유전체 층의 두께는 기술 노드, 아키텍처 설계, 프로세스 흐름 방식 등과 같은 팩터들에 따라 변화한다.
[0024] 방법은 일반적으로, 블록(102)에서, 그리고 도 2a의 뷰(200A)에 도시된 바와 같이, 바로 기판(202) 위에 그리고 전도성 층(204)의 노출된 부분 위에 경화되지 않은 폴리머 재료의 층(206)을 증착함으로써 시작된다. 층(206)은 (예컨대, 포토리소그래피 등을 사용하여) 포토-패터닝 가능하다. 예컨대, 일부 실시예들에서, 이를테면, 네거티브 톤(negative tone) 애플리케이션들의 경우, 층(206)은 하나 이상의 폴리이미드(PI) 화합물들을 포함한다. 일부 실시예들에서, 이를테면, 포지티브 톤(positive tone) 애플리케이션들의 경우, 층(206)은 폴리벤족사졸(PBO)을 포함한다. 일부 실시예들에서, 층(206)은 벤조시클로부텐, 에폭시 등을 포함할 수 있다. 일부 실시예들에서, 페놀계 폴리머, 이를테면, 감광성 유전체 재료들은, 일본, 동경의 JSR Corporation에 의해 WPR-5100 및 WPR-5200이라는 상표명들로 판매된다.
[0025] 본원의 원리들의 실시예들과 일치하는 기판 패키징 애플리케이션들에서, 층(206)은 응력 버퍼링 특성들을 갖는 유전체로서 작용하도록 제공된다. 따라서, 층(206)은 견고한 칩-패키지 신뢰성(예컨대, 열적 사이클링, 낙하 테스트 등)을 보장하도록 구성된 기계적 특성들의 조합을 갖는다.
[0026] 일부 실시예들에서, 층(206)은, 기판(202)과 전도성 층(204)의 계면에서 거칠기를 유리하게 감소시키거나 제거하기 위해, 블랭킷 증착된다(blanket deposited)(즉, 전도성 층(204)의 전체 노출된 표면 위에 증착됨). 층(206)은, 예컨대 대략 5 미크론 내지 대략 20 미크론의 두께로 증착될 수 있다(경화 후에, 두께는 대략 3 미크론 내지 대략 10 미크론일 수 있음). 층(206)의 두께는 기술 노드, 아키텍처 설계, 프로세스 흐름 방식 등과 같은 팩터들에 따라 변화할 수 있다. 층(206)은 기판 패키징 프로세스들에서 일반적으로 사용되는 임의의 적절한 증착 방법, 이를테면, 스핀 코팅 등을 사용하여 증착될 수 있다.
[0027] 전형적으로, 경화되지 않은 폴리머 재료들에 비아들을 형성하기 위한 분해능 한계는 20 미크론 이상이다. 경화되지 않은 폴리머의 분해능은 경화되지 않은 폴리머의 비정질 특성들에 의해 제한된다. 분해능을 20 미크론 미만으로 증가시키려는 시도들은, 전형적인 리소그래피 프로세스에서 현상한 후에 불완전한 비아 형성을 초래한다. 더욱이, 본 발명자들은, 경화되지 않은 폴리머의 비아 개구가 전형적으로 비정상적인 형상을 나타내고 수직이 안 되는(less than vertical) 측벽 프로파일을 갖는다는 것을 관찰하였다. 본 발명자들은 또한, 더 작은 치수들을 갖는 비아들을 형성하는 것이 웨이퍼 레벨 및/또는 팬-아웃 웨이퍼 레벨 패키징과 같은 애플리케이션들에서 유리하다는 것을 관찰하였다. 게다가, 본 발명자들은, 감소된 폴리머 비아 크기가 비아 형성에 필요한 유효 면적을 감소시키는 데 유리하며, 그에 따라 더 많은 연결을 가능하게 한다고 여긴다. 본 발명자들은, 비아 형성에 필요한 유효 면적 감소가, 고도의 I/O 연결 애플리케이션들에 특히 유용할 것이라고 여긴다.
[0028] 블록(104)에서, 층(206)을 노출시키기 위해 리소그래피 프로세스가 수행된다. 일부 실시예들에서, 리소그래피 프로세스는 포토마스크를 사용하며, 일부 실시예들에서, 포토마스크는 층(206) 상의 물리적 마스크보다는 광학 마스크(투사된 마스크)를 포함할 수 있다. 광학 마스크의 사용은 리소그래피 프로세스를 단순화하는데, 왜냐하면, 광학 마스크가 층(206)의 표면 상에 물리적 레지스트 마스크를 형성할 필요성을 제거하고, 노출 후에 물리적 레지스트 마스크를 후속적으로 제거할 필요성을 제거하기 때문이다. 일부 실시예들에서, 기판(202)은 폴리머에서의 변환들을 개시하기 위해 UV(ultraviolet) 광에 노출된다. 광은 본드-브레이킹(bond-breaking)을 개시하여서, 노출된 영역들은 리소그래피 프로세스의 현상 스테이지들 동안 용매들에 의해 용이하게 세척될 수 있다. 일부 실시예들에서, 리소그래피 프로세스는 층(206)의 어느 영역들이 노출되는지를 제어하기 위해 마스크, 이를테면, 광학 마스크를 사용할 수 있다. 도 2b에 예시된 바와 같이, 뷰(200B)는 노출이, 전도성 층(204) 위에 존재하는, 층(206)의 노출된 부분(208)으로 제한되었음을 도시한다. 본 발명자들은, 리소그래피 프로세스 동안 층(206)을 노출시킴으로써, 노출된 부분(208)에서 경화되지 않은 폴리머 재료의 재료 특성들 중 하나 이상이 변경된다는 것을 발견하였다. 경화되지 않은 폴리머 재료의 변경된 특성들은 에칭 프로세스와 관련하여 아래에서 더 상세히 논의된다.
[0029] 블록(106)에서, 층(206)의 노출된 부분(208)을 현상함으로써 리소그래피 프로세스가 계속된다. 일부 실시예들에서, 현상 프로세스는 기판(202) 상의 폴리머 재료의 부분들을 세척하기 위해 용매를 사용할 수 있다. 현상 프로세스 동안, 도 2c에 도시된 뷰(200C)에 예시된 바와 같이, 노출된 부분(208)의 제1 부분(210)이 깊이(212)까지 제거된다. 노출된 부분(208)의 제2 부분(214)은 현상 후에 남아 있다. 본 발명자들은, 현상 후의 부적절한 결과들이, 경화되지 않은 폴리머 재료들의 비정질 특성들에 의해 야기되는 것으로 여긴다.
[0030] 블록(108)에서, 층(206)은 도 2d의 뷰(200D)에 도시된 바와 같이 건식 에칭 프로세스로 에칭된다. 층(206)의 노출된 부분(208)의 제2 부분(214)을 전도성 층(204)의 최상부 표면까지 에칭함으로써 개구(216)가 형성된다. 에칭 프로세스는 층(206)의 재료들을 에칭하기에 적절한 임의의 에칭 프로세스일 수 있다. 일부 실시예들에서, 에칭 프로세스는 주로 이방성 에칭 프로세스를 사용할 수 있다. 일부 실시예들에서, 에칭 프로세스는 플라즈마-기반 건식 에칭 프로세스일 수 있다. 예컨대, 층(206)은 전체 기판 표면에 걸쳐 에칭 플라즈마에 노출되거나(블랭킷 에칭), 기판의 특정 영역으로 제한될 수 있다. 에칭 플라즈마는, 폴리머들을 에칭하는 데 사용되는 임의의 적절한 가스들, 이를테면, 산소-함유 가스, 예컨대 산소(O2)계 가스들 또는 사불화탄소(CF4)계 가스들로 형성될 수 있다. 플라즈마 조건들 및 에칭 레이트는 층(206)의 두께 및 원하는 에칭된 피처에 기반하여 선택된다. 에칭은, 제2 부분(214)을 제거하여 전도성 층(204)을 노출시키고 개구(216)의 측벽들을 수직으로 만드는(신뢰성을 증가시킴) 역할을 한다. 플라즈마 건식 에칭 프로세스는 수직 측벽들을 형성하는 것을 돕는 실질적인 이방성 에칭을 생성한다. 플라즈마 건식 에칭 프로세싱의 이방성 성질을 향상시키기 위해, 기판에 인가되는 바이어스 전력이 또한 사용되고 조정될 수 있다. 건식 에칭 프로세싱에서 사용되는 가스 유동은 또한, 비아에 대한 수직 측벽 에칭 양상들을 제어하는 것을 가능하게 하기 위해 에칭에 대해 더 지향성이도록 조정될 수 있다. 플라즈마 건식 에칭의 사용은 또한, 리소그래피 프로세스와 비교할 때 임계 치수(CD) 제어를 증가시킨다.
[0031] 에칭은 층(206)의 최상부 표면(218)의 일부뿐만 아니라 노출된 부분(208)의 제2 부분(214)을 제거하여 개구(216)를 형성할 수 있다. 본 발명자들은 노출된 경화되지 않은 폴리머 재료의 에칭 레이트가 노출되지 않은 경화되지 않은 폴리머 재료의 에칭 레이트보다 더 크다는 것을 발견하였다. 노출된 경화되지 않은 폴리머 재료 에칭 레이트는 노출되지 않은 경화되지 않은 폴리머 재료 에칭 레이트보다 대략 30% 이상 더 높을 수 있다. 위에서 언급된 바와 같이, 노출된 경화되지 않은 폴리머 재료에 대한 더 빠른 에칭 레이트는 폴리머 재료의 특성들의 변경을 야기하는 리소그래피 프로세스 동안의 노출에 기인할 수 있다. 에칭 레이트들의 차이들은 유리하게, 노출된 부분(208)의 제2 부분(214)이 층(206)의 최상부 표면(218)에 대한 것보다 훨씬 더 빠르게 제거되는, 기판의 블랭킷 에칭 프로세스를 가능하게 한다.
[0032] 다음으로, 블록(110)에서, 층(206)은 도 2e의 뷰(200E)에 도시된 바와 같이 비아(222)를 형성하도록 경화된다. 층(206)은, 층(206)의 물리적 및 화학적 특성들을 하드닝(harden)시키고 개선시키는 온도들에서 경화된다. 일부 실시예들에서, 층(206)의 경화 온도는 방법(100)의 다른 프로세싱 단계들을 수행하는 데 사용되는 온도들보다 상당히 더 높을 수 있다. 일부 실시예들에서, 예컨대 층(206)이 PI 또는 PBO를 포함하는 경우, 층(206)은 대략 180℃ 내지 대략 350℃의 온도에서 경화될 수 있다. 일부 실시예들에서, 층(206)은 대류 가열을 사용하여 경화된다. 일부 실시예들에서, 마이크로파 에너지, 예컨대 VFM(variable frequency microwave) 에너지가 층(206)을 경화시키는 데 사용될 수 있다.
[0033] 결과적인 비아(222)는 층(206)을 관통해 형성되고, 층(206)의 부분들에 의해 정의된 하나 이상의 측벽들 및 전도성 층(204)의 노출된 최상부 부분에 의해 정의된 최하부를 포함한다. 단지 하나의 비아(222)만이 도시되지만, 층(206)은 층(206)에 형성될 복수의 비아들에 대응하는 복수의 개구들을 포함할 수 있다. 각각의 비아(222)는 작은 비아의 생성을 가능하게 하도록 선택된 치수들(예컨대, 대략 10 미크론 이하의 치수를 갖는 개구, 이를테면, 대략 10 × 10 미크론 이하의 면적을 갖는 정사각형 영역, 또는 대략 10 미크론 이하의 직경을 갖는 원형 영역)을 갖는다.
[0034] 도 3에서, 뷰(300)는 본원의 원리들의 방법들에 의해 형성된 비아(222)의 프로파일을 예시한다. 비아(222)의 측벽들은 수직이거나 또는 실질적으로 수직이다. 예컨대, 일부 실시예들에서, 개구의 측벽들은 대략 80° 내지 대략 90°의 수직 각도(320)를 갖는 프로파일을 가질 수 있으며, 이는 유리하게, 비아들의 신뢰성 및 밀도를 증가시킨다.
[0035] 본원의 원리들의 방법들을 사용하여 형성된 비아들은 유리하게, 경화되지 않은 폴리머의 층 바로 위에 비아들을 정확히(just) 포토-패터닝할 때, 전형적으로 가능한 것보다 더 작은 크기를 가질 수 있다. 리소그래피 및 그 다음의 건식 플라즈마 에칭에 의해 형성된 폴리머 층에 생성된 개구는 비아 균일성 및 프로파일 각도의 더 양호한 제어와 함께 더 양호한 분해능(예컨대, 10 ㎛ 이하)을 갖는데, 왜냐하면, 개구 기하학적 구조가 더 이상, 경화되지 않은 폴리머 재료 특성들에 의존하지 않기 때문이다. 본원의 원리들에 따른 방법들은 유리하게, 훨씬 더 작은 비아 크기들의 형성에서 경화되지 않은 폴리머 재료를 사용할 가능성을 개방한다. 개선된 비아 분해능은 개선된 I/O 밀도를 추가로 제공하고, 또한 허용가능한 I/O 밀도를 추가로 개선하는 다이렉트 비아-스택-온-비아 설계들을 가능하게 한다.
[0036] 전술한 바가 본원의 원리들의 실시예들에 관한 것이지만, 본원의 원리들의 다른 그리고 추가적인 실시예들이, 본원의 원리들의 기본적인 범위를 벗어나지 않으면서 안출될 수 있다.

Claims (15)

  1. 기판에 비아(via)를 형성하기 위한 방법으로서,
    기판 상의 노출된 전도성 층을 커버하기 위해 상기 기판 위에 경화되지 않은 폴리머 재료의 층을 증착하는 단계;
    포토리소그래피 프로세스를 사용하여 상기 경화되지 않은 폴리머 재료의 층의 적어도 하나의 영역을 노출시키는 단계;
    상기 적어도 하나의 영역으로부터 경화되지 않은 폴리머 재료의 제1 부분을 제거하기 위해, 상기 경화되지 않은 폴리머 재료의 층을 상기 포토리소그래피 프로세스에서 현상하는 단계;
    상기 적어도 하나의 영역으로부터 상기 경화되지 않은 폴리머 재료의 제1 부분을 제거한 후에 남아 있는 경화되지 않은 폴리머 재료의 제2 부분을 제거하여 상기 전도성 층의 최상부 표면을 노출시키고 그리고 상기 경화되지 않은 폴리머 재료의 층에 비아를 형성하기 위해, 상기 경화되지 않은 폴리머 재료의 층을 건식 에칭 프로세스로 에칭하는 단계; 및
    경화된 폴리머 재료 층을 형성하기 위해 상기 경화되지 않은 폴리머 재료의 층을 경화시키는 단계를 포함하는,
    기판에 비아를 형성하기 위한 방법.
  2. 제1 항에 있어서,
    상기 경화되지 않은 폴리머 재료의 층을 상기 건식 에칭 프로세스로 에칭하는 단계는, 상기 경화되지 않은 폴리머 재료의 층을 산소계 가스 또는 사불화탄소계 가스로 에칭하기 위해 플라즈마 기반 건식 에칭 프로세스를 사용하는 것을 포함하는,
    기판에 비아를 형성하기 위한 방법.
  3. 제2 항에 있어서,
    상기 기판의 최상부 표면에 대한 상기 플라즈마 기반 건식 에칭 프로세스의 수직 에칭 양상(perpendicular etching aspect)을 향상시키기 위해 바이어스 전력을 조정하는 단계; 또는
    상기 기판의 최상부 표면에 대한 상기 플라즈마 기반 건식 에칭 프로세스의 수직 에칭 양상을 향상시키기 위해 가스 유동을 조정하는 단계를 더 포함하는,
    기판에 비아를 형성하기 위한 방법.
  4. 제2 항에 있어서,
    상기 경화되지 않은 폴리머 재료의 층을 상기 건식 에칭 프로세스로 에칭하는 단계는, 상기 경화되지 않은 폴리머 재료의 제2 부분이 상기 기판의 상부 표면보다 더 높은 에칭 레이트로 에칭되도록, 상기 기판을 상기 플라즈마 기반 건식 에칭 프로세스로 블랭킷 에칭(blanket etching)하는 것을 포함하는,
    기판에 비아를 형성하기 위한 방법.
  5. 제1 항에 있어서,
    상기 방법은, 상기 경화되지 않은 폴리머 재료의 층에 10 미크론 미만의 폭 또는 직경을 갖는 상기 비아를 형성하는,
    기판에 비아를 형성하기 위한 방법.
  6. 제5 항에 있어서,
    상기 방법은, 상기 경화되지 않은 폴리머 재료의 층에 5 미크론 미만의 폭 또는 직경을 갖는 상기 비아를 형성하는,
    기판에 비아를 형성하기 위한 방법.
  7. 제1 항에 있어서,
    상기 포토리소그래피 프로세스를 사용하여 상기 경화되지 않은 폴리머 재료의 층의 적어도 하나의 영역을 노출시키는 단계는, 광학 마스크를 사용하는 것을 포함하는,
    기판에 비아를 형성하기 위한 방법.
  8. 제1 항에 있어서,
    상기 방법은, 80° 내지 90°의 측벽 프로파일 각도를 갖는 상기 비아를 형성하는,
    기판에 비아를 형성하기 위한 방법.
  9. 제1 항에 있어서,
    상기 전도성 층은 구리계 재료, 알루미늄계 재료, 금계 재료, 또는 은계 재료인,
    기판에 비아를 형성하기 위한 방법.
  10. 기판에 비아를 형성하기 위한 방법으로서,
    기판 상의 노출된 적어도 하나의 전도성 층을 커버하기 위해, 상기 기판 위에 경화되지 않은 폴리머 재료의 층을 스핀 코팅하는 단계;
    상기 적어도 하나의 전도성 층 위의 상기 경화되지 않은 폴리머 재료의 층의 적어도 하나의 영역을 자외선 광으로 노출시키는 단계;
    상기 자외선 광에 의해 노출된 상기 적어도 하나의 영역으로부터 경화되지 않은 폴리머 재료의 제1 부분을 용매 세척(solvent wash)으로 제거하는 단계;
    상기 적어도 하나의 영역으로부터 상기 경화되지 않은 폴리머 재료의 제1 부분을 제거한 후에 남아 있는 경화되지 않은 폴리머 재료의 제2 부분을 제거하여 상기 전도성 층의 최상부 표면을 노출시키고 그리고 상기 경화되지 않은 폴리머 재료의 층에 10 미크론 이하의 폭 또는 직경을 갖는 비아를 형성하기 위해, 상기 경화되지 않은 폴리머 재료의 층을 이방성 건식 에칭 프로세스로 에칭하는 단계; 및
    경화된 폴리머 재료 층을 형성하기 위해 상기 경화되지 않은 폴리머 재료의 층을 경화시키는 단계를 포함하는,
    기판에 비아를 형성하기 위한 방법.
  11. 제10 항에 있어서,
    상기 경화되지 않은 폴리머 재료의 층을 에칭하는 단계는, 플라즈마 기반 건식 에칭 프로세스를 사용하는 것을 포함하는,
    기판에 비아를 형성하기 위한 방법.
  12. 제11 항에 있어서,
    상기 경화되지 않은 폴리머 재료의 층을 에칭하는 단계는, 상기 경화되지 않은 폴리머 재료의 층을 산소계 가스 또는 사불화탄소계 가스로 에칭하는 것을 포함하는,
    기판에 비아를 형성하기 위한 방법.
  13. 제11 항에 있어서,
    상기 기판의 최상부 표면에 대한 상기 플라즈마 기반 건식 에칭 프로세스의 수직 에칭 양상을 향상시키기 위해 바이어스 전력을 조정하는 단계; 또는
    상기 기판의 최상부 표면에 대한 상기 플라즈마 기반 건식 에칭 프로세스의 수직 에칭 양상을 향상시키기 위해 가스 유동을 조정하는 단계를 더 포함하는,
    기판에 비아를 형성하기 위한 방법.
  14. 제10 항에 있어서,
    상기 경화되지 않은 폴리머 재료의 층을 경화시키는 단계는, 상기 경화되지 않은 폴리머 재료의 층을 180℃ 내지 350℃의 온도에서 경화시키는 것을 포함하는,
    기판에 비아를 형성하기 위한 방법.
  15. 명령들이 저장된 비-일시적 컴퓨터 판독가능 매체로서,
    상기 명령들은, 실행될 때, 웨이퍼 레벨 프로세싱 시스템을 동작시키는 방법이 수행되게 하며,
    상기 방법은,
    기판 상의 노출된 적어도 하나의 전도성 층을 커버하기 위해, 상기 기판 위에 경화되지 않은 폴리머 재료의 층을 스핀 코팅하는 단계;
    상기 적어도 하나의 전도성 층 위의 상기 경화되지 않은 폴리머 재료의 층의 적어도 하나의 영역을 자외선 광으로 노출시키는 단계;
    상기 자외선 광에 의해 노출된 상기 적어도 하나의 영역으로부터 경화되지 않은 폴리머 재료의 제1 부분을 용매 세척으로 제거하는 단계;
    상기 적어도 하나의 영역으로부터 상기 경화되지 않은 폴리머 재료의 제1 부분을 제거한 후에 남아 있는 경화되지 않은 폴리머 재료의 제2 부분을 제거하여 상기 전도성 층의 최상부 표면을 노출시키고 그리고 상기 경화되지 않은 폴리머 재료의 층에 10 미크론 이하의 폭 또는 직경을 갖는 비아를 형성하기 위해, 상기 경화되지 않은 폴리머 재료의 층을 이방성 건식 에칭 프로세스로 에칭하는 단계; 및
    경화된 폴리머 재료 층을 형성하기 위해 상기 경화되지 않은 폴리머 재료의 층을 경화시키는 단계를 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
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