KR100744249B1 - 반도체 소자의 콘택 홀 형성 방법 - Google Patents
반도체 소자의 콘택 홀 형성 방법 Download PDFInfo
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Abstract
본 발명은 포토 리소그라피 공정 이전에 IMD 산화막을 평탄화하고, 그 상부에 캐핑 레이어로 실리콘 리치 산화막을 형성하며, 그 위에 무기 난방사 방지막을 형성한 다음에 식각 공정을 통해 콘택 홀을 형성하기 위한 것으로, 이를 위한 본 발명은 반도체 기판 상에 금속 배선을 형성하는 과정과, 금속 배선들의 표면을 따라 IMD 산화막을 형성하는 과정과, IMD 산화막을 CMP 공정으로 평탄화하고, 평탄화된 IMD 산화막 상부에 실리콘 리치 산화막(Si-Rich Oxide)을 형성하는 과정과, 실리콘 리치 산화막 상부에 무기 난방사 방지막을 형성하는 과정과, 금속 패턴 상부의 IMD 산화막과 실리콘 리치 산화막과 무기 난방사 방지막을 순차적으로 식각하여 콘택 홀을 형성하는 과정을 포함한다. 따라서, 후속 포토 리소그라피 공정에서의 BARC 코팅/굽기(Baking)/쿨링(Cooling) 공정을 생략할 수 있어 공정 과정을 단순화할 수 있다. 또한, 무기 난반사 방지막(SiON)을 사용함에 따라 안정적인 콘택 홀 형성이 가능하여 반도체 수율을 향상시킬 수 있는 효과가 있다.
무기 난반사 방지막, 콘택, 홀
Description
도 1a 내지 도 1d는 종래 반도체 소자의 콘택 홀 형성 방법에 대한 공정 과정을 도시한 단면도,
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법에 대한 공정 과정을 도시한 단면도.
본 발명은 반도체 소자의 콘택 홀(Contact Hole) 형성 방법에 관한 것으로, 보다 상세하게는 무기 난반사 방지막(SiON)을 통해 콘택 홀을 형성하여 후속 포토 리소그라피(Photo Lithography) 공정을 단순화시킬 수 있는 방법에 관한 것이다.
주지된 바와 같이, 최근 반도체 소자, 특히 메모리 소자를 제조하는 데 있어서, 그 디자인 룰이 점점 감소함에 따라 작은 폭과 큰 깊이를 갖는 콘택 홀을 형성하는 것이 요구된다. 즉 반도체 기판의 표면을 노출시키는 직접 콘택(direct contact), 게이트 전극의 상부를 노출시키는 워드 라인 콘택, 비트 라인 콘택 및 플레이트 전극 콘택 등을 형성시키기 위한 콘택 홀들이 중간 제조 단계에서 형성되 어야 한다. 이와 같은 여러 종류의 콘택 홀들은 그 깊이가 서로 다르며, 식각하여야 할 막질들도 서로 다르다.
도 1a 내지 도 1d는 종래 반도체 소자의 콘택 홀 형성 방법에 대한 공정 과정을 도시한 단면도이다.
먼저 도 1a를 참조하면, 반도체 기판의 층간 물질(Intermetallic dielectric, IMD)인 산화막(201) 상부에 소정의 간격을 두고 금속 배선(103)을 형성하고, 형성된 금속 배선(103)들의 표면을 따라 플라즈마 화학 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 공정으로 IMD 산화막(105)을 형성한다.
이후, 도 1b에 도시된 바와 같이, IMD 산화막(105)에 대하여 화학기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 실시하여 표면을 평탄화하고, 평탄화된 IMD 산화막(105) 상부에 캐핑 레이어(Capping Layer)로 실리콘 리치 산화막(Si-Rich Oxide)(107)을 형성한다.
다음으로, 도 1c와 같이, 공지의 포토 리소그래피 공정을 통해 금속 패턴(103) 상부의 IMD 산화막(105)과 실리콘 리치 산화막(107)을 순차적으로 식각하고, 그 위에 BARC(Bottom Anti Reflective Coating)막(109) 형성하고, 이어서 굽기(Baking) 및 쿨링(Cooling) 공정을 거쳐 콘택 홀(111)을 형성하고, 초순수로 세정하여 금속 패턴(203)의 표면을 노출시킨 다음에 도 1d에 도시된 바와 같이, 콘택 홀(111)에 텅스텐(W)(113)을 형성한다.
상기와 같이, 콘택 홀(111) 형성 시 후속 포토 리소그라피(Photo Lithography) 노광 공정 진행 시 유기 난반사 방지막(예컨대, Barc)을 코팅(Coating) 후 굽기(Baking) 및 쿨링(Cooling) 공정을 반드시 거쳐야 한다. 그러나, 상기와 같이 콘택 홀(111)을 형성하기 위한 공정 과정이 매우 복잡할 뿐만 아니라, 특히 유기 난반사 방지막(예컨대, Barc)을 코팅(Coating) 후 굽기(Baking) 및 쿨링(Cooling) 공정을 반드시 거쳐야하는데, 현재와 같이 급격하게 발달된 반도체 공정 기술, 즉 무기 난반사 방지막을 이용하는 공정 기술을 고려할 때, 본원 발명에서와 같이 새로운 공정 과정을 개발해야 할 필요성이 있었다.
이에, 본 발명은 상술한 바와 같은 필요성에 의해 안출된 것으로, 그 목적은 포토 리소그라피 공정 이전에 IMD 산화막을 평탄화하고, 그 상부에 캐핑 레이어로 실리콘 리치 산화막을 형성하며, 그 위에 무기 난방사 방지막을 형성한 다음에 식각 공정을 통해 콘택 홀을 형성하여 후속 포토 리소그라피 공정을 단순화시킬 수 있는 반도체 소자의 콘택 홀 형성 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 콘택 홀 형성 방법은 반도체 기판 상에 금속 배선을 형성하는 과정과, 금속 배선들의 표면을 따라 IMD 산화막을 형성하는 과정과, IMD 산화막을 CMP 공정으로 평탄화하고, 평탄화된 IMD 산화막 상부에 실리콘 리치 산화막(Si-Rich Oxide)을 형성하는 과정과, 실리콘 리치 산화막 상부에 무기 난방사 방지막을 형성하는 과정과, 금속 패턴 상부의 IMD 산화막과 실리콘 리치 산화막과 무기 난방사 방지막을 순차적으로 식각하여 콘택 홀을 형성하는 과정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
본 발명의 핵심 기술요지를 살펴보면, 반도체 기판의 IMD인 산화막(201) 상부에 소정의 간격을 두고 금속 배선(203)을 형성하고, 형성된 금속 배선(203)들의 표면을 따라 PECVD 공정으로 IMD 산화막(205)을 형성한다. 이후, IMD 산화막(205)에 대하여 CMP 공정을 실시하여 표면을 평탄화하고, 평탄화된 IMD 산화막(205) 상부에 캐핑 레이어로 실리콘 리치 산화막(Si-Rich Oxide)(207)을 형성한다.
다음으로, 실리콘 리치 산화막(207) 상부에 무기 난방사 방지막(209)을 동일 PECVD 챔버에서 형성한다. 이후, 공지의 포토 리소그래피 공정을 통해 금속 패턴(203) 상부의 IMD 산화막(205)과 실리콘 리치 산화막(207)과 무기 난방사 방지막(209)을 순차적으로 식각하여 콘택 홀(211)을 형성하고, 초순수로 세정하여 금속 패턴(203)의 표면을 노출시킨 다음에 콘택 홀(211)에 텅스텐(W)을 형성할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 콘택 홀 형성 방법에 대한 공정 과정을 도시한 단면도이다.
먼저 도 2a를 참조하면, 반도체 기판의 층간 물질(Intermetallic dielectric, IMD)인 산화막(201) 상부에 소정의 간격을 두고 금속(예컨대, 알루미늄(Al)) 배선(203)을 형성하고, 형성된 금속 배선(203)들의 표면을 따라 PECVD 공정으로 IMD 산화막(205)을 형성한다. 여기서, IMD 산화막(205)은 SiO2를 사용한다.
이후, 도 2b에 도시된 바와 같이, IMD 산화막(205)에 대하여 CMP 공정을 실시하여 표면을 평탄화하고, 평탄화된 IMD 산화막(205) 상부에 캐핑 레이어(Capping Layer)로 실리콘 리치 산화막(Si-Rich Oxide)(207)을 형성한다. 여기서, 실리콘 리치 산화막(207)의 용도는 서브 레이어(Sub Layer)에서 발생된 Metallic Ion Capture 및 Out-gassing 된 Fluorine 이온 Capture이다.)
다음으로, 도 2c와 같이, 실리콘 리치 산화막(207) 상부에 무기 난방사 방지막(예컨대, SiON)(209)을 동일 PECVD 챔버에서 SiH4와 N2O 가스를 이용하여 형성한다.
마지막으로, 도 2d에 도시된 바와 같이, 공지의 포토 리소그래피 공정을 통해 금속 패턴(203) 상부의 IMD 산화막(205)과 실리콘 리치 산화막(207)과 무기 난방사 방지막(209)을 순차적으로 식각하여 콘택 홀(211)을 형성하고, 초순수로 세정하여 금속 패턴(203)의 표면을 노출시킨 다음에 콘택 홀(211)에 텅스텐(W)을 형성한다.
따라서, 포토 리소그라피 공정 이전에 IMD 산화막을 평탄화하고, 그 상부에 캐핑 레이어로 실리콘 리치 산화막을 형성하며, 그 위에 무기 난방사 방지막을 형성한 다음에 식각 공정을 통해 콘택 홀을 형성함으로써, 후속 포토 리소그라피 공정에서의 BARC(Bottom Anti Reflective Coating)/굽기(Baking)/쿨링(Cooling) 공정 을 생략할 수 있어 공정 과정을 단순화할 수 있다. 또한, 무기 난반사 방지막(SiON)을 사용함에 따라 안정적인 콘택 홀 형성이 가능하여 반도체 수율을 향상시킬 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 포토 리소그라피 공정 이전에 IMD 산화막을 평탄화하고, 그 상부에 캐핑 레이어로 실리콘 리치 산화막을 형성하며, 그 위에 무기 난방사 방지막을 형성한 다음에 식각 공정을 통해 콘택 홀을 형성함으로써, 후속 포토 리소그라피 공정에서의 BARC 코팅/굽기(Baking)/쿨링(Cooling) 공정을 생략할 수 있어 공정 과정을 단순화할 수 있다. 또한, 무기 난반사 방지막(SiON)을 사용함에 따라 안정적인 콘택 홀 형성이 가능하여 반도체 수율을 향상시킬 수 있는 효과가 있다.
Claims (4)
- 반도체 소자의 콘택 홀 형성 방법으로서,상기 반도체 기판 상에 금속 배선을 형성하는 과정과,상기 금속 배선들의 표면을 따라 IMD 산화막을 형성하는 과정과,상기 IMD 산화막을 CMP 공정으로 평탄화하고, 상기 평탄화된 IMD 산화막 상부에 실리콘 리치 산화막(Si-Rich Oxide)을 형성하는 과정과,상기 실리콘 리치 산화막 상부에 무기 난방사 방지막을 형성하는 과정과,상기 금속 패턴 상부의 IMD 산화막과 실리콘 리치 산화막과 무기 난방사 방지막을 순차적으로 식각하여 콘택 홀을 형성하는 과정을 포함하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서,상기 무기 난방사 방지막은, SiON인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 2 항에 있어서,상기 SiON은, SiH4와 N2O 가스를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
- 제 1 항에 있어서,상기 IMD 산화막은, SiO2인 것을 특징으로 하는 반도체 소자의 콘택 홀 형성 방법.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| G170 | Publication of correction | ||
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Payment date: 20120619 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |