TWI740222B - 半導體裝置的形成方法 - Google Patents

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TWI740222B TW108135250A TW108135250A TWI740222B TW I740222 B TWI740222 B TW I740222B TW 108135250 A TW108135250 A TW 108135250A TW 108135250 A TW108135250 A TW 108135250A TW I740222 B TWI740222 B TW I740222B
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蘇怡年
孫書輝
謝志宏
劉如淦
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Abstract

方法包含在第一介電層上方沉積第二介電層，在第二介電層上方沉積第三介電層，將第三介電層圖案化以形成複數個第一開口，透過第一開口蝕刻第二介電層，以在第二介電層中形成複數個第二開口，以第一方向朝向第二介電層進行電漿蝕刻製程，電漿蝕刻製程在第一方向中延伸第二開口，以及透過第二開口蝕刻第一介電層，以在第一介電層中形成複數個第三開口。

Description

半導體裝置的形成方法
本發明實施例係有關於半導體技術，且特別是有關於半導體裝置的形成方法。
隨著半導體裝置越趨微縮化，採用了各種加工技術(例如光微影)使得裝置製造越趨更小的尺寸。舉例來說，隨著閘極密度增加，整理來看，使裝置中各種部件(例如覆蓋的互連部件)的製造過程適用於與裝置部件的微縮化相容。然而，隨著半導體製程具有越來越小的製程裕度，這些裝置的製造已接近甚至超過光微影設備的理論極限。隨著半導體裝置持續縮小，裝置的元件之間所期望的間隔(即間距(pitch))小於使用傳統光罩和光微影設備所能製造的間距。
在一些實施例中，提供半導體裝置的形成方法，此方法包含在基底上方形成介電層；在介電層上方形成第一遮罩層；在第一遮罩層上方形成第二遮罩層；將第二遮罩層圖案化；進行電漿蝕刻製程以蝕刻圖案化的第二遮罩層的側壁，其中蝕刻第二遮罩層面對第一方向的第一側壁比第二遮罩層面對與第一方向垂直的第二方向的第二側壁更多；在進行電漿蝕刻製程之後，使用圖案化的第二遮罩層蝕刻第一遮罩層；以及使用第一遮罩層蝕刻介電層，以在介電層中形成開口。
在一些其他實施例中，提供半導體裝置的形成方法，此方法包含在第一介電層上方沉積第二介電層；在第二介電層上方沉積第三介電層；將第三介電層圖案化以形成複數個第一開口；透過第一開口蝕刻第二介電層，以在第二介電層中形成複數個第二開口；以第一方向朝向第二介電層進行電漿蝕刻製程，電漿蝕刻製程在第一方向中延伸第二開口；以及透過第二開口蝕刻第一介電層，以在第一介電層中形成複數個第三開口。
在另外一些實施例中，提供半導體裝置的形成方法，此方法包含在基底上方形成介電層；在介電層上方形成第一遮罩層，第一遮罩層包含第一材料；在第一遮罩層上方形成第二遮罩層，第二遮罩層包含不同於第一材料的第二材料；在第二遮罩層上方形成圖案化光阻，圖案化光阻包含不同於第一材料的第三材料；使用圖案化光阻作為蝕刻遮罩來蝕刻第二遮罩層；使用第二遮罩層作為蝕刻遮罩來蝕刻第一遮罩層，其中在蝕刻第一遮罩層之後，第一遮罩層包含第一側壁、第二側壁和第三側壁，其中第二側壁具有表面與第一側壁的表面大致平行，且其中第三側壁具有表面與第一側壁大致垂直；以及進行蝕刻製程以蝕刻第一遮罩層的第一側壁、第二側壁和第三側壁，其中蝕刻第一側壁和第二側壁比第三側壁更多，且其中在蝕刻製程期間，第二遮罩層的一部分保留在第一遮罩層上。
要瞭解的是以下的揭露內容提供許多不同的實施例或範例，以實施提供之主體的不同部件。以下敘述各個構件及其排列方式的特定範例，以求簡化揭露內容的說明。當然，這些僅為範例並非用以限定本發明。例如，以下的揭露內容敘述了將一第一部件形成於一第二部件之上或上方，即表示其包含了所形成的上述第一部件與上述第二部件是直接接觸的實施例，亦包含了尚可將附加的部件形成於上述第一部件與上述第二部件之間，而使上述第一部件與上述第二部件可能未直接接觸的實施例。此外，揭露內容中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(複數)元件或(複數)部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語也涵蓋裝置在使用或操作中的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
第1A-25B圖顯示依據一些例示性實施例之形成半導體裝置100中的導線的中間階段的剖面示意圖及/或平面圖。以“A”標記結尾的圖式沿著以“B”標記結尾的相關圖式的平面圖中的線A-A顯示。舉例來說，第1A圖的剖面示意圖係沿第1B圖中的線A-A顯示。依據本發明一些實施例，金屬間介電層102是要在其中形成圖案的一層。在一些實施例中，導線可為半導體裝置的金屬結構或互連結構的一部分，且可由金屬形成。舉例來說，透過使用本文描述的技術形成的導線可用以形成金屬互連線作為後段(Back End of Line，BEOL)製程或前段(Front End of Line，FEOL)製程的一部分。在一些實施例中，將半導體裝置100處理為較大晶圓的一部分。在這些實施例中，在形成半導體裝置100的各種部件(例如主動元件、互連結構和類似物)之後，可應用單切製程來切割晶圓的劃線區域，以從晶圓分隔出獨立的半導體晶粒(也被稱為單粒化)。
在一些實施例中，導線形成於介電層中，例如金屬間介電(IMD)層102。在一些實施例中，可以實施例製程在金屬間介電層102中圖案化形成一些開口，且導線可形成於開口中，如以下參考第1A-10B圖所述。在第1A-1B圖中，包含金屬間介電層102的膜堆疊物形成於半導體裝置100中。在一些實施例中，金屬間介電層102可形成於半導體基底101上方。在一些實施例中，金屬間介電層102可為形成於電晶體(例如鰭式場效電晶體(Fin Field-Effect Transistor，FinFET))的源極/汲極區或閘極上方的層間介電(inter-layer dielectric，ILD)層、在互連結構中的介電層或用於其他類型的金屬結構中的介電層。在一些實施例中，金屬間介電層102可由介電材料形成，例如氮化物材料(例如氮化矽(SiN))、氧化物材料(例如氧化矽(SiO))、四乙氧基矽烷(tetraethyl orthosilicate，TEOS)、硼磷摻雜四乙氧基矽烷(boron phosphorus doped tetraethyl orthosilicate，BPTEOS)或類似物。金屬間介電層102也可為低介電常數(low-k)介電材料、聚合物材料、其他介電材料或前述之組合。金屬間介電層102可由電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)、物理氣相沉積(physical vapor deposition，PVD)或類似方法形成。
半導體基底101可由半導體材料形成，例如摻雜或未摻雜的矽或絕緣層上覆半導體(semiconductor-on-insulator，SOI)基底的主動層。半導體基底101可包含其他半導體材料(例如鍺)、化合物半導體(包含碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)或前述之組合。也可使用其他基底，例如多層基底或梯度(gradient)基底。元件(未顯示)(例如平面電晶體、鰭式場效電晶體、其他類型的電晶體、二極體、電容、電阻等)可形成於半導體基底101的主動面中及/或主動面上。舉例來說，金屬間介電層102可形成於半導體基底101中的一個或多個鰭式場效電晶體的鰭、金屬閘極或源極/汲極區上方。
雖然第1A-1B圖顯示金屬間介電層102物理接觸半導體基底101，但是任何數量的中介層可設置於金屬間介電層102與半導體基底101之間。這些中介層可包含其他金屬間介電層或介電層，且可具有接觸插塞、導線及/或形成於其中的導通孔，且可包含一個或多個中間層(例如蝕刻停止層、黏著層等)、前述之組合和類似物。舉例來說，選擇性的蝕刻停止層(未顯示)可設置於金屬間介電層102正下方。蝕刻停止層可例如作為後續進行於金屬間介電層102上的蝕刻製程的停止層。用於形成蝕刻停止層的材料和製程可取決於金屬間介電層102的材料。在一些實施例中，蝕刻停止層可由SiN、SiON、SiCON、SiC、SiOC、SiCN、SiO、其他介電質、類似物或前述之組合形成。蝕刻停止層可由電漿輔助化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)或類似方法形成。可使用其他材料和製程。
第一遮罩層103可形成於金屬間介電層102上方。在後續的製程步驟中，使用本文描述的圖案化技術將圖案形成於第一遮罩層103上。接著，第一遮罩層103用作將金屬間介電層102圖案化的蝕刻遮罩。第一遮罩層103可由包含金屬(例如氮化鈦(TiN)、鈦、氮化鉭、鉭、金屬摻雜碳化物(例如碳化鎢)或類似物)、非金屬(例如氮化矽、氮化硼、碳化矽或類似物)、氧化物材料(例如氧化鈦、氧化矽或類似物)、半導體材料(例如矽)、類似物或前述之組合的材料形成。在一些實施例中，金屬間介電層102為低介電常數材料，且第一遮罩層103為氧化物材料。第一遮罩層103可透過使用例如化學氣相沉積、原子層沉積(atomic layer deposition，ALD)或類似方法的製程形成。在一些實施例中，第一遮罩層103的材料組成可決定提供相對於其他層(例如以下將描述的第二遮罩層104、保護遮罩層108或其他層)的高蝕刻選擇性。第一遮罩層103可包含多於一層且包含多於一種材料，且可包含不同於第二遮罩層104的材料。在一些實施例中，第一遮罩層103具有厚度在約20nm與約50nm之間，但是在其他實施例中，第一遮罩層103可具有其他厚度。
第二遮罩層104形成於第一遮罩層103上方。第二遮罩層104可由包含金屬(例如氮化鈦(TiN)、鈦、氮化鉭、鉭、金屬摻雜碳化物(例如碳化鎢)或類似物)、非金屬(例如氮化矽、氮化硼、碳化矽或類似物)、氧化物材料(例如氧化鈦、氧化矽或類似物)、半導體材料(例如矽)、類似物或前述之組合的材料形成。第二遮罩層104可透過使用例如化學氣相沉積(CVD)、原子層沉積(ALD)或類似方法的製程形成。可使用其他製程或材料。在一些實施例中，第二遮罩層104具有厚度在約20nm與約50nm之間，但是在其他實施例中，第二遮罩層104可具有其他厚度。在後續的製程步驟中，使用本文描述的圖案化技術將圖案形成於第二遮罩層104上。接著，第二遮罩層104用作蝕刻第一遮罩層103的蝕刻遮罩，第二遮罩層104的圖案轉移至第一遮罩層103。
第三遮罩層106可形成於第二遮罩層104上方。在後續的製程步驟中，使用本文描述的圖案化技術將圖案形成於第三遮罩層106上。接著，第三遮罩層106用作將第二遮罩層104圖案化的蝕刻遮罩。第三遮罩層106可由包含金屬(例如氮化鈦(TiN)、鈦、氮化鉭、鉭、金屬摻雜碳化物(例如碳化鎢)或類似物)、非金屬(例如氮化矽、氮化硼、碳化矽或類似物)、氧化物材料(例如氧化鈦、氧化矽或類似物)、半導體材料(例如矽)、類似物或前述之組合的材料形成。第三遮罩層106可透過使用例如化學氣相沉積、原子層沉積或類似方法的製程形成。在一些實施例中，第三遮罩層106的材料組成可決定提供相對於其他層(例如第一遮罩層103、第二遮罩層104、以下將描述的保護遮罩層108或其他層)的高蝕刻選擇性。第三遮罩層106可包含多於一層且包含多於一種材料，且可包含不同於第二遮罩層104的材料。在一些實施例中，第三遮罩層106具有厚度在約20nm與約50nm之間，但是在其他實施例中，第三遮罩層106可具有其他厚度。
保護遮罩層108形成於第三遮罩層106(如果存在)上方。在後續的製程步驟中，使用本文描述的圖案化技術將圖案形成於保護遮罩層108上。接著，保護遮罩層108用作將第三遮罩層106圖案化的蝕刻遮罩。保護遮罩層108可由合適的介電材料形成。在一些實施例中，保護遮罩層108為碳材料層，例如含碳聚合物材料(例如旋塗碳(spin-on-carbon，SOC)材料或類似物)、使用化學氣相沉積製程沉積的碳層或其他類型的碳材料。保護遮罩層108可由合適的製程形成，例如化學氣相沉積、原子層沉積、電漿輔助原子層沉積(Plasma-Enhanced Atomic Layer Deposition，PEALD)、旋塗或類似方法。保護遮罩層108可包含多於一層且包含多於一種材料。在一些實施例中，保護遮罩層108具有厚度在約20nm與約50nm之間，但是在其他實施例中，第三遮罩層106可具有其他厚度。
接著，光阻結構形成於保護遮罩層108上方。顯示於第1A-1B圖的光阻結構包含形成於保護遮罩層108上方的抗反射塗層(anti-reflection coating，ARC)110和形成於抗反射塗層110上方的光阻層112。在其他實施例中，可省略抗反射塗層110(形成單層結構)，或光阻結構可包含其他層。舉例來說，在一些實施例中，光阻結構可包含額外層設置於抗反射塗層110與光阻層112之間，形成三層結構。光阻層112可為例如氧化矽、氮化矽、氮氧化矽、聚合物、類似物或前述之組合的材料。反射塗層110具有厚度在約10nm與約50nm之間，但是在其他實施例中，反射塗層110可具有其他厚度。光阻層112可為感光材料，其包含有機材料，且可為正型感光材料或負型感光材料。光阻層112具有厚度在約20nm與約50nm之間，但是在其他實施例中，光阻層112可具有其他厚度。
第1A-10B圖顯示依據一些例示性實施例，在保護遮罩層108中形成圖案化開口的中間階段。第1A-10B圖顯示的範例圖案化製程使用與方向性蝕刻製程150結合的光微影圖案化製程，以將金屬間介電層102圖案化並在其中形成金屬線126。本文參照第1A-10B圖所描述的實施例係使用單一光微影圖案化製程，以在金屬間介電層102中形成金屬線126，但是在其他實施例中，可使用兩個或多個光微影圖案化製程(即多重圖案化)。在一些情況中，多重圖案化製程可允許更小間距的圖案化部件。可使用其他光微影技術(包含額外的或不同的步驟)來將金屬間介電層102圖案化，且這些光微影技術在本發明實施例的範圍中。
如第1A-1B圖所示，將光阻層112圖案化(例如使用光微影製程)，形成開口114並暴露出抗反射塗層110。在一些實施例中，開口114也延伸通過抗反射塗層110。光阻層112可透過使用任何合適的光微影製程，以在光阻層112中形成開口114。舉例來說，光阻層112可透過使用極紫外光(extreme ultraviolet，EUV)微影技術來圖案化。在一些實施例中，開口114可縱向延伸(例如平行於第1B圖指示的Y軸)，且垂直於長度方向(例如平行於第1B圖指示的X軸)上具有寬度W1。為了清楚起見，平行於長度的方向後續將被稱為沿Y軸的方向，而平行於寬度的方向後續將被稱為沿X軸的方向。在一些實施例中，寬度W1在約10nm與約20nm之間。在一些實施例中，相鄰開口114可沿X軸隔開距離W2，距離W2在約10nm與約20nm之間。在一些實施例中，相鄰開口114的末端可沿Y軸隔開距離L1，距離L1可在約30nm與約50nm之間。在一些情況中，相鄰開口114之間的距離L1可決定後續形成的金屬線之間的端對端隔開距離(“線切割”)。所示的開口114係用於說明目的，且在其他實施例中開口114可具有其他形狀或尺寸。
請參照第2A-2B圖，對光阻層112進行方向性蝕刻製程150。在一些實施例中，方向性蝕刻製程150包含以淺角度(shallow angle)將離子導向半導體裝置100的蝕刻製程，如第2A圖的箭頭所示。淺角度允許方向性蝕刻製程150蝕刻面向蝕刻製程的方向的側壁。在此方式中，方向性蝕刻製程150可蝕刻開口114的側壁，且進而擴大開口114。舉例來說，透過具有方向性蝕刻製程150從Y軸方向進行，方向性蝕刻製程150可在Y軸方向比在X軸方向更多地蝕刻開口114的側壁。在此方式中，可將面對第一方向(例如Y軸方向)的側壁比面對垂直於第一方向的第二方向(例如X軸方向)的側壁蝕刻得更多。方向性蝕刻製程150可從單一Y軸方向或單一X軸方向或從兩相對方向(例如從兩相對Y軸方向或兩相對X軸方向)來進行。在一些實施例中，方向性蝕刻製程150可同時從相對方向進行，而在其他實施例中，方向性蝕刻製程150可使用分開的步驟從相對方向進行。在一些情況中，除了蝕刻側壁表面之外，方向性蝕刻製程150也蝕刻部件的頂表面。
如第2A-2B圖所示，從兩相對Y軸方向對半導體裝置100進行方向性蝕刻製程150。在此方式中，光阻層112面對Y軸的側壁透過方向性蝕刻製程150蝕刻。Y軸蝕刻以第2B圖的箭頭標示，顯示由於蝕刻製程沿Y軸進行，Y軸隔開距離L1縮小為較小的隔開距離L1’。在一些實施例中，方向性蝕刻製程150可蝕刻橫向距離在約10nm與約30m之間。在一些實施例中，在從兩相對Y軸方向進行方向性蝕刻製程150之後，隔開距離L1’可在約10nm與約30m之間。在一些實施例中，在方向性蝕刻製程150之後，隔開距離L1’可在隔開距離L1的約25%與約75%之間，例如隔開距離L1’為隔開距離L1的約50%。如第2A-2B圖所示，光阻層112面對X軸的側壁比面對Y軸的側壁被蝕刻得較少。
在一些實施例中，方向性蝕刻製程包含電漿蝕刻製程，其中以淺角度將電漿的蝕刻物種導向半導體裝置，如第2A圖的箭頭所示。在一些實施例中，方向性蝕刻製程150包含產生功率在約100W與約200W之間的電漿。方向性蝕刻製程150可在壓力約0.01mTorr與約10mTorr之間以及製程溫度在約25°C與約200°C中進行。在一些實施例中，方向性蝕刻製程150可使用電壓偏壓在約100V與約2000V之間進行。在一些實施例中，方向性蝕刻製程150可使用一種或多種製程氣體，例如CF4 、CH2 F2 、CH3 F、CHF3 、Cl2 、Ar、O2 、N2 、NH3 、H2 、其他類型的製程氣體或前述之組合。方向性蝕刻製程150可以角度A1在約20°與約70°之間將離子導向半導體裝置100。
在一些實施例中，方向性蝕刻製程150包含以淺角度將離子束導向半導體裝置100，如第2A圖的箭頭所示。在一些實施例中，離子束可透過使用例如離子佈植裝置或類似物來形成及導向。在方向性蝕刻製程150期間使用的離子可包含鍺離子、磷離子、砷離子、氬離子、氧離子、氟離子、其他種類的離子或前述之組合。在一些實施例中，離子可以能量約0.5keV與約2keV之間導向半導體裝置100。方向性蝕刻製程150可以角度A1在約20°與約70°之間將離子導向半導體裝置100。
在一些實施例中，方向性蝕刻製程150也蝕刻抗反射塗層110的一些或全部的暴露部分。在一些情況中，方向性蝕刻製程150可降低光阻層112的側壁的線寬粗糙度(line width roughness，LWR)。舉例來說，光阻層112的側壁的線寬粗糙度可降低約2nm與約4nm之間。在一些情況中，在進行方向性蝕刻製程150之後，光阻層112的側壁的線寬粗糙度可小至約2.0nm。在一些情況中，在將光阻層112圖案化之後，方向性蝕刻製程150也可移除剩下的光阻殘留物。在一些情況中，透過使用方向性蝕刻製程150來降低圖案化開口之間的隔開距離，可使得後續形成的金屬線之間具有較小距離，因此使得金屬部件具有較大密度。
請參照第3A-3B圖，在對光阻層112進行方向性蝕刻製程之後，光阻層112的圖案在蝕刻製程中轉移至保護遮罩層108。蝕刻製程可為非等向性，使得光阻層112中的開口114延伸通過保護遮罩層108且在保護遮罩層108中具有與在光阻層112中大致相同的尺寸。產生的結構顯示於第3A-3B圖中。
蝕刻保護遮罩層108的蝕刻製程可包含濕蝕刻製程、乾蝕刻製程或前述之組合。在一些實施例中，乾蝕刻製程可為包含以功率在約100W與約2000W之間產生的電漿的電漿蝕刻製程。電漿蝕刻製程可在壓力約0.01mTorr與約10mTorr之間以及製程溫度在約20°C與約200°C中進行。電漿蝕刻製程可包含一種或多種製程氣體，例如CF4 、CH2 F2 、CH3 F、CHF3 、Cl2 、Ar、O2 、其他類型的製程氣體或前述之組合。舉例來說，在一些實施例中，含氟的製程氣體(例如CF4 、CH2 F2 、CH3 F或CHF3 )可用以蝕刻由一些介電材料形成的層(例如第一遮罩層103、第二遮罩層104、第三遮罩層106或保護遮罩層108等)，而含氯的製程氣體(例如Cl2 )可用以蝕刻由例如Si或TiN的材料形成的層(例如第一遮罩層103、第二遮罩層104、第三遮罩層106或保護遮罩層108等)。這些或其他製程氣體可用於蝕刻這些或其他材料。其他蝕刻技術可用於其他實施例中。蝕刻保護遮罩層108的期間，可消耗抗反射塗層110，且可至少部分地消耗第三遮罩層106。
請參照第4圖，保護遮罩層108的圖案在蝕刻製程中轉移至第三遮罩層106。蝕刻製程可為非等向性，使得保護遮罩層108中的開口114延伸通過第三遮罩層106且在第三遮罩層106中具有與在保護遮罩層108中大致相同的尺寸。產生的結構顯示於第4圖中。蝕刻第三遮罩層106的蝕刻製程可包含濕蝕刻製程、乾蝕刻製程或前述之組合。在一些實施例中，乾蝕刻製程可為包含以功率在約100W與約2000W之間產生的電漿的電漿蝕刻製程。電漿蝕刻製程可在壓力約0.01mTorr與約10mTorr之間以及製程溫度在約20°C與約200°C中進行。電漿蝕刻製程可包含一種或多種製程氣體，例如CF4 、CH2 F2 、CH3 F、CHF3 、Cl2 、Ar、O2 、其他類型的製程氣體或前述之組合。其他蝕刻技術可用於其他實施例中。蝕刻第三遮罩層106的期間，可至少部分地消耗第二遮罩層104。在蝕刻第三遮罩層106之後，可保留保護遮罩層108的一部分(如第4圖所示)。在一些實施例中，保護遮罩層108的剩下部分可例如使用溼蝕刻製程移除。在其他實施例中，保護遮罩層108的剩下部分留在圖案化的第三遮罩層106上方，例如作為保護層。
請參照第5圖，第三遮罩層106的圖案在蝕刻製程中轉移至第二遮罩層104。蝕刻製程可為非等向性，使得第三遮罩層106中的開口114延伸通過第二遮罩層104且在第二遮罩層104中具有與在第三遮罩層106中大致相同的尺寸。產生的結構顯示於第5圖中。蝕刻第二遮罩層104的蝕刻製程可包含濕蝕刻製程、乾蝕刻製程或前述之組合。在一些實施例中，乾蝕刻製程可為包含以功率在約100W與約2000W之間產生的電漿的電漿蝕刻製程。電漿蝕刻製程可在壓力約0.01mTorr與約10mTorr之間以及製程溫度在約20°C與約200°C中進行。電漿蝕刻製程可包含一種或多種製程氣體，例如CF4 、CH2 F2 、CH3 F、CHF3 、Cl2 、Ar、O2 、其他類型的製程氣體或前述之組合。其他蝕刻技術可用於其他實施例中。蝕刻第二遮罩層104的期間，可至少部分地消耗金屬間介電層102。在蝕刻第二遮罩層104之後，可保留第三遮罩層106的一部分(如第5圖所示)。
在第6圖中，第二遮罩層104用作蝕刻遮罩以延伸開口114通過第一遮罩層103進入金屬間介電層102，因此在金屬間介電層102中形成開口124。開口124可暴露出在金屬間介電層102中或在金屬間介電層102下方的接點、金屬線或其他導電部件，例如在半導體基底101中或在金屬間介電層102下方的另一層中的導電部件。蝕刻金屬間介電層102可包含非等向性乾蝕刻製程及/或溼蝕刻製程，其蝕刻通過第一遮罩層103至金屬間介電層102。在一些實施例中，蝕刻第一遮罩層103與蝕刻金屬間介電層102中的開口124在分隔的蝕刻步驟中。金屬間介電層102的未蝕刻部分可具有與第6圖的第一遮罩層103相同的圖案。在圖案化形成開口124之後，可進行濕清潔製程來移除第一遮罩層103的剩下部分，產生的結構顯示於第7圖中。
請參照第8-10B圖，導線可形成於在金屬間介電層102中圖案化的開口124中。在第8圖中，一個或多個襯墊115可沿開口124的側壁和底表面延伸。襯墊115可包含TiO、TiN、TaO、TaN或類似物，且可為導線提供擴散阻障、黏著及/或晶種層的功用。襯墊115可透過使用合適的製程沉積，例如物理氣相沉積、化學氣相沉積、原子層沉積或類似方法。在第9圖中，導電材料116形成於襯墊115上方。導電材料116可初始沉積於襯墊115上方，並可過填充開口124，如第9圖所示。導電材料116可為合適的導電材料，例如銅、其他金屬或其他導電材料，且可使用例如物理氣相沉積、電鍍或類似方法的製程來沉積。
請參照第10A-10B圖，可進行平坦化製程來移除金屬間介電層102上方的導電材料116的多餘部分。在此方式中，導線126可形成於金屬間介電層102中。相鄰導線126的末端可沿Y軸隔開距離L2，隔開距離L2可在約10nm與約30nm之間。在一些實施例中，隔開距離L2可在隔開距離L1的約25%與約75%之間，例如隔開距離L2為隔開距離L1的約50%。在一些情況中，隔開距離L2可約與隔開距離L1’相同。在此方式中，導線可透過使用方向性蝕刻製程形成具有較小的端對端隔開距離。透過降低端對端隔開距離，可增加金屬層中導線的圖案密度，且可縮小半導體裝置的尺寸。
第11圖和第12圖顯示依據一些實施例之可用於進行方向性蝕刻製程150的電漿蝕刻系統。電漿蝕刻系統可例如為離子束蝕刻系統。第11圖顯示第一電漿蝕刻系統200，第一電漿蝕刻系統200包含製程腔體202，製程晶圓206放置於製程腔體202中。製程氣體203可透過入口205進入製程腔體202中。第一電漿蝕刻系統200包含耦接至射頻線圈209的射頻系統207，射頻系統207用於產生電漿204於製程腔體202中。在其他實施例中，電漿204可透過使用其他技術產生。在一些實施例中，電漿204為產生於與製程腔體202連接的隔開腔體中的遠端電漿。偏壓電壓系統211耦接至設置於電漿204與製程晶圓206之間的格柵213。透過以一種或多種電壓將格柵213偏壓，偏壓電壓系統211可加速電漿204中形成的離子210導向製程晶圓206。第一電漿蝕刻系統200也可包含閘門215，閘門215可開啟或關閉以允許或阻擋加速離子210到達製程晶圓206。第一電漿蝕刻系統200也可包含其他組件，例如終點偵測系統217、幫浦219或其他組件。製程晶圓206安裝於固定件208，固定件208被配置以與加速離子210的加速向量呈角度A2來固定製程晶圓206。角度A2可在約10°與約80°之間。固定件208也可被配置使製程晶圓206沿與角度A2平行的軸旋轉。在此方式中，固定件208可固定製程晶圓206，使得離子210以淺角度導向製程晶圓206，如以上參考第2A-2B圖時所述。為了將離子210在相對方向(例如兩Y軸方向)中導向製程晶圓206，固定件208可180°旋轉製程晶圓206。舉例來說，第11圖顯示製程晶圓206的側邊S最靠近接近的離子210，對應至在一方向中蝕刻。為了在相對方向中蝕刻，固定件208可旋轉製程晶圓206，使得相對的側邊S’最靠近接近的離子210，對應至在相對方向中蝕刻。在此方式中，可進行方向性蝕刻製程150，且將第一電漿蝕刻系統200的變化或其他實施例考慮在本發明實施例的範圍中。
請參照第12圖，第二電漿蝕刻系統300包含製程腔體324和電漿產生腔體322，製程晶圓306放置於製程腔體324中，且電漿304產生於電漿產生腔體322中。製程腔體324透過凸緣307和孔隙組件309與電漿產生腔體322隔離。孔隙組件309包含透過偏移阻擋元件311隔開的第一孔隙308和第二孔隙310。製程氣體303可透過入口305進入電漿產生腔體322中。第二電漿蝕刻系統300包含耦接至射頻線圈309的射頻系統307，射頻系統307用於產生電漿304於電漿產生腔體322中。在其他實施例中，電漿304可透過使用其他技術產生。
請參照第12圖，偏壓電壓系統313耦接至製程晶圓306，偏壓電壓系統313可在製程晶圓306與電漿產生腔體322及/或孔隙組件309之間產生電場。在電場的影響下，當離子束312和314通過第一孔隙308和第二孔隙310朝向製程晶圓306時，形成於電漿304中的離子加速。將第一孔隙308和第二孔隙310成型並定向，使得離子束312和314透過電場以相對於製程晶圓306呈一角度導向製程晶圓306。第一孔隙308和第二孔隙310也可被配置為將離子束312和314以相對方向分別導向製程晶圓306。可將離子束312和314導向製程晶圓306，使得離子束312和314以角度A3在約20°與約60°之間撞擊。在此方式中，離子從電漿產生腔體322通過第一孔隙308和第二孔隙310到製程腔體324，其中離子在離子束312中通過第一孔隙308加速而在離子束314中通過第二孔隙310加速，其中離子束312從與第一方向呈角度A3撞擊製程晶圓306，而離子束314從與相對於第一方向的第二方向呈角度A3撞擊製程晶圓306。第12圖顯示離子束312和314以直線接近製程晶圓306，但是在一些情況中，離子束312和314可以曲線朝向製程晶圓306。製程晶圓306安裝至固定件，固定件被配置為將製程晶圓306移動至平行於孔隙組件309的相對方向，也可被配置為調整製程晶圓306與第一孔隙308和第二孔隙310之間的距離D1。將製程晶圓306移動至與第一孔隙308和第二孔隙310平行可幫助確認製程晶圓306的所期望區域暴露於離子束312和314。在一些實施例中，調整距離D1也可調整離子束312和314撞擊至製程晶圓306的角度A3。在一些實施例中，製程晶圓306使用邊緣環安裝至固定件，邊緣環可由例如矽的材料製成。在一些實施例中，距離D1可在約5mm與約30mm之間。在此方式中，可進行方向性蝕刻製程150，且將第二電漿蝕刻系統300的變化或其他實施例考慮在本發明實施例的範圍中。
在第1A-10B圖顯示的實施例製程中，對光阻層的側壁進行方向性蝕刻製程，以沿所期望的方向增加圖案化開口的尺寸。然而，在其他實施例中，可對一層或更多其他層進行方向性蝕刻製程，以沿所期望的方向增加圖案化開口的尺寸。第13A-25B圖顯示依據一些實施例之對不同層進行方向性蝕刻製程以形成金屬線的不同製程流程的中間步驟。第13A-16圖顯示對保護遮罩層108進行方向性蝕刻製程的製程流程的中間步驟。第17A-21圖顯示對第三遮罩層106進行方向性蝕刻製程的製程流程的中間步驟。第22A-25B圖顯示對第二遮罩層104進行方向性蝕刻製程的製程流程的中間步驟。雖然本文描述方向性蝕刻製程的製程流程在單一時間進行，但是在其他實施例中，可在製程流程中進行多於一個的方向性蝕刻製程，在不同的步驟中對不同層進行不同的方向性蝕刻製程。
請參照第13A-16圖，第13A-13B圖顯示具有圖案化光阻層112的半導體裝置100，半導體裝置100可相似於第1A-1B圖所示。開口114已形成於光阻層112中，且相鄰開口114的末端可沿Y軸隔開距離L3，隔開距離L3可在約30nm與約50nm之間，且隔開距離L3可與隔開距離L1大致相同。如第14圖所示，可進行蝕刻製程以將光阻層112的圖案轉移至保護遮罩層108，進而將開口114延伸通過抗反射塗層110和保護遮罩層108。保護遮罩層108的蝕刻製程可為非等向性，使得光阻層112中的開口114延伸通過保護遮罩層108且在保護遮罩層108中具有與在光阻層112中大致相同的尺寸。在一些實施例中，光阻層112的剩下部分可透過使用濕清潔製程或乾清潔製程(例如灰化製程)移除。
請參照第15A-15B圖，進行方向性蝕刻製程160以蝕刻保護遮罩層108的側壁。方向性蝕刻製程160可相似於前述的方向性蝕刻製程150。方向性蝕刻製程160可蝕刻橫向距離在約10nm與約30nm之間。舉例來說，在以兩Y軸方向進行方向性蝕刻製程160之後，Y軸隔開距離L3’可在約10nm與約30nm之間。在一些實施例中，在方向性蝕刻製程160之後，隔開距離L3’可為初始隔開距離L3的約25%與約75%之間，例如隔開距離L3’為隔開距離L3的約50%。如第15A-15B圖所示，保護遮罩層108面對X軸的側壁比面對Y軸的側壁被蝕刻得較少。
在一些實施例中，方向性蝕刻製程160包含以功率在約100W與約2000W之間產生的電漿。方向性蝕刻製程160可在壓力約0.1mTorr與約10mTorr之間以及製程溫度在約20°C與約200°C中進行。在一些實施例中，方向性蝕刻製程160可透過使用電壓偏壓在約100V與約2000V之間進行。在一些實施例中，方向性蝕刻製程160可使用一種或多種製程氣體，例如CF4 、CH2 F2 、CH3 F、CHF3 、Cl2 、Ar、O2 、其他類型的製程氣體或前述之組合。
在一些實施例中，方向性蝕刻製程160包含使用例如離子佈植裝置或類似物來形成及導向離子束。在方向性蝕刻製程160期間使用的離子可包含鍺離子、磷離子、砷離子、氬離子、氧離子、氟離子、其他種類的離子或前述之組合。在一些實施例中，離子可具有能量在約0.5keV與約2keV之間。
在一些情況中，保護遮罩層108的蝕刻側壁可具有垂直輪廓、凹型輪廓或不規則輪廓。在一些情況中，使用含氟製程氣體(例如CF4 、CH2 F2 、CH3 F、CHF3 或類似物)的電漿蝕刻製程可使保護遮罩層108的蝕刻側壁更具有垂直輪廓。在方向性蝕刻製程160期間，含氟製程氣體也可移除抗反射塗層110。
請參照第16圖，在對保護遮罩層108進行方向性蝕刻製程160之後，保護遮罩層108的圖案在蝕刻製程中轉移至第三遮罩層106。蝕刻製程可相似於以上參考第4圖時所述的蝕刻製程。接著，製程可以相似於第5-10B圖所述繼續，以形成具有降低的端對端隔開距離的金屬線。
請參照第17A-21圖，第17A-17B圖顯示具有圖案化光阻層112的半導體裝置100，半導體裝置100可相似於第1A-1B圖所示。開口114已形成於光阻層112中，且相鄰開口114的末端可沿Y軸隔開距離L4，隔開距離L4可在約30nm與約50nm之間，且隔開距離L4可與隔開距離L1大致相同。如第18圖所示，可進行蝕刻製程以將光阻層112的圖案轉移至保護遮罩層108，進而將開口114延伸通過抗反射塗層110和保護遮罩層108。蝕刻製程可相似於以上參考第3A-3B圖時所述的蝕刻製程。在第19圖中，進行蝕刻製程以將保護遮罩層108的圖案轉移至第三遮罩層106，進而將開口114延伸通過第三遮罩層106。蝕刻製程可相似於以上參考第4圖時所述的蝕刻製程。
在第20A-20B圖中，進行方向性蝕刻製程170以蝕刻第三遮罩層106的側壁。方向性蝕刻製程170可相似於前述的方向性蝕刻製程150。方向性蝕刻製程170可蝕刻橫向距離在約10nm與約30nm之間。舉例來說，在以兩Y軸方向進行方向性蝕刻製程170之後，Y軸隔開距離L4’可在約10nm與約30nm之間。在一些實施例中，在方向性蝕刻製程170之後，隔開距離L4’可為初始隔開距離L4的約25%與約75%之間，例如隔開距離L4’為隔開距離L4的約50%。如第20A-20B圖所示，第三遮罩層106面對X軸的側壁比面對Y軸的側壁被蝕刻得較少。在一些實施例中，保護遮罩層108留在第三遮罩層106上方的部分用於在方向性蝕刻製程170期間保護第三遮罩層106免於頂表面損失。
在一些實施例中，方向性蝕刻製程170包含以功率在約100W與約2000W之間產生的電漿。方向性蝕刻製程170可在壓力約0.01mTorr與約10mTorr之間以及製程溫度在約20°C與約200°C中進行。在一些實施例中，方向性蝕刻製程170可透過使用電壓偏壓在約100V與約2000V之間進行。在一些實施例中，方向性蝕刻製程170可使用一種或多種製程氣體，例如CF4 、CH2 F2 、CH3 F、CHF3 、Cl2 、Ar、O2 、其他類型的製程氣體或前述之組合。
在一些實施例中，方向性蝕刻製程170包含使用例如離子佈植裝置或類似物來形成及導向離子束。在方向性蝕刻製程170期間使用的離子可包含鍺離子、磷離子、砷離子、氬離子、氧離子、氟離子、其他種類的離子或前述之組合。在一些實施例中，離子可具有能量在約0.5keV與約2keV之間。
請參照第21圖，在對第三遮罩層106進行方向性蝕刻製程170之後，第三遮罩層106的圖案在蝕刻製程中轉移至第二遮罩層104。蝕刻製程可相似於以上參考第4圖時所述的蝕刻製程。接著，製程可以相似於第6-10B圖所述繼續，以形成具有降低的端對端隔開距離的金屬線。
請參照第22A-25B圖，第22A-22B圖顯示具有圖案化光阻層112的半導體裝置100，半導體裝置100可相似於第1A-1B圖所示，但是省略第三遮罩層106。開口114已形成於光阻層112中，且相鄰開口114的末端可沿Y軸隔開距離L5，隔開距離L5可在約30nm與約50nm之間，且隔開距離L5可與隔開距離L1大致相同。如第23圖所示，可進行蝕刻製程以將光阻層112的圖案轉移至保護遮罩層108，進而將開口114延伸通過抗反射塗層110和保護遮罩層108。蝕刻製程可相似於以上參考第3A-3B圖時所述的蝕刻製程。在第24圖中，進行蝕刻製程以將保護遮罩層108的圖案轉移至第二遮罩層104，進而將開口114延伸通過第二遮罩層104。蝕刻製程可相似於以上參考第4圖或第5圖時所述的蝕刻製程。在一些實施例中，在蝕刻製程之後，保護遮罩層108的剩下部分留在第遮罩層104上方。在此方式中，保護遮罩層108的剩下部分可在後續的方向性蝕刻製程180期間保護第二遮罩層104的頂表面，並在方向性蝕刻製程180期間降低第二遮罩層104的頂表面被蝕刻量。
在第25A-25B圖中，進行方向性蝕刻製程180以蝕刻第二遮罩層104的側壁。方向性蝕刻製程180可相似於前述的方向性蝕刻製程150。方向性蝕刻製程180可蝕刻橫向距離在約10nm與約30nm之間。舉例來說，在以兩Y軸方向進行方向性蝕刻製程180之後，Y軸隔開距離L5’可在約10nm與約30nm之間。在一些實施例中，在方向性蝕刻製程180之後，隔開距離L5’可為初始隔開距離L5的約25%與約75%之間，例如隔開距離L5’為隔開距離L5的約50%。如第25A-25B圖所示，第二遮罩層104面對X軸的側壁比面對Y軸的側壁被蝕刻得較少。
在一些實施例中，方向性蝕刻製程180包含以功率在約100W與約2000W之間產生的電漿。方向性蝕刻製程180可在壓力約0.01mTorr與約10mTorr之間以及製程溫度在約20°C與約200°C中進行。在一些實施例中，方向性蝕刻製程180可透過使用電壓偏壓在約100V與約2000V之間進行。在一些實施例中，方向性蝕刻製程180可使用一種或多種製程氣體，例如CF4 、CH2 F2 、CH3 F、CHF3 、Cl2 、Ar、O2 、其他類型的製程氣體或前述之組合。
在一些實施例中，方向性蝕刻製程180包含使用例如離子佈植裝置或類似物來形成及導向離子束。在方向性蝕刻製程180期間使用的離子可包含鍺離子、磷離子、砷離子、氬離子、氧離子、氟離子、其他種類的離子或前述之組合。在一些實施例中，離子可具有能量在約0.5keV與約2keV之間。
在進行方向性蝕刻製程180之後，接著，製程可以相似於第6-10B圖所述繼續，以形成具有降低的端對端隔開距離的金屬線。在一些實施例中，保護遮罩層108留在第二遮罩層104上方的部分用於在方向性蝕刻製程180期間保護第二遮罩層104免於頂表面損失。
在一些實施例中，本文描述的圖案化方法可用於在介電層或其他導電部件(例如接點)中形成導電部件，例如導線。在一些情況中，本文描述的技術可為用於形成導線的鑲嵌製程或雙鑲嵌製程的一部分。本文描述的技術可用於縮短導電部件之間的隔開距離，例如導線之間的端對端或“線切割”距離。再者，可在不使用額外的圖案化步驟下縮短隔開距離，其可降低製程時間和成本。透過降低導電部件之間的距離，可在裝置中形成較大密度的導電部件，其可改善裝置效能並降低裝置尺寸。
在一些實施例中，方法包含在基底上方形成介電層，在介電層上方形成第一遮罩層，在第一遮罩層上方形成第二遮罩層；將第二遮罩層圖案化，進行電漿蝕刻製程以蝕刻圖案化的第二遮罩層的側壁，其中蝕刻第二遮罩層面對第一方向的第一側壁比第二遮罩層面對與第一方向垂直的第二方向的第二側壁更多，在進行電漿蝕刻製程之後，使用圖案化的第二遮罩層蝕刻第一遮罩層，以及使用第一遮罩層蝕刻介電層，以在介電層中形成開口。在一實施例中，電漿蝕刻製程使用CF4 作為製程氣體。在一實施例中，電漿蝕刻製程使用Ar和O2 作為製程氣體。在一實施例中，在進行電漿蝕刻製程之後，圖案化的第二遮罩層的第一側壁的粗糙度降低。在一實施例中，在電漿蝕刻製程期間，蝕刻圖案化的第二遮罩層面對第三方向的第三側壁比第二側壁更多，其中第三方向與第一方向相對。在一實施例中，在電漿蝕刻製程的不同步驟中蝕刻第一側壁和第三側壁。在一實施例中，此方法包含在介電層中以導電材料填充開口。在一實施例中，進行電漿蝕刻製程的步驟包含將基底安裝於製程腔體中，其中安裝基底使得基底的垂直方向位於與離子束方向呈非零角度，啟動製程腔體中的電漿，電漿包括離子，以及將電漿的離子加速以離子束方向導向基底。在一實施例中，電漿蝕刻製程蝕刻圖案化的第二遮罩層暴露的側壁比電漿蝕刻製程蝕刻圖案化的第二遮罩層暴露的頂表面更多。
在一些實施例中，方法包含在第一介電層上方沉積第二介電層，在第二介電層上方沉積第三介電層，將第三介電層圖案化以形成複數個第一開口，透過第一開口蝕刻第二介電層，以在第二介電層中形成複數個第二開口，以第一方向朝向第二介電層進行電漿蝕刻製程，電漿蝕刻製程在第一方向中延伸第二開口，以及透過第二開口蝕刻第一介電層，以在第一介電層中形成複數個第三開口。在一實施例中，在第三開口中沉積導電材料，以在第一介電層中形成導線。在一實施例中，此方法包含從第一方向朝向第一介電層進行電漿蝕刻製程，電漿蝕刻製程在第一方向中延伸第三開口。在一實施例中，進行電漿蝕刻製程的步驟包含以相對於第二介電層的頂表面呈角度在約10°與約80°之間將離子加速導向第二介電層。在一實施例中，沉積第二介電層的步驟包含使用化學氣相沉積來沉積包含碳層。在一實施例中，在進行電漿蝕刻製程之後，至少兩相鄰的第二開口在第一方向中隔開小於約20nm。在一實施例中，電漿蝕刻製程在第一方向中延伸第二開口比電漿蝕刻製程在與第一方向垂直的第二方向中延伸第二開口更多。
在一些實施例中，方法包含在基底上方形成介電層，在介電層上方形成第一遮罩層，第一遮罩層包含第一材料，在第一遮罩層上方形成第二遮罩層，第二遮罩層包含不同於第一材料的第二材料，在第二遮罩層上方形成圖案化光阻，圖案化光阻包含不同於第一材料的第三材料，使用圖案化光阻作為蝕刻遮罩來蝕刻第二遮罩層，使用第二遮罩層作為蝕刻遮罩來蝕刻第一遮罩層，其中在蝕刻第一遮罩層之後，第一遮罩層包含第一側壁、第二側壁和第三側壁，其中第二側壁具有表面與第一側壁的表面大致平行，且其中第三側壁具有表面與第一側壁大致垂直，以及進行蝕刻製程以蝕刻第一遮罩層的第一側壁、第二側壁和第三側壁，其中蝕刻第一側壁和第二側壁比第三側壁更多，且其中在蝕刻製程期間，第二遮罩層的一部分保留在第一遮罩層上。在一實施例中，進行蝕刻製程的步驟包含使用離子佈植裝置將離子束導向基底。在一實施例中，形成第二遮罩層的步驟包含使用旋塗製程，且其中第二材料包含旋塗碳材料。在一實施例中，進行蝕刻製程的步驟包含將基底放置於製程腔體中，其中製程腔體透過孔隙組件與電漿產生腔體隔離，其中孔隙組件在製程腔體與電漿產生腔體之間包含第一孔隙和第二孔隙；在電漿產生腔體中啟動電漿；以及從電漿產生腔體通過第一孔隙和第二孔隙將離子加速至製程腔體，其中離子在第一離子束中通過第一孔隙來加速，且離子在第二離子束中通過第二孔隙來加速，其中第一離子束從與第一方向呈第一角度的方式撞擊基底，第二離子束從與第二方向呈第二角度的方式撞擊基底，且第一方向與第二方向相對。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更加了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的發明精神與範圍。在不背離本發明的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
100:半導體裝置 101:半導體基底 102:金屬間介電層 103:第一遮罩層 104:第二遮罩層 106:第三遮罩層 108:保護遮罩層 110:抗反射塗層 112:光阻層 114、124:開口 115:襯墊 116:導電材料 126:導線 150、160、170、180:方向性蝕刻製程 200:第一電漿蝕刻系統 202、324:製程腔體 203、303:製程氣體 204、304:電漿 205、305:入口 206、306:製程晶圓 207:射頻系統 208:固定件 209:射頻線圈 210:離子 211、313:偏壓電壓系統 213:格柵 215:閘門 217:終點偵測系統 219:幫浦 300:第二電漿蝕刻系統 307:凸緣 308:第一孔隙 309:孔隙組件 310:第二孔隙 311:偏移阻擋元件 312、314:離子束 322:電漿產生腔體 A1、A2、A3:角度 D1、L1、L1’、L2、L3、L3’、L4、L4’、L5、L5’:距離 W1、W2:寬度
根據以下的詳細說明並配合所附圖式可以更加理解本發明實施例。應注意的是，根據本產業的標準慣例，圖示中的各種部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種部件的尺寸，以做清楚的說明。 第1A-1B圖顯示依據一些實施例之裝置的光阻層的圖案化的平面圖和剖面示意圖。 第2A-2B圖顯示依據一些實施例之進行方向性蝕刻製程的平面圖和剖面示意圖。 第3A-3B圖顯示依據一些實施例之遮罩層的圖案化的平面圖和剖面示意圖。 第4-5圖顯示依據一些實施例之遮罩層的圖案化的剖面示意圖。 第6-7圖顯示依據一些實施例之金屬間介電(inter-metal dielectric，IMD)層的圖案化的剖面示意圖。 第8、9、10A、10B圖顯示依據一些實施例之金屬間介電層中的導線形成的平面圖和剖面示意圖。 第11圖顯示依據一些實施例之用來進行方向性蝕刻製程的第一系統。 第12圖顯示依據一些實施例之用來進行方向性蝕刻製程的第二系統。 第13A-13B圖顯示依據一些實施例之光阻層的圖案化的平面圖和剖面示意圖。 第14圖顯示依據一些實施例之遮罩層的圖案化的剖面示意圖。 第15A-15B圖顯示依據一些實施例之進行方向性蝕刻製程的平面圖和剖面示意圖。 第16圖顯示依據一些實施例之遮罩層的圖案化的剖面示意圖。 第17A-17B圖顯示依據一些實施例之光阻層的圖案化的平面圖和剖面示意圖。 第18-19圖顯示依據一些實施例之遮罩層的圖案化的剖面示意圖。 第20A-20B圖顯示依據一些實施例之進行方向性蝕刻製程的平面圖和剖面示意圖。 第21圖顯示依據一些實施例之遮罩層的圖案化的剖面示意圖。 第22A-22B圖顯示依據一些實施例之光阻層的圖案化的平面圖和剖面示意圖。 第23-24圖顯示依據一些實施例之遮罩層的圖案化的剖面示意圖。 第25A-25B圖顯示依據一些實施例之進行方向性蝕刻製程的平面圖和剖面示意圖。
100:半導體裝置
101:半導體基底
102:金屬間介電層
103:第一遮罩層
104:第二遮罩層
106:第三遮罩層
108:保護遮罩層
110:抗反射塗層
112:光阻層
150:方向性蝕刻製程
A1:角度
L1’:距離

Claims (11)

  1. 一種半導體裝置的形成方法，包括：在一基底上方形成一介電層；在該介電層上方形成一第一遮罩層；在該第一遮罩層上方形成一第二遮罩層；將該第二遮罩層圖案化；進行一電漿蝕刻製程以蝕刻圖案化的該第二遮罩層的側壁，其中蝕刻該第二遮罩層面對一第一方向的一第一側壁比該第二遮罩層面對與該第一方向垂直的一第二方向的一第二側壁更多，且其中在該電漿蝕刻製程期間，蝕刻圖案化的該第二遮罩層面對一第三方向的一第三側壁比該第二側壁更多，其中該第三方向與該第一方向相對，且在該電漿蝕刻製程的不同步驟中蝕刻該第一側壁和該第三側壁；在進行該電漿蝕刻製程之後，使用圖案化的該第二遮罩層蝕刻該第一遮罩層；以及使用該第一遮罩層蝕刻該介電層，以在該介電層中形成一開口。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中在進行該電漿蝕刻製程之後，圖案化的該第二遮罩層的該第一側壁的粗糙度降低。
  3. 如申請專利範圍第1或2項所述之半導體裝置的形成方法，更包括在該介電層中以一導電材料填充該開口。
  4. 如申請專利範圍第1或2項所述之半導體裝置的形成方法，其中進行該電漿蝕刻製程的步驟包括：將該基底安裝於一製程腔體中，其中安裝該基底使得該基底的一垂直方向位 於與一離子束方向呈一非零角度；啟動該製程腔體中的一電漿，該電漿包括一離子；以及將該電漿的該離子加速以該離子束方向導向該基底。
  5. 如申請專利範圍第1或2項所述之半導體裝置的形成方法，其中該電漿蝕刻製程蝕刻圖案化的該第二遮罩層暴露的側壁比該電漿蝕刻製程蝕刻圖案化的該第二遮罩層暴露的頂表面更多。
  6. 一種半導體裝置的形成方法，包括：在一第一介電層上方沉積一第二介電層；在該第二介電層上方沉積一第三介電層；將該第三介電層圖案化以形成複數個第一開口；透過該複數個第一開口蝕刻該第二介電層，以在該第二介電層中形成複數個第二開口；以一第一方向朝向該第二介電層進行一電漿蝕刻製程，該電漿蝕刻製程在該第一方向中延伸該複數個第二開口；透過該複數個第二開口蝕刻該第一介電層，以在該第一介電層中形成複數個第三開口；以及從該第一方向朝向該第一介電層進行一電漿蝕刻製程，該電漿蝕刻製程在該第一方向中延伸該複數個第三開口。
  7. 如申請專利範圍第6項所述之半導體裝置的形成方法，更包括在該複數個第三開口中沉積一導電材料，以在該第一介電層中形成複數個導線。
  8. 如申請專利範圍第6或7項所述之半導體裝置的形成方法，其中進行該電漿蝕刻製程的步驟包括以相對於該第二介電層的頂表面呈一角度在約10° 與約80°之間將離子加速導向該第二介電層。
  9. 如申請專利範圍第6或7項所述之半導體裝置的形成方法，其中該電漿蝕刻製程在該第一方向中延伸該複數個第二開口比該電漿蝕刻製程在與該第一方向垂直的一第二方向中延伸該複數個第二開口更多。
  10. 一種半導體裝置的形成方法，包括：在一基底上方形成一介電層；在該介電層上方形成一第一遮罩層，該第一遮罩層包括一第一材料；在該第一遮罩層上方形成一第二遮罩層，該第二遮罩層包括不同於該第一材料的一第二材料；在該第二遮罩層上方形成一圖案化光阻，該圖案化光阻包括不同於該第一材料的一第三材料；使用該圖案化光阻作為一蝕刻遮罩來蝕刻該第二遮罩層；使用該第二遮罩層作為一蝕刻遮罩來蝕刻該第一遮罩層，其中在蝕刻該第一遮罩層之後，該第一遮罩層包括一第一側壁、一第二側壁和一第三側壁，其中該第二側壁具有表面與該第一側壁的表面大致平行，且其中該第三側壁具有表面與該第一側壁大致垂直；以及進行一蝕刻製程以蝕刻該第一遮罩層的該第一側壁、該第二側壁和該第三側壁，其中蝕刻該第一側壁和該第二側壁比該第三側壁更多，且其中在該蝕刻製程期間，該第二遮罩層的一部分保留在該第一遮罩層上。
  11. 如申請專利範圍第10項所述之半導體裝置的形成方法，其中進行該蝕刻製程的步驟包括：將該基底放置於一製程腔體中，其中該製程腔體透過一孔隙組件與一電漿產 生腔體隔離，其中該孔隙組件在該製程腔體與該電漿產生腔體之間包括一第一孔隙和一第二孔隙；在該電漿產生腔體中啟動一電漿；以及從該電漿產生腔體通過該第一孔隙和該第二孔隙將一離子加速至該製程腔體，其中該離子在一第一離子束中通過該第一孔隙來加速，且該離子在一第二離子束中通過該第二孔隙來加速，其中該第一離子束從與一第一方向呈一第一角度的方式撞擊該基底，該第二離子束從與一第二方向呈一第二角度的方式撞擊該基底，且該第一方向與該第二方向相對。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11842922B2 (en) 2021-08-11 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming interconnect structure

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11796922B2 (en) * 2019-09-30 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices
US20220102200A1 (en) * 2020-09-30 2022-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning material including carbon-containing layer and method for semiconductor device fabrication
US11721541B2 (en) * 2021-03-03 2023-08-08 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement formation
US20230045826A1 (en) * 2021-08-12 2023-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for fabricating semicondcutor structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201701323A (zh) * 2015-06-25 2017-01-01 瓦里安半導體設備公司 將基板圖案化的方法
TW201824391A (zh) * 2016-09-19 2018-07-01 日商東京威力科創股份有限公司 在原位硬遮罩移除方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US841551A (en) 1906-03-02 1907-01-15 Edjar J Loomis Display-cabinet.
KR100761637B1 (ko) * 1999-03-03 2007-09-27 엘피다 메모리, 아이엔씨. 반도체 집적 회로 장치 및 그 제조 방법
US20010051420A1 (en) * 2000-01-19 2001-12-13 Besser Paul R. Dielectric formation to seal porosity of low dielectic constant (low k) materials after etch
US7732326B2 (en) * 2004-02-25 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a second level of metallization formed over a first level with minimal damage to the first level and method
JP4903373B2 (ja) * 2004-09-02 2012-03-28 ローム株式会社 半導体装置の製造方法
KR100669101B1 (ko) * 2005-07-07 2007-01-16 삼성전자주식회사 패턴 구조물 형성 방법 및 이를 이용한 트렌치 형성 방법
US7572557B2 (en) * 2005-12-07 2009-08-11 Intel Corporation Non-collinear end-to-end structures with sub-resolution assist features
EP1804282A1 (en) * 2005-12-29 2007-07-04 Interuniversitair Microelektronica Centrum vzw ( IMEC) Methods for manufacturing dense integrated circuits
US8518628B2 (en) 2006-09-22 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Surface switchable photoresist
US8580117B2 (en) 2007-03-20 2013-11-12 Taiwan Semiconductor Manufactuing Company, Ltd. System and method for replacing resist filter to reduce resist filter-induced wafer defects
US20090035902A1 (en) * 2007-07-31 2009-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated method of fabricating a memory device with reduced pitch
US8216767B2 (en) 2009-09-08 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning process and chemical amplified photoresist with a photodegradable base
US8323870B2 (en) 2010-11-01 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method and photoresist with zipper mechanism
US8404534B2 (en) * 2011-02-11 2013-03-26 Shiang-Bau Wang End-to-end gap fill using dielectric film
US8552525B2 (en) * 2011-07-01 2013-10-08 Micron Technology, Inc. Semiconductor structures and devices and methods of forming the same
US8647796B2 (en) 2011-07-27 2014-02-11 Taiwan Semiconductor Manufacturing Company, Ltd. Photoactive compound gradient photoresist
US8697537B2 (en) * 2012-02-01 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning for a semiconductor device
US9213234B2 (en) 2012-06-01 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Photosensitive material and method of lithography
US9851636B2 (en) 2012-07-05 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Materials and methods for improved photoresist performance
US20140017615A1 (en) 2012-07-11 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for resist coating and developing
US9256133B2 (en) 2012-07-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for developing process
US9028915B2 (en) 2012-09-04 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a photoresist layer
US8906595B2 (en) 2012-11-01 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving resist pattern peeling
US9012132B2 (en) 2013-01-02 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Coating material and method for photolithography
US8936903B2 (en) 2013-03-09 2015-01-20 Taiwan Semiconductor Manufacturing Company, Ltd. Photo-resist with floating acid
US9223220B2 (en) 2013-03-12 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photo resist baking in lithography process
US8932799B2 (en) 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Photoresist system and method
US9146469B2 (en) 2013-03-14 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. Middle layer composition for trilayer patterning stack
US8999777B2 (en) * 2013-03-14 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of conducting a direction-specific trimming process for contact patterning
US9941125B2 (en) * 2015-08-31 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US10049918B2 (en) * 2016-09-29 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Directional patterning methods

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201701323A (zh) * 2015-06-25 2017-01-01 瓦里安半導體設備公司 將基板圖案化的方法
TW201824391A (zh) * 2016-09-19 2018-07-01 日商東京威力科創股份有限公司 在原位硬遮罩移除方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11842922B2 (en) 2021-08-11 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming interconnect structure

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