CN109037048B - 提高氮化膜刻蚀面内均匀性的方法 - Google Patents

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Abstract

本发明公开了一种提高氮化膜刻蚀面内均匀性的方法,包括步骤:步骤一、在由半导体衬底组成的晶圆表面形成氮化膜;步骤二、进行热处理对氮化膜进行改性,改性增加晶圆的边缘区域的氮化膜的刻蚀速率从而补偿干法刻蚀腔体对晶圆的边缘区域的刻蚀速率降低的影响并从而使刻蚀面内均匀性提升;步骤三、在干法刻蚀腔体对氮化膜进行干法刻蚀。本发明能氮化膜刻蚀面内均匀性,从而提高器件的性能。

Description

提高氮化膜刻蚀面内均匀性的方法
技术领域
本发明涉及一种半导体集成电路制造方法,特别是涉及一种提高氮化膜刻蚀面内均匀性的方法。
背景技术
在集成电路制造中,CMOS器件的栅极结构通常由栅介质层和栅极导电材料层组成,栅极导电材料层包括多晶硅栅和金属栅(MG)两种。栅介质层也包括栅氧化层以及高介电常数层(HK)。由包括高介电常数层和金属栅叠加而成的栅极结构称为HKMG,并在28nm工艺节点以下采用。
通常,在栅极结构的侧面需要形成侧墙,侧墙通常需要采用氮化膜如氮化硅膜。现有方法中侧墙的形成方法包括如下步骤:
在形成有栅极结构的由半导体衬底如硅衬底组成的晶圆的表面淀积氮化膜,所述氮化膜覆盖在所述栅极结构的顶部表面、侧面和所述栅极结构外的所述晶圆的表面。
直接对所述氮化膜进行干法刻蚀以去除所述栅极结构的顶部表面和所述栅极结构外的所述晶圆的表面的所述氮化膜,保留在所述栅极结构的侧面的所述氮化膜组成所述侧墙。
其中,晶圆为圆形结构,随着技术的发展,晶圆的直径越来越大,现有技术中采用到了直径为12英寸的晶圆。干法刻蚀通常为等离子体干法刻蚀,进行干法刻蚀时晶圆需要放置在干法刻蚀腔体的静电吸盘(E-Chuck,ESC)上,静电吸盘通常设置有温度加热装置,所述静电吸盘通过温度加热装置从背面对所述晶圆进行加热。
由于晶圆的尺寸较大,在晶圆的边缘区域的温度会不好控制,所述静电吸盘对所述晶圆的背面加热会在所述晶圆的边缘区域处形成温度控制极限的区域,所述温度控制极限的区域的所述氮化膜的刻蚀速率的降低,这会最后使得刻蚀后氮化膜的厚度均匀性较差,且在晶圆的边缘区域的氮化膜的厚度会较厚。如图1A所示,是现有氮化膜刻蚀方法完成后对晶圆的表面进行氮化膜的厚度测试图;晶圆101的表面上形成由氮化膜并采用了现有方法对氮化膜进行了干法刻蚀;在晶圆101上选取的多个测试点102,对各测试点102的厚度进行测试。图1A显示了在晶圆101的有一块颜色较深的边缘区域103,边缘区域103的氮化膜的厚度较厚。
图1B是图1A测试得到的氮化膜的厚度沿晶圆的直径分布图;图1B中的横坐标对应的晶圆101一条直径的坐标,由于12英寸约为300mm,图1B中,-150mm和+150mm处对应于所述晶圆101的直径的两个边缘位置,由于晶圆101是圆形,故所述晶圆101的直径两侧都是完全对称的。图1B中各点201表示测试的厚度值。由图1B可以看出,虚线圈202的区域位置对应于图1A中的边缘区域103,虚线圈202中的氮化膜的厚度值明显增加,使得氮化膜的面内均匀性变差。线圈202中的氮化膜的厚度值明显增加的原因是由于所述静电吸盘对所述晶圆的背面加热会在所述晶圆的边缘区域处形成温度控制极限的区域造成的。
随着工艺节点的不断减小,栅极结构的侧墙的厚度对器件的性能影响也会增加,故如何提高侧墙的厚度在晶圆的面内均匀性变得很重要。
发明内容
本发明所要解决的技术问题是提供一种提高氮化膜刻蚀面内均匀性的方法,能氮化膜刻蚀面内均匀性,从而提高器件的性能。
为解决上述技术问题,本发明提供的提高氮化膜刻蚀面内均匀性的方法包括如下步骤:
步骤一、在由半导体衬底组成的晶圆表面形成氮化膜。
步骤二、对所述氮化膜进行热处理,通过所述热处理对所述氮化膜进行改性,后续干法刻蚀中干法刻蚀腔体对所述晶圆的边缘区域具有温度控制极限,所述改性能增加所述晶圆的边缘区域的所述氮化膜的刻蚀速率从而补偿所述干法刻蚀腔体对所述晶圆的边缘区域的刻蚀速率降低的影响从而能使所述氮化膜的刻蚀速率的面内均匀性提升。
步骤三、将所述晶圆放置到干法刻蚀腔体的静电吸盘上并对改性后的所述氮化膜进行干法刻蚀,通过步骤二的改性提升所述氮化膜的刻蚀速率的面内均匀性。
进一步的改进是,步骤三中所述静电吸盘上设置有温度加热装置,所述静电吸盘通过温度加热装置从背面对所述晶圆进行加热,所述静电吸盘对所述晶圆的背面加热会在所述晶圆的边缘区域处形成温度控制极限的区域,所述温度控制极限的区域的所述氮化膜的刻蚀速率的降低。
进一步的改进是,所述改性能使所述晶圆的全面内的所述氮化膜的刻蚀速率都提升,在保证所述氮化膜的刻蚀速率位于所述晶圆的面内均匀性的要求范围内,所述晶圆的边缘区域的所述氮化膜的刻蚀速率会大于所述晶圆的中间区域的所述氮化膜的刻蚀速率。
进一步的改进是,步骤一中所述半导体衬底为硅衬底。
进一步的改进是,在所述晶圆上形成有栅极结构,步骤一中所述氮化膜形成于所述栅极结构的顶部表面、侧面和所述栅极结构外的所述晶圆表面。
进一步的改进是,步骤三中所述干法刻蚀工艺完成之后,所述栅极结构的顶部表面和所述栅极结构外的所述氮化膜都被去除,由保留在所述栅极结构侧面的所述氮化膜组成侧墙。
进一步的改进是,步骤二中的所述热处理包括快速热退火处理或激光脉冲退火处理。
进一步的改进是,所述干法刻蚀采用为等离子体干法刻蚀。
进一步的改进是,所述栅极结构包括叠加于所述半导体衬底表面的栅介质层和栅极导电材料层。
进一步的改进是,所述栅介质层为栅氧化层,所述栅极导电材料层为多晶硅栅。
进一步的改进是,所述栅介质层的材料包括高介电常数层,所述栅极导电材料层为金属栅。
进一步的改进是,所述氮化膜为氮化硅膜。
进一步的改进是,所述晶圆的直径为12英寸。
进一步的改进是,所述高介电常数层的材料包括二氧化铪。
进一步的改进是,所述金属栅的材料为铝或钨。
和现有方法中,在氮化膜形成之后直接进行刻蚀不同,本发明的技术方案针对现有方法中氮化膜形成之后直接进行刻蚀时干法刻蚀腔体对晶圆的边缘区域具有温度控制极限而使边缘区域的氮化膜的刻蚀速率变慢的缺陷进行的特别的设计,主要是在在氮化膜形成之后以及进行刻蚀之前增加了一步对氮化膜进行热处理从而使氮化膜进行改性的步骤,由于氮化膜进行了热处理改性,故虽然后续干法刻蚀腔体中依然存在对晶圆的边缘区域的温度控制极限,但是改性能增加晶圆的边缘区域的氮化膜的刻蚀速率从而补偿干法刻蚀腔体对所述晶圆的边缘区域的刻蚀速率降低的影响,最后能使氮化膜的刻蚀速率的面内均匀性提升。
另外,改性能使晶圆的全面内的氮化膜的刻蚀速率都提升,在保证氮化膜的刻蚀速率位于晶圆的面内均匀性的要求范围内,晶圆的边缘区域的氮化膜的刻蚀速率会大于晶圆的中间区域的氮化膜的刻蚀速率,所以本发明在能提高氮化膜的刻蚀速率的面内均匀性的同时还能提高氮化膜的刻蚀速率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明:
图1A是现有氮化膜刻蚀方法完成后对晶圆的表面进行氮化膜的厚度测试图;
图1B是图1A测试得到的氮化膜的厚度沿晶圆的直径分布图;
图2是本发明实施例提高氮化膜刻蚀面内均匀性的方法的流程图;
图3A是本发明实施例氮化膜刻蚀方法完成后对晶圆的表面进行氮化膜的厚度测试图;
图3B是图3A测试得到的氮化膜的厚度沿晶圆的直径分布图。
具体实施方式
如图2所示,是本发明实施例提高氮化膜刻蚀面内均匀性的方法的流程图;本发明实施例提高氮化膜刻蚀面内均匀性的方法包括如下步骤:
步骤一、在由半导体衬底组成的晶圆表面形成氮化膜。
所述半导体衬底为硅衬底。所述晶圆的直径为12英寸。所述氮化膜为氮化硅膜。
在所述晶圆上形成有栅极结构,步骤一中所述氮化膜形成于所述栅极结构的顶部表面、侧面和所述栅极结构外的所述晶圆表面。
所述栅极结构包括叠加于所述半导体衬底表面的栅介质层和栅极导电材料层。
所述栅介质层为栅氧化层,所述栅极导电材料层为多晶硅栅;这种栅极结构一般应用于大于28nm的工艺节点中。
在28nm工艺节点以下需要采用HKMG结构,这时,所述栅介质层的材料包括高介电常数层,所述栅极导电材料层为金属栅。所述高介电常数层的材料包括二氧化铪。所述金属栅的材料为铝或钨。
步骤二、对所述氮化膜进行热处理,通过所述热处理对所述氮化膜进行改性,后续干法刻蚀中干法刻蚀腔体对所述晶圆的边缘区域具有温度控制极限,所述改性能增加所述晶圆的边缘区域的所述氮化膜的刻蚀速率从而补偿所述干法刻蚀腔体对所述晶圆的边缘区域的刻蚀速率降低的影响从而能使所述氮化膜的刻蚀速率的面内均匀性提升。
所述改性能使所述晶圆的全面内的所述氮化膜的刻蚀速率都提升,在保证所述氮化膜的刻蚀速率位于所述晶圆的面内均匀性的要求范围内,所述晶圆的边缘区域的所述氮化膜的刻蚀速率会大于所述晶圆的中间区域的所述氮化膜的刻蚀速率。
所述热处理包括快速热退火处理或激光脉冲退火处理。
步骤三、将所述晶圆放置到干法刻蚀腔体的静电吸盘上并对改性后的所述氮化膜进行干法刻蚀,通过步骤二的改性提升所述氮化膜的刻蚀速率的面内均匀性。
所述静电吸盘上设置有温度加热装置,所述静电吸盘通过温度加热装置从背面对所述晶圆进行加热,所述静电吸盘对所述晶圆的背面加热会在所述晶圆的边缘区域处形成温度控制极限的区域,所述温度控制极限的区域的所述氮化膜的刻蚀速率的降低。
步骤三中所述干法刻蚀工艺完成之后,所述栅极结构的顶部表面和所述栅极结构外的所述氮化膜都被去除,由保留在所述栅极结构侧面的所述氮化膜组成侧墙。
所述干法刻蚀采用为等离子体干法刻蚀。
和现有方法中,在氮化膜形成之后直接进行刻蚀不同,本发明实施例的技术方案针对现有方法中氮化膜形成之后直接进行刻蚀时干法刻蚀腔体对晶圆的边缘区域具有温度控制极限而使边缘区域的氮化膜的刻蚀速率变慢的缺陷进行的特别的设计,主要是在在氮化膜形成之后以及进行刻蚀之前增加了一步对氮化膜进行热处理从而使氮化膜进行改性的步骤,由于氮化膜进行了热处理改性,故虽然后续干法刻蚀腔体中依然存在对晶圆的边缘区域的温度控制极限,但是改性能增加晶圆的边缘区域的氮化膜的刻蚀速率从而补偿干法刻蚀腔体对所述晶圆的边缘区域的刻蚀速率降低的影响,最后能使氮化膜的刻蚀速率的面内均匀性提升。
另外,改性能使晶圆的全面内的氮化膜的刻蚀速率都提升,在保证氮化膜的刻蚀速率位于晶圆的面内均匀性的要求范围内,晶圆的边缘区域的氮化膜的刻蚀速率会大于晶圆的中间区域的氮化膜的刻蚀速率,所以本发明实施例在能提高氮化膜的刻蚀速率的面内均匀性的同时还能提高氮化膜的刻蚀速率。
如图3A所示,是本发明实施例氮化膜刻蚀方法完成后对晶圆的表面进行氮化膜的厚度测试图;晶圆1的表面上形成由氮化膜并采用了本发明实施例方法对氮化膜进行了干法刻蚀;在晶圆1上选取的多个测试点2,对各测试点2的厚度进行测试。和图1A相比可知,图3A中在晶圆1的边缘区域没有形成厚度较厚的氮化膜,氮化膜在整个晶圆1的面内均匀性较好。
图3B是图3A测试得到的氮化膜的厚度沿晶圆的直径分布图;图3B中的横坐标对应的晶圆1一条直径的坐标,由于12英寸约为300mm,图3B中,-150mm和+150mm处对应于所述晶圆1的直径的两个边缘位置,由于晶圆1是圆形,故所述晶圆1的直径两侧都是完全对称的。图3B中各点301表示测试的厚度值。和图1B相比,图3B中没有在边缘区域即坐标-150mm和+150mm处出现氮化膜的厚度的增加。由虚线圈302所示可知,在晶圆1的圆心在边缘区域的氮化膜的厚度的均匀性较好。所以本发明实施例方法确实消除了现有方法中在晶圆的边缘区域会出现氮化膜的厚度较厚的缺陷。
以上通过具体实施例对本发明进行了详细的说明,但这些并非构成对本发明的限制。在不脱离本发明原理的情况下,本领域的技术人员还可做出许多变形和改进,这些也应视为本发明的保护范围。

Claims (14)

1.一种提高氮化膜刻蚀面内均匀性的方法,其特征在于,包括如下步骤:
步骤一、在由半导体衬底组成的晶圆表面形成氮化膜;
步骤二、对所述氮化膜进行热处理,通过所述热处理对所述氮化膜进行改性,后续干法刻蚀中干法刻蚀腔体对所述晶圆的边缘区域具有温度控制极限,所述改性能增加所述晶圆的边缘区域的所述氮化膜的刻蚀速率从而补偿所述干法刻蚀腔体对所述晶圆的边缘区域的刻蚀速率降低的影响从而能使所述氮化膜的刻蚀速率的面内均匀性提升;
所述改性能使所述晶圆的全面内的所述氮化膜的刻蚀速率都提升,在保证所述氮化膜的刻蚀速率位于所述晶圆的面内均匀性的要求范围内,所述晶圆的边缘区域的所述氮化膜的刻蚀速率会大于所述晶圆的中间区域的所述氮化膜的刻蚀速率;
步骤三、将所述晶圆放置到干法刻蚀腔体的静电吸盘上并对改性后的所述氮化膜进行干法刻蚀,通过步骤二的改性提升所述氮化膜的刻蚀速率的面内均匀性。
2.如权利要求1所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:步骤三中所述静电吸盘上设置有温度加热装置,所述静电吸盘通过温度加热装置从背面对所述晶圆进行加热,所述静电吸盘对所述晶圆的背面加热会在所述晶圆的边缘区域处形成温度控制极限的区域,所述温度控制极限的区域的所述氮化膜的刻蚀速率的降低。
3.如权利要求1所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:步骤一中所述半导体衬底为硅衬底。
4.如权利要求1所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:在所述晶圆上形成有栅极结构,步骤一中所述氮化膜形成于所述栅极结构的顶部表面、侧面和所述栅极结构外的所述晶圆表面。
5.如权利要求4所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:步骤三中所述干法刻蚀工艺完成之后,所述栅极结构的顶部表面和所述栅极结构外的所述氮化膜都被去除,由保留在所述栅极结构侧面的所述氮化膜组成侧墙。
6.如权利要求1所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:步骤二中的所述热处理包括快速热退火处理或激光脉冲退火处理。
7.如权利要求1所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:所述干法刻蚀采用为等离子体干法刻蚀。
8.如权利要求4所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:所述栅极结构包括叠加于所述半导体衬底表面的栅介质层和栅极导电材料层。
9.如权利要求8所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:所述栅介质层为栅氧化层,所述栅极导电材料层为多晶硅栅。
10.如权利要求8所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:所述栅介质层的材料包括高介电常数层,所述栅极导电材料层为金属栅。
11.如权利要求3所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:所述氮化膜为氮化硅膜。
12.如权利要求3所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:所述晶圆的直径为12英寸。
13.如权利要求10所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:所述高介电常数层的材料包括二氧化铪。
14.如权利要求10所述的提高氮化膜刻蚀面内均匀性的方法,其特征在于:所述金属栅的材料为铝或钨。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752242A (zh) * 2008-12-16 2010-06-23 海力士半导体有限公司 绝缘层以及使用其的半导体器件的制造方法
CN102376564A (zh) * 2010-08-16 2012-03-14 应用材料公司 用于提高氮化硅批间均匀度的非晶硅陈化作用
CN105609411A (zh) * 2016-02-26 2016-05-25 上海华力微电子有限公司 改善hcd氮化硅片均匀性的方法
CN105977140A (zh) * 2016-07-22 2016-09-28 上海华力微电子有限公司 一种改善圆晶片内膜厚均匀性的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480917B1 (ko) * 2003-02-19 2005-04-07 주식회사 하이닉스반도체 반도체소자의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101752242A (zh) * 2008-12-16 2010-06-23 海力士半导体有限公司 绝缘层以及使用其的半导体器件的制造方法
CN102376564A (zh) * 2010-08-16 2012-03-14 应用材料公司 用于提高氮化硅批间均匀度的非晶硅陈化作用
CN105609411A (zh) * 2016-02-26 2016-05-25 上海华力微电子有限公司 改善hcd氮化硅片均匀性的方法
CN105977140A (zh) * 2016-07-22 2016-09-28 上海华力微电子有限公司 一种改善圆晶片内膜厚均匀性的方法

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