JP2009251174A - Ｔｆｔ基板及びそれを用いた液晶表示装置並びにそれらの製造方法 - Google Patents

Abstract

【課題】信頼性が向上するＴＦＴ基板及びそれを用いた液晶表示装置並びにそれらの製造方法を提供すること。
【解決手段】本発明にかかるＴＦＴアレイ基板１は、外部から接続可能なゲート配線端子２８及びゲート配線端子２８から延在するゲート配線６を構成する透明導電膜３ａを有する。さらに、ＴＦＴアレイ基板１は、ゲート配線端子２８上では除去され、透明導電膜３ａ上において透明導電膜３ａのパターンの内側に形成された金属膜３ｂを有する。また、金属膜３ｂは、ゲート絶縁膜１５によって覆われる。
【選択図】図１６

Description

本発明は、ＴＦＴ基板及びそれを用いた液晶表示装置並びにそれらの製造方法に関する。

薄膜トランジスタ（ＴＦＴ）をスイッチング素子として用いたＴＦＴアレイ基板は、表示装置等に多く用いられる。このＴＦＴアレイ基板のゲート配線を２層構造とする技術が開示されている。特許文献１では、ゲート配線は、透明導電膜、金属膜が順次積層された２層構造としている。また、この透明導電膜は、画素電極を形成する透明導電膜と同一である。ゲート配線端子は、ゲート配線と同一構成を有するため、ゲート配線端子も透明導電膜、金属膜が積層された構成を有する。また、特許文献１では、さらに、ゲート配線端子に金属膜を積層している。
特開２００２−１０７７６２号公報

上記のように、ゲート配線を２層構造とすると、ゲート配線端子の最上層は、金属膜となる。これは、ゲート配線端子をゲート配線と同一の２層構造としても、特許文献１のようにゲート配線端子のみを３層構造としても同様である。また、ゲート配線端子は、外部から接続することができるように、外部に露出している。このため、金属膜としてＡｌ系の金属膜を用いた場合、塩素等の存在する雰囲気では、ゲート配線端子に部分腐食が発生する。

また、ＴＦＴアレイ基板には、ショートリング配線が形成される場合がある。ショートリング配線は、ＴＦＴアレイ基板形成時の帯電による素子異常を防ぐために形成される。ショートリング配線は、ＴＦＴアレイ基板を切断することにより最終的に除去される。また、ショートリング配線はこの切断ラインを跨ぐように形成されるため、基板切断面には、ショートリング配線が露出する。ショートリング配線は、ゲート配線端子等の端子から延在するため、ゲート配線端子と同一の構成を有することが多い。すなわち、ショートリング配線も金属膜を有し、切断面にはショートリング配線の金属膜が露出する。これにより、塩素等の存在する雰囲気での部分腐食が発生する。

また、半透過型液晶表示装置に用いられるＴＦＴアレイ基板の場合、画素電極として反射電極及び透過電極が用いられる。また、反射電極及び透過電極の形成工程では、まず透明導電膜、反射膜を順次成膜する。そして、２段階の膜厚を有するレジストを用いて、これらをパターン形成する場合がある。これにより、写真製版工程を少なくすることができる。しかし、２段階の膜厚を有するレジストを用いたパターニングでは、透過電極で形成される端子領域で段差の影響により、反射電極の膜残りが発生する場合がある。このため、上記と同様、部分腐食が発生する。このように、部分腐食が発生すると、ＴＦＴ基板の信頼性が低下してしまう。

本発明は、上記の問題を鑑みるためになされたものであり、信頼性が向上するＴＦＴ基板及びそれを用いた液晶表示装置並びにそれらの製造方法を提供することを目的とする。

本発明にかかるＴＦＴ基板は、外部から接続可能な端子及び前記端子から延在する第１配線を構成する透明導電膜パターンと、前記端子上では除去され、前記透明導電膜パターン上において前記透明導電膜パターンの内側に形成された金属膜と、前記金属膜を覆う絶縁膜とを備えるものである。

本発明にかかるＴＦＴ基板の製造方法は、端子と、前記端子から延在する第１配線とを形成する工程であって、前記第１配線の形成領域には透明導電膜、金属膜が順次設けられ、前記端子の形成領域には前記透明導電膜上の前記金属膜が除去されることにより、前記端子及び前記第１配線を形成する工程と、前記金属膜を覆うように、絶縁膜を形成する工程とを有する方法である。

本発明によれば、信頼性が向上するＴＦＴ基板及びそれを用いた液晶表示装置並びにそれらの製造方法を提供することができる。

実施の形態１．
まず、ＴＦＴ基板が用いられる表示装置について説明する。表示装置としては、液晶表示装置やＥＬ表示装置（電界発光型表示装置）等の平面型表示装置（フラットパネルディスプレイ）が挙げられる。また、ＥＬ表示装置には、例えば有機ＥＬ表示装置、無機ＥＬ表示装置がある。ここでは、表示装置の一例として、液晶表示装置について説明する。

液晶表示装置は、液晶パネル、制御回路、及びバックライトユニットを有する。液晶パネルは、ＴＦＴ基板と、ＴＦＴ基板に対向して配置される対向基板を有する。ＴＦＴ基板と対向基板とは、表示領域周辺にてシール材を用いて貼り合わせられている。そして、両基板とシール材の間には、液晶層が形成されている。また、ＴＦＴ基板と対向基板の外面には、機能性フィルム、例えば偏光板フィルム等が貼付されている。液晶パネルの反視認側には、バックライトユニットが配設される。バックライトユニットによって、液晶パネルの背面側から光を照射する。

制御回路は、液晶パネルの表示に必要な信号を供給する。制御回路は、フレキシブル基板上に搭載されている。なお、制御回路は、液晶パネル上、フレキシブル基板上及びＦＰＣ（Flexible Printed Circuit）上に分割されて搭載されてもよい。さらには、回路の一部がＴＦＴ基板上に形成されてもよい。

次に、図１を参照して、上記のＴＦＴ基板について説明する。ＴＦＴ基板とは、例えばスイッチング素子として用いられた薄膜トランジスタ（ＴＦＴ）がアレイ状に配列されたＴＦＴアレイ基板である。図１は、ＴＦＴアレイ基板の構成を示す平面図である。なお、ＴＦＴアレイ基板１は、パネル切断ライン３４において最終的に切断されるが、ここでは、切断前のＴＦＴアレイ基板１について説明する。

ＴＦＴアレイ基板１には、最終的に液晶パネルのＴＦＴアレイ基板１として使用されるパネル領域２と、製造工程中に切断して除去される除去領域５１とを有する。すなわち、パネル領域２外周端がパネル切断ライン３４となる。パネル領域２には、表示領域５２と表示領域５２を囲むように設けられた額縁領域５３とが設けられている。この表示領域５２には、複数のゲート配線（走査信号線）６、複数のソース配線（表示信号線）５、及び複数の共通配線（不図示）が形成されている。複数のゲート配線６と共通配線は平行に設けられている。同様に、複数のソース配線５は平行に設けられている。なお、共通配線は、隣接するゲート配線６間にそれぞれ設けられている。すなわち、ゲート配線６と共通配線とは、交互に配置されている。

そして、ゲート配線６とソース配線５は、互いに交差するように形成されている。同様に、共通配線とソース配線５は、互いに交差するように形成されている。また、ゲート配線６とソース配線５は直交している。同様に、共通配線とソース配線５は直交している。隣接するゲート配線６と、隣接するソース配線５とで囲まれた領域が画素５４となる。従って、表示領域５２では、画素５４がマトリクス状に配列される。

ゲート配線６は、表示領域５２から額縁領域５３まで延設されている。そして、ゲート配線６は、端部にそれぞれゲート配線端子２８を有する。ソース配線５も同様に表示領域５２から額縁領域５３まで延設されている。そして、ソース配線５は、端部にそれぞれソース配線端子２９を有する。

ゲート配線端子２８及びソース配線端子２９を介して、制御回路からの各種信号が液晶パネルに供給される。具体的には、ゲート配線端子２８を介して、ゲート信号（走査信号）がゲート配線６に供給される。このゲート信号によって、ゲート配線６が順次選択されていく。そして、ソース配線端子２９を介して、表示信号（表示電圧）がソース配線５に供給される。これにより、表示データに応じた表示電圧を各画素５４に供給することができる。

また、パネル領域２外縁部には、ショートリング配線２７が形成される。ショートリング配線２７は、それぞれのゲート配線端子２８及びソース配線端子２９から延在する。ショートリング配線２７は、パネル領域２から除去領域５１に向けて延在する。すなわち、ショートリング配線２７は、パネル切断ライン３４を跨ぐように形成される。また、ショートリング配線２７は、除去領域５１において、パネル領域２の外形に沿ったＬ字型に形成される。ショートリング配線２７は、ＴＦＴアレイ基板１の製造工程中に発生するＴＦＴ等の素子の破壊を抑制することができる。

次に、図２、図１６（ａ）を参照して、画素５４の構成について説明する。図２は、画素５４の構成を示す平面図である。図１６（ａ）は、図２のＡ−Ａ断面図である。

ガラス等からなる透明な絶縁性基板２５上には、ゲート配線６、ゲート電極７、及び共通配線１２が形成される。ゲート配線６、ゲート電極７、及び共通配線１２は、透明導電膜、金属膜が順次積層された２層構造を有する。ゲート電極７は、ゲート配線６から延在する。ゲート配線６及びゲート電極７において、上層の金属膜は、下層の透明導電膜パターンより若干小さく形成される。すなわち、金属膜は、透明導電膜パターンの内側に形成される。換言すると、金属膜は、透明導電膜パターンからはみ出さないように形成される。ゲート配線６は、複数の画素５４に亘って延在し、それぞれの画素５４のゲート電極７にゲート信号を供給する。

共通配線１２は、複数の画素５４に亘って延在し、それぞれの画素５４に共通信号を供給する。共通配線１２は、画素５４内において幅広に形成される。画素５４内の共通配線１２には、金属膜が存在しない。すなわち、画素５４内の共通配線１２は、透明導電膜のみによって形成される。これにより、開口率を向上させることができる。また、隣接する画素５４間、すなわちソース配線５と重なる部分において、共通配線１２の幅が狭くなっている。また、この部分では、共通配線１２は、上層の金属膜及び下層の透明導電膜によって形成される。

ゲート配線６、ゲート電極７、及び共通配線１２を覆うように、ゲート絶縁膜１５が形成される。そして、ゲート絶縁膜１５上には、半導体層１４が形成される。半導体層１４は、ゲート絶縁膜１５を介して、ゲート電極７と対向配置される。半導体層１４上には、オーミックコンタクト層１６が形成される。オーミックコンタクト層１６は、不純物元素を含む半導体層であり、導電性を有する。オーミックコンタクト層１６は、半導体層１４の両端に形成される。すなわち、ゲート電極７上において、半導体層１４の中央部には、オーミックコンタクト層１６が存在しない。このオーミックコンタクト層１６が存在しない部分がチャネル４である。このチャネル４の外側にソース・ドレイン領域が形成される。

オーミックコンタクト層１６上には、ソース電極８及びドレイン電極９が形成される。オーミックコンタクト層１６は、ソース電極８及びドレイン電極９と接触している。上記のように、オーミックコンタクト層１６は、半導体層１４の両端に形成される。すなわち、チャネル４を挟んで、ソース電極８、ドレイン電極９が形成される。具体的には、ソース領域上にソース電極８が形成される。そして、ドレイン領域上にドレイン電極９が形成される。ソース電極８は、ソース配線５から延在する。ソース配線５は、複数の画素５４に亘って延在し、それぞれの画素５４のソース電極８にソース信号を供給する。また、ソース電極８及びドレイン電極９は、その下に形成されたオーミックコンタクト層１６からはみ出すように形成される。

これらを覆うように、パッシベーション膜１７が形成される。ドレイン電極９上のパッシベーション膜１７には、コンタクトホール１３が形成される。すなわち、ドレイン電極９上の一部では、パッシベーション膜１７が存在しない。そして、画素電極としての透過電極１１は、画素５４の略全体に形成される。すなわち、透過電極１１は、隣接するゲート配線６及び隣接するソース配線５に取り囲まれる領域に形成される。そして、透過電極１１は、ドレイン電極９及び共通配線１２と重なる。つまり、透過電極１１は、ゲート絶縁膜１５、パッシベーション膜１７を介して下層の共通配線１２とオーバーラップしている。これにより、共通配線１２と透過電極１１との間に電荷が蓄えられる。そして、共通配線１２は、透過電極１１に印加される電圧を一定時間保持するための補助容量を構成する。透過電極１１は、コンタクトホール１３に埋設される。そして、コンタクトホール１３を介して、透過電極１１とドレイン電極９が接続される。

上記のゲート電極７、ゲート絶縁膜１５、半導体層１４、オーミックコンタクト層１６、ソース電極８、ドレイン電極９等によってＴＦＴが構成される。ＴＦＴは、画素５４内に少なくとも１つ形成される。ＴＦＴは、ゲート配線６とソース配線５の交差点近傍に配置される。そして、画素５４内において、ＴＦＴと補助容量は直列に接続されている。例えば、このＴＦＴが透過電極１１に表示電圧を供給する。スイッチング素子であるＴＦＴのゲート電極７はゲート配線６に接続され、ゲート配線端子２８から入力される信号によってＴＦＴのＯＮとＯＦＦを制御している。ＴＦＴのソース電極８はソース配線５に接続されている。ゲート電極７に電圧を印加するとソース配線５から電流が流れるようになる。これにより、ソース配線５から、ＴＦＴのドレイン電極９に接続された透過電極１１に表示電圧が印加される。そして、透過電極１１と、対向電極との間に、表示電圧に応じた電界が生じる。

次に、図３及び図１６（ｂ）を参照して、ゲート配線端子２８及びその周辺領域について説明する。図３は、ゲート配線端子２８及びその周辺領域の構成を示す平面図である。図１６（ｂ）は、図３のＢ−Ｂ断面図である。

絶縁性基板２５上には、ゲート配線６、ゲート配線端子２８、及びショートリング配線２７が形成される。ゲート配線６、ゲート配線端子２８、及びショートリング配線２７は、電気的に接続されている。ゲート配線端子２８は、矩形状に形成される。ゲート配線端子２８の両側から配線が延在している。この配線のうち一方は、ショートリング配線２７である。そして、他方は、ゲート配線６である。そして、ゲート配線６は、表示領域５２内のＴＦＴに電気的に接続される。図３において、ＴＦＴアレイ基板１は、パネル切断ライン３４の左側に除去領域５１、右側に表示領域５２を有する。すなわち、ゲート配線端子２８の左側の配線が、ショートリング配線２７である。そして、ゲート配線端子２８の右側の配線が、ゲート配線６である。

ゲート配線６及びショートリング配線２７は、透明導電膜、金属膜が順次積層された２層構造を有する。ゲート配線端子２８及びパネル切断ライン３４周辺は、金属膜が存在せず、透明導電膜単層にて形成される。具体的には、透明導電膜パターンは、ゲート配線６、ゲート配線端子２８、及びショートリング配線２７の形成領域に一体的に形成される。すなわち、透明導電膜パターンは、ゲート配線６、ゲート配線端子２８、及びショートリング配線２７を構成する。なお、透明導電膜パターンは、ゲート配線端子２８の形成領域のみ幅広に形成される。そして、金属膜は、ゲート配線６及びショートリング配線２７の形成領域のみに形成される。なお、ショートリング配線２７の形成領域において、金属膜は、Ｌ字型に形成される。すなわち、図１に示されるように、除去領域５１において、Ｌ字型に形成されたショートリング配線２７の部分には、金属膜が形成される。このように、金属膜は、パネル切断ライン３４周辺より外側、及びゲート配線端子２８の外側に形成される。すなわち、金属膜は、パネル切断ライン３４近傍、及びゲート配線端子２８では除去されている。また、ゲート配線６及びショートリング配線２７の形成領域に形成される金属膜は、下層の透明導電膜パターンより小さく形成される。すなわち、金属膜は、下層の透明導電膜パターンの内側に形成される。

そして、ゲート配線６及びショートリング配線２７の上に、ゲート絶縁膜１５、パッシベーション膜１７が順次形成される。また、ゲート配線端子２８上には、ゲート絶縁膜１５及びパッシベーション膜１７は存在しない。換言すると、ゲート配線端子２８の外側では、略全体にゲート絶縁膜１５及びパッシベーション膜１７が形成される。これにより、ゲート配線６及びショートリング配線２７が有する金属膜は、これらの絶縁膜によって覆われる。また、ゲート配線端子２８近傍では、透明導電膜パターン外周のみ、ゲート絶縁膜１５及びパッシベーション膜１７によって覆われる。すなわち、図３に示されるように、ゲート配線端子２８近傍の透明導電膜単層で形成された部分の内側に、ゲート絶縁膜１５及びパッシベーション膜１７の開口が形成される。

次に、図４及び図１６（ｃ）を参照して、ソース配線端子２９及びその周辺領域について説明する。図４は、ソース配線端子２９及びその周辺領域の構成を示す平面図である。図１６（ｃ）は、図４のＣ−Ｃ断面図である。

絶縁性基板２５上には、ソース配線端子２９及びショートリング配線２７が形成される。また、絶縁性基板２５上には、ソース配線端子２９から表示領域５２側に引き出された引出し配線も形成される。ソース配線端子２９、ショートリング配線２７、及び引出し配線は、電気的に接続されている。ソース配線端子２９は、矩形状に形成される。ソース配線端子２９の両側から配線が延在している。この配線のうち一方は、ショートリング配線２７である。そして、他方は、引出し配線である。そして、引出し配線は、ソース配線５等を介して、表示領域５２内のＴＦＴに電気的に接続される。図４において、ＴＦＴアレイ基板１は、パネル切断ライン３４の下側に除去領域５１、上側に表示領域５２を有する。すなわち、ソース配線端子２９の下側の配線が、ショートリング配線２７である。そして、ソース配線端子２９の上側の配線が、引出し配線である。

ショートリング配線２７は、透明導電膜、金属膜が順次積層された２層構造を有する。また、ソース配線端子２９からパネル面内に引出された引出し配線も、透明導電膜、金属膜が順次積層された２層構造を有する。また、ソース配線端子２９及びパネル切断ライン３４周辺は、金属膜が存在せず、透明導電膜単層にて形成される。

具体的には、透明導電膜パターンは、ソース配線端子２９、引出し配線、及びショートリング配線２７の形成領域に一体的に形成される。すなわち、透明導電膜パターンは、ソース配線端子２９、引出し配線、及びショートリング配線２７を構成する。なお、透明導電膜パターンは、ソース配線端子２９の形成領域のみ幅広に形成される。そして、金属膜は、ショートリング配線２７及び引出し配線の形成領域のみに形成される。すなわち、金属膜は、パネル切断ライン３４周辺より外側、及びソース配線端子２９より外側に形成される。つまり、金属膜は、パネル切断ライン３４近傍及びソース配線端子２９では除去されている。また、ショートリング配線２７及び引出し配線の形成領域に形成される金属膜は、下層の透明導電膜パターンより小さく形成される。すなわち、金属膜は、下層の透明導電膜パターンの内側に形成される。また、引出し配線は、透明導電膜単層によって形成された上層金属除去部３１を一部に有する。すなわち、引出し配線には、上層金属除去部３１の外側に金属膜が形成される。上層金属除去部３１は、引出し配線のソース配線端子２９とは反対側端部に形成される。

そして、ショートリング配線２７及び引出し配線の上に、ゲート絶縁膜１５及びパッシベーション膜１７が順次形成される。また、ゲート絶縁膜１５上には、ソース配線５が形成される。ソース配線５は、それぞれのソース配線端子２９に対応して形成される。そして、ソース配線５上に、パッシベーション膜１７が形成される。また、ソース配線端子２９上には、ゲート絶縁膜１５、パッシベーション膜１７は存在しない。換言すると、ソース配線端子２９の外側では、略全体にゲート絶縁膜１５及びパッシベーション膜１７が形成される。これにより、引出し配線及びショートリング配線２７が有する金属膜は、これらの絶縁膜によって覆われる。また、ソース配線端子２９近傍では、透明導電膜パターン外周のみ、ゲート絶縁膜１５及びパッシベーション膜１７によって覆われる。すなわち、図４に示されるように、ソース配線端子２９近傍の透明導電膜単層で形成された部分の内側に、ゲート絶縁膜１５及びパッシベーション膜１７の開口が形成される。

上層金属除去部３１の内側には、配線コンタクトホール３２ａが形成される。すなわち、上層金属除去部３１の内側では、ゲート絶縁膜１５及びパッシベーション膜１７が存在しない。換言すると、上層金属除去部３１の大きさは、配線コンタクトホール３２ａより大きく形成される。すなわち、金属膜は、配線コンタクトホール３２ａの外側に形成される。つまり、金属膜は、配線コンタクトホール３２ａでは除去されている。配線コンタクトホール３２ａ周辺における金属膜の端部は、ゲート絶縁膜１５及びパッシベーション膜１７によって覆われる。

そして、ソース配線５のソース配線端子２９側の端部には、配線コンタクトホール３２ｂが形成される。すなわちソース配線５上の一部では、パッシベーション膜１７が存在しない。そして、配線コンタクトホール３２ａから配線コンタクトホール３２ｂに亘って、パッシベーション膜１７上に接続電極３３が形成される。すなわち、接続電極３３は、配線コンタクトホール３２ａ、３２ｂに埋設される。これにより、ソース配線５と引出し配線が電気的に接続される。すなわち、ソース配線５とソース配線端子２９が電気的に接続される。接続電極３３は、透過電極１１と同一レイヤー、同一材料で形成される。

本実施の形態にかかるＴＦＴアレイ基板１において、ゲート配線端子２８、ソース配線端子２９等の外部出力端子は金属膜を有さない。このため、劣悪環境下においても、外部出力端子の腐食等が生じにくい。また、ゲート配線６等には、金属膜を用いているので信号遅延も生じにくい。パネル切断ライン３４周辺には、ショートリング配線２７が形成される。本実施の形態では、パネル切断ライン３４周辺のショートリング配線２７は金属膜を有さない。すなわち、パネル切断ライン３４周辺では、金属膜が存在しないようにしている。このため、パネル切断ライン３４で切断したとしても、外部に金属膜が露出しない。換言すると、切断後のＴＦＴアレイ基板１には、ショートリング配線２７が端子から基板端まで形成される。そして、透明導電膜上層の金属膜は、基板端より内側に形成されている。もちろん、この金属膜も、ゲート絶縁膜１５及びパッシベーション膜１７によって覆われる。従って、劣悪環境下においても、切断断面における配線断面からの腐食等が生じにくい。上記のように、これらの金属膜は絶縁膜によって覆われるため、金属膜として用いる材料の幅が広がる。例えば、金属膜として、塩素等の存在する環境下で腐食しやすい材料を用いることも可能である。また、この場合であっても、端子等に環境腐食が発生しにくいため、本実施の形態にかかるＴＦＴ基板１は、長期使用が可能となる。

また、上層金属除去部３１内に配線コンタクトホール３２ａを形成している。換言すると、配線コンタクトホール３２内では、引出し配線は、透明導電膜単層により形成されている。また、接続電極３３も、透明導電膜によって形成される。そして、配線コンタクトホール３２ａに充填される接続電極３３は、透明導電膜単層により形成された引き出し配線に接続される。すなわち、透明導電膜同士が接触し、透明導電膜−透明導電膜コンタクトを実現することができる。これにより、コンタクト抵抗の増大を抑制できる。このため、信号遅延等も生じにくく、消費電力を抑えることができる。以上のことから、本実施の形態にかかるＴＦＴアレイ基板１によれば、信頼性を向上させることができる。

以上説明のように、本実施の形態のＴＦＴアレイ基板は、外部から接続可能な端子及び前記端子から延在する第１配線を構成する透明導電膜パターンを備える。なお、この端子とは、ゲート配線端子２８、ソース配線端子２９、共通配線端子、ＩＣ入出力端子等の外部との接続端子のことである。例えば、ゲート配線端子２８、ゲート配線端子２８から延在するゲート配線６及びゲート電極７などを構成する透明導電膜パターンを備える。そして、ＴＦＴアレイ基板は、端子上では除去され、透明導電膜パターン上において透明導電膜パターンの内側に形成された金属膜を備える。さらに、ＴＦＴアレイ基板は、金属膜を覆う絶縁膜を備える。このような構成により、信頼性を向上させることができる。

なお、ゲート配線端子２８及びソース配線端子２９は、ゲート配線６の透明導電膜と同一レイヤーの透明導電膜のみによって形成したがこれに限らない。例えば、これらの端子を、ゲート配線６の透明導電膜と同一レイヤーの透明導電膜と、透過電極１１と同一レイヤーの透明導電膜４９との積層膜としてもよい。この場合、ゲート配線端子２８上には、図５に示されるように、透明導電膜４９が形成される。図５は、ゲート配線端子２８及びその周辺領域の他の構成を示す断面図である。

また、ここでは、画素５４内の共通配線１２は、ソース配線５との交差部のみを金属膜と透明導電膜との積層膜としたがこれに限らない。配向不良領域の遮光や共通配線１２の配線抵抗低減のため、画素５４下の一部を金属膜と透明導電膜との積層膜としてもよい。

なお、ここでは、チャネルエッチ型のＴＦＴの構成を述べたが、スイッチング素子としてエッチストッパ型のＴＦＴやポリシリコンを用いたトップゲート型のＴＦＴでも構わない。

次に、図６〜１６を参照して、ＴＦＴアレイ基板１の製造工程について説明する。図６〜１６は、ＴＦＴアレイ基板１の製造工程を示す断面図である。なお、図６〜１６において、（ａ）は図２のＡ−Ａ断面、（ｂ）は図３のＢ−Ｂ断面、（ｃ）は図４のＣ−Ｃ断面における製造工程を示す。

まず、スパッタ法を用いて、絶縁性基板２５上に、透明導電膜３ａ、金属膜３ｂを順次成膜する。透明導電膜３ａとしては、ＩＴＯ、ＩＴＺＯ、ＩＺＯ、ＩＴＳＯ等の導電膜を用いることができる。金属膜３ｂとしては、Ａｌ合金、Ｃｕ合金、Ｍｏ合金、Ａｇ合金、Ｃｒ合金等の金属膜を用いることができる。さらに、金属膜３ｂとしては、透明導電膜３ａとのコンタクトが良好な導電膜を下層とし、低抵抗な金属膜を上層とした積層膜を用いることもできる。本実施の形態では、絶縁性基板２５としてガラス基板、透明導電膜３ａとしてアモルファスＩＴＯ膜、金属膜３ｂとしてＡｌ合金膜を用いる。

次に、第１の写真製版工程にて、金属膜３ｂ上に、２段階の膜厚を有するレジスト３０を形成する。具体的には、ゲート配線６、ゲート電極７、引出し配線、共通配線１２、及びショートリング配線２７の形成領域上に、厚膜レジストパターンを形成する。なお、引出し配線の形成領域上では、上層金属除去部３１の外側に厚膜レジストパターンを形成する。共通配線１２の形成領域上では、ソース配線５との交差部のみに厚膜レジストパターンを形成する。ショートリング配線２７の形成領域上では、パネル切断ライン３４近傍を除いて、除去領域５１のみに厚膜レジストパターンを形成する。すなわち、図１に示されるショートリング配線２７のＬ字型の部分に厚膜レジストパターンを形成する。

そして、共通配線１２、ショートリング配線２７、ゲート配線端子２８、及びソース配線端子２９の形成領域上に薄膜レジストパターンを形成する。さらに、上層金属除去部３１にも薄膜レジストパターンを形成する。なお、共通配線１２及びショートリング配線２７の形成領域上では、厚膜レジストパターンが形成される部分以外の部分に薄膜レジストパターンを形成する。

ここで、２段階の膜厚を有するレジスト３０の形成方法について説明する。まず、感光性樹脂であるレジスト３０を成膜する。そして、フォトマスク上からレジスト３０を露光する。レジスト３０としてポジ型レジストを用いた場合、厚膜レジストパターンの形成領域のレジスト３０は露光しない。そして、薄膜レジストパターンの形成領域のレジスト３０は中間露光する。そして、それ以外の領域のレジスト３０は完全に露光する。

また、多階調マスク上からレジスト３０を露光する場合、１回の露光によりレジスト３０の各領域に対する露光量を調整することができる。多階調マスクとは、露光領域、中間露光領域、未露光領域の３段階の露光レベルを実現できるフォトマスクであり、ハーフトーンマスク及びグレイトーンマスクがある。もちろん、通常のフォトマスクを用いて、強い光量で照射を行う露光工程と、弱い光量で照射を行う露光工程とに分けて行ってもよい。その後、現像することにより、２段階の膜厚を有するレジスト３０が形成される。以上の工程により、図６に示す構成となる。

次に、薄膜レジストパターン及び厚膜レジストパターンを有するレジスト３０をマスクとして、金属膜３ｂをエッチングする。これにより、レジスト３０が形成されていない領域の金属膜３ｂが除去される。また、金属膜３ｂは、レジスト３０のパターンより小さくパターン形成される。すなわち、金属膜３ｂのパターンの外側までレジスト３０が形成される。本実施の形態では、燐酸・硝酸・酢酸の混液を用いたウェットエッチング法にて、金属膜３ｂとしてのＡｌ合金膜をエッチングする。なお、エッチング法としては、これに限らず、その他のエッチング液を用いたウェットエッチング法でもよく、さらにはドライエッチング法でもよい。また、金属膜３ｂとして他の合金を用いた場合は、それぞれの合金膜に適したエッチング液で処理するのが望ましい。以上の工程により、図７に示す構成となる。

次に、レジスト３０を変形させて、エッチングされた金属膜３ｂのエッジを覆う形状とする。具体的には、レジスト３０を軟化させて、エッチングされた金属膜３ｂのエッジを覆う形状とする。これにより、後にエッチングされる透明導電膜３ａの仕上がり寸法は、金属膜３ｂのエッチングばらつきの影響を受けない。以上の工程により、図８に示す構成となる。

次に、変形させたレジスト３０をマスクとして、透明導電膜３ａをエッチングする。これにより、レジスト３０のパターンと略同一形状の透明導電膜３ａがパターン形成される。透明導電膜３ａは、上層の金属膜３ｂのパターンより若干大きくパターン形成される。すなわち、金属膜３ｂは、下層の透明導電膜３ａのパターンからはみ出さないように形成されている。本実施の形態では、シュウ酸を用いたウェットエッチング法にて、透明導電膜３ａとしてのＩＴＯ膜をエッチングする。なお、エッチング法としては、これに限らず、上層の金属膜３ｂとの選択性のあるエッチング液を用いたウェットエッチング法であればよい。以上の工程により、図９に示す構成となる。

次に、プラズマアッシング法を用いて、レジスト３０の薄膜レジストパターンを除去する。すなわち、厚膜レジストパターンのみを残す。これにより、共通配線１２の一部、ショートリング配線２７の一部、ゲート配線端子２８、及びソース配線端子２９の形成領域では、金属膜３ｂが露出する。また、上層金属除去部３１でも金属膜３ｂが露出する。以上の工程により、図１０に示す構成となる。

次に、残ったレジスト３０、すなわち厚膜レジストパターンをマスクとして、露出した金属膜３ｂをエッチングする。これにより、共通配線１２の一部、ショートリング配線２７の一部、ゲート配線端子２８、及びソース配線端子２９の形成領域では、透明導電膜３ａが露出する。そして、上層金属除去部３１でも、透明導電膜３ａが露出する。換言すると、ゲート配線端子２８、ソース配線端子２９、上層金属除去部３１等の外側に金属膜３ｂが形成される。また、パネル切断ライン３４周辺より外側に金属膜３ｂが形成される。以上の工程により、図１１に示す構成となる。

次に、レジスト３０を除去して、ゲート配線６、ゲート電極７、共通配線１２、ゲート配線端子２８、ソース配線端子２９、引出し配線、及びショートリング配線２７を形成する。以上の工程により、図１２に示す構成となる。

なお、続いて実施されるゲート絶縁膜１５の成膜工程において、透明導電膜３ａとしてのアモルファスＩＴＯが結晶化する基板温度に達しない場合、ＩＴＯ膜を結晶化させるためにアニールを行う。具体的には、レジスト３０除去後に、アニールを行う。もちろん、ゲート絶縁膜１５の成膜工程において、アモルファスＩＴＯが結晶化する基板温度に達すれば、別途アニールする必要はない。

次に、プラズマＣＶＤ法にて、ゲート絶縁膜１５、半導体層１４、及びオーミックコンタクト層１６を順次成膜する。これらは、透明導電膜３ａ及び金属膜３ｂを覆うように成膜される。本実施の形態では、ゲート絶縁膜１５としてＳｉＮ膜を用いる。第２の写真製版工程により、ゲート電極７上に、島状のレジストを形成する。そして、レジストをマスクとして、ドライエッチング法にて、半導体層１４及びオーミックコンタクト層１６をエッチングする。その後、レジストを除去して、半導体層１４及びオーミックコンタクト層１６を島状に形成する。なお、ゲート配線端子２８及びソース配線端子２９の周辺領域では、半導体層１４及びオーミックコンタクト層１６は全て除去される。以上の工程により、図１３に示す構成となる。

次に、スパッタ法を用いて、第１の導電膜を成膜する。第１の導電膜としては、Ｃｒ、Ｍｏ合金、Ａｌ合金、Ａｇ合金等の低抵抗金属膜を用いることができる。さらに、第１の導電膜としては、オーミックコンタクト層１６と良好なコンタクト特性を示す導電膜を下層に、透過電極１１と良好なコンタクト特性を示す導電膜等を上層に形成した積層膜を用いることもできる。本実施の形態では、第１の導電膜としてＣｒ膜を用いる。そして、第３の写真製版工程により、ソース配線５、ソース電極８、及びドレイン電極９を形成するためのレジストを第１の導電膜上に形成する。次に、ウェットエッチングにて、第１の導電膜をエッチングする。そして、ドライエッチングにて、チャネル４のオーミックコンタクト層１６をエッチングする。その後、レジストを除去することにより、ソース配線５、ソース電極８、及びドレイン電極９が形成される。なお、ゲート配線端子２８の周辺領域では、第１の導電膜は全て除去される。以上の工程により、図１４に示す構成となる。

そして、特性改善のため、Ｈ_２、Ｈｅなどのプラズマ処理を行う。次に、プラズマＣＶＤ法にて、これらを覆うように、パッシベーション膜１７を成膜する。本実施の形態では、パッシベーション膜１７としてＳｉＮ膜を用いる。そして、第４の写真製版工程により、コンタクトホール１３、３２ａ、３２ｂ、ゲート配線端子２８の開口、及びソース配線端子２９の開口を形成するためのレジストをパッシベーション膜１７上に形成する。次に、レジストをマスクとして、ドライエッチング法にて、ゲート絶縁膜１５及びパッシベーション膜１７をエッチングする。そして、レジストを除去して、コンタクトホール１３、３２ａ、３２ｂ、ゲート配線端子２８の開口、及びソース配線端子２９の開口を形成する。

具体的には、ドレイン電極９上のパッシベーション膜１７が除去されて、コンタクトホール１３が形成される。すなわち、コンタクトホール１３では、ドレイン電極９が露出する。そして、ゲート配線端子２８及びソース配線端子２９上では、ゲート絶縁膜１５及びパッシベーション膜１７が除去される。これにより、ゲート配線端子２８及びソース配線端子２９が露出し、外部から接続可能となる。

そして、上層金属除去部３１より内側の引出し配線上では、ゲート絶縁膜１５及びパッシベーション膜１７が除去されて、配線コンタクトホール３２ａが形成される。これにより、配線コンタクトホール３２ａでは、透明導電膜３ａが露出する。また、ソース配線５の端部上では、パッシベーション膜１７が除去されて、配線コンタクトホール３２ｂが形成される。これにより、配線コンタクトホール３２ｂでは、ソース配線５が露出する。なお、上記のように、部分的に、ゲート絶縁膜１５及びパッシベーション膜１７が除去されても、これらの絶縁膜は、少なくとも金属膜３ｂを覆うように形成される。以上の工程により、図１５に示す構成となる。

次に、スパッタ法を用いて、パッシベーション膜１７上に透明導電膜を成膜する。また、コンタクトホール１３、３２ａ、３２ｂでは、透明導電膜が埋設される。そして、第５の写真製版工程にて、透過電極１１及び接続電極３３を形成するためのレジストを形成する。本実施の形態では、透明導電膜としてアモルファスＩＴＯを用いる。そして、レジストをマスクとして、透明導電膜をエッチングする。その後、レジストを除去し、透過電極１１及び接続電極３３を形成する。

具体的には、コンタクトホール１３には透過電極１１が形成され、コンタクトホール１３を介して透過電極１１とドレイン電極９が電気的に接続される。そして、配線コンタクトホール３２ａ、３２ｂには接続電極３３が形成され、配線コンタクトホール３２ａ、３２ｂを介して引出し配線とソース配線５が電気的に接続される。次に、透過電極１１及び接続電極３３のアモルファスＩＴＯを結晶化するために、アニールを行う。以上の工程により、図１６に示す構成となる。

そして、パネル切断ライン３４で切断することにより、ＴＦＴアレイ基板１が完成する。また、ショートリング配線２７は、切断後の基板端より内側に金属膜３ｂを有する。すなわち、基板の切断面には、金属膜３ｂが存在しない。そして、ゲート配線端子２８及びソース配線端子２９にも、金属膜３ｂが存在しない。すなわち、完成したＴＦＴアレイ基板１には、表面に金属膜３ｂが露出しない。これにより、ＴＦＴアレイ基板１の信頼性が向上する。また、透明導電膜３ａ及び金属膜３ｂの積層膜のパターニング時には、２段階の膜厚を有するレジスト３０を用いる。これにより、写真製版工程を１回にすることができ、製造工程を簡略化することができる。そして、生産性を向上させることができる。

なお、図８の説明では、レジスト３０を変形させたが、エッチングの加工精度が良い場合は、この工程を省略できる。この場合、図７のように、金属膜３ｂをエッチングした後、続けて透明導電膜をエッチングする。このとき、金属膜３ｂのエッジが透明導電膜３ａのエッジの外側に配置する形状となる。これにより、画素５４は、図１７（ａ）に示す構成となる。次に、プラズマアッシング法により、レジスト３０の薄膜領域、すなわち薄膜レジストパターンを除去する。すなわち、厚膜レジストパターンのみを残す。このとき、厚膜レジストパターンのエッジは、金属膜３ｂのエッジの内側に配置する形状となる。これにより、図１７（ｂ）に示す構成となる。次に、残ったレジスト３０、すなわち厚膜レジストパターンをマスクとして、金属膜３ｂをエッチングする。金属膜３ｂのエッジは、透明導電膜３ａのエッジの内側に配置する形状となる。すなわち、金属膜３ｂは、透明導電膜３ａのパターンからはみ出さないように形成される。これにより、図１７（ｃ）に示す構成となる。その後は、図１２〜図１６と同様の工程により、ＴＦＴアレイ基板１を製造する。このように、上記の工程を変更することも可能である。

なお、図１３、１４の説明では、２回の写真製版工程によって、半導体層１４及びオーミックコンタクト層１６を島状に形成し、ソース電極８及びドレイン電極９を形成したがこれに限らない。例えば、多階調マスクを用いて、１回の写真製版工程によってこれらを形成してもよい。具体的には、多階調マスクを用いて、ソース電極８及びドレイン電極９の形成領域に厚膜レジストパターンを形成し、チャネル４の形成領域に薄膜レジストパターンを形成する。この２段階の膜厚を有するレジストパターンをマスクとして、エッチングすることにより、半導体層１４、オーミックコンタクト層１６、ソース電極８、及びドレイン電極９を形成してもよい。

また、裏面光による光リークの影響の少ないデバイスでは、ゲート電極７を金属膜３ｂと透明導電膜３ａの積層膜で形成したが、透明導電膜３ａの単層膜で形成してもよい。具体的には、図６（ａ）では厚膜レジストパターンが形成されたゲート電極７の形成領域において、薄膜レジストパターンを形成する。これにより、画素５４は、図１８（ａ）に示す構成となる。その後、図１８（ｂ）〜（ｄ）に示されるように、アッシング、エッチング等を行うことにより、ゲート電極７も透明導電膜３ａ単層で形成される。また、図１８（ｂ）〜（ｄ）は、図１７（ｂ）〜（ｄ）と同様、レジスト３０を変形させない方法でこれらを形成したが、レジスト３０を変形させてもよい。

実施の形態２．
本実施の形態は、フリンジフィールド（ＦＦＳ）駆動の液晶表示装置に用いられるＴＦＴアレイ基板１について説明する。具体的には、共通配線１２及び透過電極１１の形状が実施の形態１と異なる。本実施の形態の下部画素電極３５は、実施の形態１の共通配線１２に相当する。なお、ゲート配線端子２８、ソース配線端子２９、及びショートリング配線２７等、それ以外の構成、製造工程等は、実施の形態１と同様である。すなわち、本実施の形態でも、図１、図３、及び４に示される構成と同様の構成を有する。そして、本実施の形態でも、図６〜図１６の（ｂ）、（ｃ）に示される製造工程によりＴＦＴアレイ基板１が製造される。このため、実施の形態１と共通する説明は省略又は簡略化する。

まず、図１９、２３（ａ）を参照して、本実施の形態にかかるＴＦＴアレイ基板１の構成について説明する。図１９は、ＴＦＴアレイ基板１の画素５４の構成を示す平面図である。図２３（ａ）は、図１９のＡ−Ａ断面図である。

本実施の形態にかかるＴＦＴアレイ基板１は、下部画素電極３５が画素の略全体に形成される。すなわち、隣接するゲート配線６と、隣接するソース配線５に囲まれた領域の略全体に、下部画素電極３５が形成される。ここでは、下部画素電極３５が対向電極として機能する。すなわち、対向基板には、対向電極が形成されない。

また、ゲート配線６の延在方向で隣接する画素の下部画素電極３５は、画素の略中央部で接続されている。すなわち、下部画素電極３５の一部は、ソース配線５と交差する。ソース配線５との交差部において、下部画素電極３５は、透明導電膜、金属膜が順次積層された２層構造を有する。また、透過電極１１と重なる部分では、下部画素電極３５は、透明導電膜単層で構成される。また、実施の形態１と同様、ゲート配線６及びゲート電極７は、透明導電膜、金属膜が順次積層された２層構造を有する。

透過電極１１は、櫛歯形状に形成される。具体的には、透過電極１１は、ソース配線５に沿って形成された６本の櫛歯電極を有する。また、６本の櫛歯電極は、互いに平行に形成される。また、透過電極１１と下部画素電極３５とは、ゲート絶縁膜１５及びパッシベーション膜１７を介して重なっている。ここでは、下部画素電極３５の上方に透過電極１１が形成されている。また、各櫛歯電極の間の領域には、下部画素電極３５が存在する。そして、透過電極１１のそれぞれの櫛歯電極の端部と下部画素電極３５との間に、表示電圧に応じた電界が生じる。透過電極１１と、各櫛歯電極の両側で、透過電極１１から下方の下部画素電極３５に向かって電界が発生する。具体的には、基板面に対して斜め方向のフリンジ電界が生じる。このフリンジ電界を利用して液晶分子を駆動して、表示を行なっている。本実施の形態におけるＴＦＴアレイ基板１によっても、実施の形態１と同様の効果を奏することができる。

次に、図２０〜２３を参照して、本実施の形態にかかるＴＦＴアレイ基板１の製造工程について説明する。図２０〜２３は、ＴＦＴアレイ基板１の製造工程を示す図である。なお、図２０〜２３において、（ａ）は、図１９のＡ−Ａ断面におけるＴＦＴアレイ基板１の製造工程を示す断面図である。（ｂ）は、画素におけるＴＦＴアレイ基板１の製造工程を示す平面図である。

まず、実施の形態１と同様に、絶縁性基板２５上に、透明導電膜３ａ、金属膜３ｂを順次成膜する。そして、第１の写真製版工程にて、２段階の膜厚を有するレジスト３０を形成する。具体的には、ゲート配線６、ゲート電極７、及び下部画素電極３５の形成領域上に、厚膜レジストパターンを形成する。なお、下部画素電極３５の形成領域上では、ソース配線５との交差部のみに厚膜レジストパターンを形成する。そして、下部画素電極３５の形成領域上において、厚膜レジストパターンが形成される部分以外の部分に薄膜レジストパターンを形成する。以上の工程により、図２０に示す構成となる。

次に、レジスト３０をマスクとして、金属膜３ｂをエッチングする。これにより、レジスト３０が形成されていない領域の金属膜３ｂが除去される。そして、レジスト３０を変形、すなわち軟化させて、エッチングされた金属膜３ｂのエッジを覆う形状とする。次に、レジスト３０をマスクとして、透明導電膜３ａをエッチングする。その後、プラズマアッシング法を用いて、レジスト３０の薄膜レジストパターンを除去する。すなわち、厚膜レジストパターンのみを残す。これにより、下部画素電極３５の形成領域の一部では、金属膜３ｂが露出する。次に、残ったレジスト３０、すなわち厚膜レジストパターンをマスクとして、露出した金属膜３ｂをエッチングする。これにより、下部画素電極３５の形成領域の一部では、透明導電膜３ａが露出する。すなわち、画素内の下部画素電極３５の形成領域では、透明導電膜３ａが露出する。以上の工程により、図２１に示す構成となる。

次に、レジスト３０を除去して、ゲート配線６、ゲート電極７、及び下部画素電極３５を形成する。その後、実施の形態１と同様の方法により、ゲート絶縁膜１５、半導体層１４、オーミックコンタクト層１６、ソース電極８、ドレイン電極９、及びソース配線５を形成する。そして、プラズマＣＶＤ法にてパッシベーション膜１７を成膜する。そして、第４の写真製版工程により、コンタクトホール１３の開口を形成するためのレジストを形成する。次に、レジストをマスクとして、ドライエッチング法にて、パッシベーション膜１７をエッチングする。そして、レジストを除去し、コンタクトホール１３を形成する。具体的には、ドレイン電極９上のパッシベーション膜１７が除去されて、コンタクトホール１３が形成される。すなわち、コンタクトホール１３では、ドレイン電極９が露出する。以上の工程により、図２２に示す構成となる。

次に、スパッタ法を用いて、透明導電膜を成膜する。そして、第５の写真製版工程にて、透過電極１１を形成するためのレジストを形成する。本実施の形態では、透明導電膜としてアモルファスＩＴＯを用いる。そして、レジストをマスクとして、透明導電膜をエッチングする。その後、レジストを除去し、透過電極１１を形成する。なお、ここでは、レジストのパターンを実施の形態１のパターンから変更することにより、透過電極１１を櫛歯状に形成する。次に、透過電極１１のアモルファスＩＴＯを結晶化するために、アニールを行う。以上の工程により、図２３に示す構成となる。

以上のように、構成することにより、下部画素電極３５形成のために、新たな工程を付加することなくＴＦＴアレイ基板１を作成することができる。このため、簡便であり、生産性を向上させることができる。

実施の形態３．
本実施の形態は、半透過型の液晶表示装置に用いられるＴＦＴアレイ基板１について説明する。具体的には、共通配線１２及び画素電極の構成が実施の形態１と異なる。なお、それ以外の基本的な構成、製造工程等は、実施の形態１と同様である。また、本実施の形態でも、ＴＦＴアレイ基板１は、図１に示される構成と同様の構成を有する。このため、実施の形態１と共通する説明は省略又は簡略化する。

まず、図２４、２５を参照して、本実施の形態にかかるＴＦＴアレイ基板１の画素の構成を説明する。図２４は、ＴＦＴアレイ基板１の画素の構成を示す平面図である。図２５は、図２４のＡ−Ａ断面図である。なお、図２５においては、ＴＦＴアレイ基板１と対向配置される対向基板、及び両基板の間に形成される液晶２０も合わせて図示する。なお、ここでは、対向基板として、カラーフィルタ基板３６を用いる。

画素は、透過領域と反射領域とを有する。透過領域は、ＴＦＴとは反対側の画素の略半分に形成される。反射領域は、ＴＦＴ側の画素の略半分に形成される。反射領域には、共通配線１２、ＴＦＴ等が形成される。共通配線１２は、実施の形態１と同様の形状を有するが、実施の形態１と異なり、共通配線１２の略全体に、透明導電膜３ａ、金属膜３ｂが順次積層された２層構造を有する。共通配線１２は、後述するドレイン電極９及び反射電極１０により液晶２０を保持する容量を構成する。図２４に示されるように、ドレイン電極９は、ゲート電極７上からソース配線５に沿って画素の略中央部まで延在する。ドレイン電極９は、共通配線１２を跨ぐように形成される。

ＴＦＴを覆うように、パッシベーション膜１７が形成される。パッシベーション膜１７上には、平坦化膜１８が形成される。反射領域において、平坦化膜１８は、上層の透過電極１１との界面に凹凸形状を有する。すなわち、共通配線１２及びＴＦＴの上では、平坦化膜１８は凹凸形状を有する。これにより、反射領域での反射光を適切な散乱分布とすることができる。また、画素電極の形成領域では、平坦化膜１８の膜厚は、厚くなっており、その他の領域では、平坦化膜１８の膜厚は、薄くなっている。すなわち、平坦化膜１８の厚さは、ゲート配線６及びソース配線５の形成領域において薄くなっている。ドレイン電極９上のパッシベーション膜１７及び平坦化膜１８には、コンタクトホール１３が形成される。また、コンタクトホール１３は、ゲート電極７とは反対側のドレイン電極９端部上に形成される。コンタクトホール１３は、反射領域の端部に形成される。

平坦化膜１８上には、画素電極が形成される。画素電極は、透過領域及び反射領域を有し、透過電極１１及び反射電極１０によって構成される。透過電極１１は、画素の略全体に形成される。すなわち、透過電極１１は、透過領域及び反射領域に形成される。透過電極１１は、コンタクトホール１３に埋設される。そして、コンタクトホール１３によって、透過電極１１及びドレイン電極９が電気的に接続される。反射電極１０は、透過領域の外側において、反射領域の透過電極１１上に形成される。反射電極１０は、平坦化膜１８の凹凸上に形成される。このように、透過領域では、画素電極は、透過電極１１単層で構成される。そして、反射領域では、画素電極は、透過電極１１及び反射電極１０の積層構造を有する。また、これらを覆うように、基板全体に配向膜１９が形成される。ＴＦＴアレイ基板１は、以上のように構成される。

上記のＴＦＴアレイ基板１には、カラーフィルタ基板３６が対向配置される。カラーフィルタ基板３６は、ブラックマトリクス（ＢＭ）２４、色材２３、オーバーコート２２、対向電極２１、及び配向膜１９を有する。絶縁性基板２５下には、ＢＭ２４及び色材２３が形成される。ＢＭ２４は、ゲート配線６及びソース配線５の上に形成される。すなわち、ＢＭ２４は、格子状に形成される。色材２３は、例えばＲ（赤）Ｂ（青）Ｇ（緑）の色材であり、画素ごとに形成される。すなわち、ＢＭ２４が形成されない部分に、色材２３が形成される。

ＢＭ２４及び色材２３を覆うように、オーバーコート２２が形成される。透過領域では、オーバーコート２２の膜厚は、薄くなっている。反射領域では、オーバーコート２２の膜厚は、厚くなっている。すなわち、反射電極１０上では、オーバーコート２２の膜厚は、厚くなっている。従って、反射領域における両基板の間隔は、透過領域における両基板の間隔より狭くなっている。オーバーコート２２を覆うように、対向電極２１、配向膜１９が順次形成されている。カラーフィルタ基板３６は、以上のように構成される。また、両基板間には、液晶２０が充填されている。

次に、図３０（ｂ）を参照して、ゲート配線端子２８及びその周辺領域について説明する。図３０（ｂ）は、ゲート配線端子２８及びその周辺領域の構成を示す断面図である。

ゲート配線端子２８及びその周辺領域は、実施の形態１で示した構成と同様の構成を有する。さらに、本実施の形態では、パッシベーション膜１７上に平坦化膜１８が形成される。平坦化膜１８は、下層のパッシベーション膜１７及びゲート絶縁膜１５と共通する部分に形成される。つまり、ゲート配線端子２８上では、ゲート絶縁膜１５、パッシベーション膜１７、及び平坦化膜１８は存在せず、ゲート配線端子２８が露出している。また、ゲート配線端子２８近傍の透明導電膜パターン外周は、ゲート絶縁膜１５、パッシベーション膜１７、及び平坦化膜１８によって覆われる。また、ゲート配線端子２８及びその周辺領域では、平坦化膜１８の膜厚は、薄くなっている。なお、図３０（ｂ）を含め、以降参照する図面では、膜厚の薄い平坦化膜を１８ｂで示す。

次に、図３０（ｃ）を参照して、ソース配線端子２９及びその周辺領域について説明する。図３０（ｃ）は、ソース配線端子２９及びその周辺領域の構成を示す断面図である。

絶縁性基板２５上には、ソース配線端子２９、ショートリング配線２７、ソース配線５、ゲート絶縁膜１５、及びパッシベーション膜１７が形成される。これらは、実施の形態１と同様の構成を有する。そして、パッシベーション膜１７上に、平坦化膜１８が形成される。平坦化膜１８は、下層のパッシベーション膜１７と共通する部分に形成される。つまり、ソース配線端子２９上では、ゲート絶縁膜１５、パッシベーション膜１７、及び平坦化膜１８は存在せず、ソース配線端子２９が露出している。また、ソース配線端子２９近傍の透明導電膜パターン外周では、ゲート絶縁膜１５、パッシベーション膜１７、及び平坦化膜１８によって覆われる。

そして、上層金属除去部３１の内側にある配線コンタクトホール３２ａでは、ゲート絶縁膜１５、パッシベーション膜１７、及び平坦化膜１８が存在しない。配線コンタクトホール３２ｂでは、パッシベーション膜１７及び平坦化膜１８が存在しない。接続電極は、透過電極１１、反射電極１０が順次積層された２層構造を有する。接続電極が配線コンタクトホール３２ａ、３２ｂに埋設されることにより、引出し配線とソース配線５とが電気的に接続する。接続電極の下層の平坦化膜１８は、膜厚が厚くなっている。また、それ以外の平坦化膜１８は、膜厚が薄くなっている。

本実施の形態にかかるＴＦＴアレイ基板１によっても、実施の形態１と同様の効果を奏することができる。また、上記のように、ＴＦＴアレイ基板１を半透過型液晶表示装置に用いる場合、共通配線１２は、反射領域に形成される。このため、画素内においても、共通配線１２は、透明導電膜、金属膜が順次積層された２層構造を有する。すなわち、画素内においても、共通配線１２は、金属膜を有する。このため、共通信号の遅延等が生じにくくなる。

なお、平坦化膜１８を下層のゲート絶縁膜１５やパッシベーション膜１７と略共通する部分に形成したがこれに限らない。端子の端部と端子周辺及びパネル切断ライン周辺の平坦化膜１８は、平坦化膜１８の形成時もしくは画素電極形成時に除去されてもよい。

次に、図２６〜３０を参照して、本実施の形態にかかるＴＦＴアレイ基板１の製造工程について説明する。図２６〜３０は、ＴＦＴアレイ基板１の製造工程を示す断面図である。なお、図２６〜３０において、（ａ）は図２４のＡ−Ａ断面図における製造工程を示す。（ｂ）は、ゲート配線端子２８及びその周辺領域の製造工程を示す。（ｃ）は、ソース配線端子２９及びその周辺領域の製造工程を示す。

まず、ソース電極８、ドレイン電極９、ソース配線５の形成工程まで実施の形態１と同様に行う。なお、上記のように、本実施の形態における共通配線１２は、略全体的に透明導電膜と金属膜との２層構造を有する。このため、共通配線１２の金属膜を除去しないレジスト形状とする。次に、これらを覆うように、パッシベーション膜１７、平坦化膜１８を順次成膜する。そして、第４の写真製版工程にて、平坦化膜１８をパターニングする。

具体的には、反射領域の平坦化膜１８は、部分的に露光して現像される。これにより、反射領域の平坦化膜１８には、凹凸が形成される。また、同工程にて、コンタクトホール１３、３２ａ、３２ｂ、ゲート配線端子２８、及びソース配線端子２９の形成領域では、平坦化膜１８に開口が形成される。すなわち、これらの形成領域では、平坦化膜１８が除去される。次に、パターニングされた平坦化膜１８をマスクとして、ドライエッチング法によりパッシベーション膜１７及びゲート絶縁膜１５をエッチングする。これにより、実施の形態１と同様、コンタクトホール１３、３２ａ、３２ｂ、ゲート配線端子２８の開口、及びソース配線端子２９の開口が形成される。以上の工程により、図２６に示す構成となる。

次に、スパッタ法を用いて、平坦化膜１８上に、透過電極用の透明導電膜４９、反射膜５０を順次成膜する。また、コンタクトホール１３、３２ａ、３２ｂでは、透明導電膜４９及び反射膜５０が埋設される。透明導電膜４９としては、ＩＴＯ、ＩＴＳＯ、ＩＺＯ等の透明導電膜を用いることができる。反射膜５０としては、Ａｌ合金や、Ａｇ合金等の高反射金属を用いることができる。また、反射膜５０としては、下層にコンタクトメタルを有する積層膜を用いることができる。さらには、焼きつき防止のために、反射膜５０の最上層に透明導電膜の薄膜を積層してもよい。本実施の形態では、透明導電膜４９としてアモルファスＩＴＯ、反射膜５０としてＡｌ合金を用いる。そして、第５の写真製版工程にて、画素電極及び接続電極の形成領域上に２段階の膜厚を有するレジスト３０を形成する。また、ゲート配線端子２８及びソース配線端子２９を含め、それ以外の領域上には、レジスト３０を形成しない。

具体的には、反射電極１０及び接続電極の形成領域上に、厚膜レジストパターンを形成する。すなわち、反射領域の画素電極及び接続電極の形成領域上に、厚膜レジストパターンを形成する。なお、図２７（ａ）において、厚膜レジストパターンの膜厚はｄ３で示す。そして、透過電極１１単層で構成される画素電極の形成領域上に、薄膜レジストパターンを形成する。すなわち、透過領域の画素電極の形成領域上に、薄膜レジストパターンを形成する。なお、図２７（ａ）において、薄膜レジストパターンの膜厚はｄ４で示す。もちろん、膜厚ｄ３より膜厚ｄ４が薄くなるようにレジスト３０は形成される。以上の工程により、図２７に示す構成となる。

次に、２段階の膜厚を有するレジスト３０をマスクとして、反射膜５０、透明導電膜４９の順でエッチングを行う。これにより、レジスト３０が形成されていない領域の反射膜５０及び透明導電膜４９が除去される。すなわち、ゲート配線端子２８及びその周辺領域では、反射膜５０、透明導電膜４９が全て除去される。以上の工程により、図２８に示す構成となる。

次に、プラズマアッシング法を用いて、レジスト３０の薄膜レジストパターンを除去する。すなわち、厚膜レジストパターンのみを残し、透過電極１１を形成するためのレジストパターンとする。これにより、透過電極１１単層で構成される画素電極の形成領域では、反射膜５０が露出する。すなわち、透過領域の画素電極の形成領域では、反射膜５０が露出する。また、薄膜レジストパターンを除去すると同時に、透明導電膜４９に覆われていない平坦化膜１８をエッチングする。これにより、画素電極及び接続電極の形成領域以外に対応する平坦化膜１８が減厚される。すなわち、ゲート配線６、ソース配線５、及びショートリング配線２７上では、平坦化膜１８が減厚される。なお、図２９（ａ）において、減厚される平坦化膜１８の膜厚をｄ２で示す。以上の工程により、図２９に示す構成となる。

次に、残った厚膜レジストパターンをマスクとして、露出した反射膜５０をエッチングする。これにより、反射電極１０がパターン形成される。すなわち、透過領域では、反射膜５０が除去され、透明導電膜４９が露出する。その後、レジスト３０を除去し、画素電極及び接続電極を構成する透過電極１１及び反射電極１０が形成される。具体的には、コンタクトホール１３には透過電極１１及び反射電極１０が形成され、コンタクトホール１３を介して画素電極とドレイン電極９が電気的に接続される。そして、配線コンタクトホール３２ａ、３２ｂには透過電極１１及び反射電極１０が形成され、配線コンタクトホール３２ａ、３２ｂを介して引出し配線とソース配線５が電気的に接続される。次に、透過電極１１のアモルファスＩＴＯを結晶化するために、アニールを行う。これにより、図３０に示す構成となる。

従来の透過電極１１及び反射電極１０の形成工程において、２段階の膜厚を有するレジストを用いてパターン形成する場合、プロセスの揺らぎにより、端子上に反射膜が残る場合がある。具体的には、薄膜レジストパターンが段差の影響で、本来の設定膜厚より厚くなってしまう。そして、この厚くなった薄膜レジストパターンは、アッシングによって完全に除去することができず、反射膜のエッチング残が発生する。このため、端子の信頼性が確保することができない。しかし、本実施の形態によれば、図２７に示されるように、端子上にマスクとして用いるレジストパターンが存在しないため、端子上に反射膜が残りにくくなる。このため、十分に端子の信頼性を確保することができる。

実施の形態４．
上記の実施の形態では、表示装置に用いるＴＦＴアレイ基板１について説明したが、本実施の形態では、センシング装置に用いるＴＦＴアレイ基板１について説明する。また、本実施の形態でも、ＴＦＴアレイ基板１は、図１に示される構成と略同様の構成を有する。このため、上記の実施の形態と共通する説明は省略又は簡略化する。まず、図３１、３２を参照して、本実施の形態にかかるＴＦＴアレイ基板１の画素の構成について説明する。図３１は、ＴＦＴアレイ基板１の画素の構成を示す平面図である。図３２は、図３１のＡ−Ａ断面図である。

ＴＦＴアレイ基板１の検出領域には、複数のゲート配線６、複数のデータ配線３７、及び複数のバイアス配線３８が形成されている。複数のゲート配線６は平行に設けられている。同様に、複数のデータ配線３７と複数のバイアス配線３８は平行に設けられている。なお、バイアス配線３８は、隣接するデータ配線３７間にそれぞれ設けられている。すなわち、データ配線３７とバイアス配線３８とは、交互に配置されている。

そして、ゲート配線６とデータ配線３７とは、互いに交差するように形成されている。同様に、ゲート配線６とバイアス配線３８とは、互いに交差するように形成されている。ゲート配線６とデータ配線３７とは直交している。同様に、ゲート配線６とバイアス配線３８とは直交している。隣接するゲート配線６と、隣接するデータ配線３７とで囲まれた領域が画素となる。従って、検出領域では、画素がマトリクス状に配列される。

図３２に示されるように、ガラス等からなる透明な絶縁性基板２５上には、ゲート電極７が形成される。ゲート電極７は、ゲート配線６から延在する。なお、ゲート電極７及びゲート配線６は、実施の形態１と同様の構成を有する。ゲート電極７は、透明導電膜、金属膜が順次積層された２層構造を有する。ゲート電極７において、上層の金属膜は、下層の透明導電膜パターンより若干小さく形成される。ゲート電極７を覆うように、ゲート絶縁膜１５が形成される。

そして、ゲート絶縁膜１５上には、半導体層１４が形成される。半導体層１４は、ゲート絶縁膜１５を介して、ゲート電極７と対向配置される。半導体層１４上には、オーミックコンタクト層１６が形成される。オーミックコンタクト層１６は、不純物元素を含む半導体層であり、導電性を有する。オーミックコンタクト層１６は、半導体層１４の両端に形成される。すなわち、ゲート電極７上において、半導体層１４の中央部には、オーミックコンタクト層１６が存在しない。このオーミックコンタクト層１６が形成されていない部分がチャネル４である。そして、チャネル４の外側に、ソース・ドレイン領域が形成される。

オーミックコンタクト層１６上には、ソース電極８及びドレイン電極９が形成される。ソース電極８は、ソース領域上に形成される。ドレイン電極９は、ドレイン領域上に形成される。上記のように、オーミックコンタクト層１６は、半導体層１４の両端に形成される。すなわち、チャネル４を挟んで、ソース電極８、ドレイン電極９が形成される。図３１に示されるように、ソース電極８は、半導体層１４からデータ配線３７まで延在して形成される。ドレイン電極９は、半導体層１４からフォトダイオード下部電極４７まで延在して形成される。

ソース電極８及びドレイン電極９を覆うように、パッシベーション膜１７が形成される。ドレイン電極９上のパッシベーション膜１７には、コンタクトホールＣＨ１が形成される。すなわち、ドレイン電極９上の一部では、パッシベーション膜１７が存在しない。そして、フォトダイオード下部電極４７は、画素の略全体に形成される。すなわち、フォトダイオード下部電極４７は、隣接するゲート配線６及び隣接するデータ配線３７に取り囲まれる領域に形成される。フォトダイオード下部電極４７は、コンタクトホールＣＨ１に埋設される。そして、コンタクトホールＣＨ１を介して、フォトダイオード下部電極４７とドレイン電極９が電気的に接続される。

フォトダイオード下部電極４７上の略全体には、フォトダイオード１００が形成される。本実施の形態では、フォトダイオード１００として、ｐｉｎ構造のフォトダイオードを用いている。すなわち、フォトダイオード１００は、ｐｎ接合の中間にキャリアが少なく抵抗の大きい真性半導体の層（イントリンシック層）を設ける構造を有する。具体的には、フォトダイオード下部電極４７側から、Ｐをドープしたアモルファスシリコン（ｎ^＋ａ−Ｓｉ）膜３９、イントリンシックなアモルファスシリコン（ｉ−Ｓｉ）膜４０、Ｂをドープしたアモルファスシリコン（ｐ^＋ａ−Ｓｉ）膜４１を順次積層した構成を有する。そして、フォトダイオード１００上には、透明電極４２が形成される。すなわち、対向する電極間にフォトダイオード１００を挟む構成を有する。このような構成により、フォトダイオード１００は、入射光量に応じて出力電流が変化する光センサとして機能する。

これらを覆うように、透明電極４２上に、第２パッシベーション膜４３が形成される。ソース電極８上のパッシベーション膜１７及び第２パッシベーション膜４３には、コンタクトホールＣＨ２が形成される。すなわち、ソース電極８上の一部では、パッシベーション膜１７及び第２パッシベーション膜４３が存在しない。また、透明電極４２上の第２パッシベーション膜４３には、コンタクトホールＣＨ３が形成される。すなわち、透明電極４２上の一部では、第２パッシベーション膜４３が存在しない。

第２パッシベーション膜４３上には、データ配線３７、バイアス配線３８、及び遮光層４４が形成される。図３１に示されるように、データ配線３７は、コンタクトホールＣＨ２を通るように直線状に延在する。また、データ配線３７は、コンタクトホールＣＨ２に埋設される。そして、コンタクトホールＣＨ２を介して、ソース電極８とデータ配線３７が電気的に接続される。データ配線３７は、複数の画素５４に亘って延在し、それぞれの画素５４のソース電極８からフォトダイオード１００によって変換された電荷を読み出す。

図３１に示されるように、バイアス配線３８は、コンタクトホールＣＨ３を通るように直線状に延在する。また、バイアス配線３８は、コンタクトホールＣＨ３に埋設される。そして、コンタクトホールＣＨ３を介して、透明電極４２とバイアス配線３８が電気的に接続される。バイアス配線３８は、複数の画素５４に亘って延在し、それぞれの画素５４の透明電極４２に負バイアスを供給する。これにより、フォトダイオード１００をオフ状態にする。遮光層４４は、ＴＦＴ上に形成される。遮光層４４は、矩形状に形成される。バイアス配線３８及び遮光層４４は、一体的に形成される。もちろん、これに限らず、バイアス配線３８及び遮光層４４を、個々に形成してもよい。また、バイアス配線３８の幅より、遮光層４４の幅が大きくなっている。そして、これらを覆うように、第３パッシベーション膜４５、第４パッシベーション膜４６が順次形成される。第４パッシベーション膜４６は、表面が平坦になっている。第４パッシベーション膜４６は、例えば有機樹脂などから形成される。

次に、図３３を参照して、ゲート配線端子２８及びその周辺領域について説明する。図３３は、ゲート配線端子２８及びその周辺領域の構成を示す断面図である。

絶縁性基板２５上には、ゲート配線端子２８、ショートリング配線２７、ゲート配線６、ゲート絶縁膜１５、及びパッシベーション膜１７が形成される。これらは、実施の形態１と同様の構成を有する。そして、パッシベーション膜１７上に、第２パッシベーション膜４３、第３パッシベーション膜４５、第４パッシベーション膜４６が順次形成される。第２パッシベーション膜４３、第３パッシベーション膜４５、及び第４パッシベーション膜４６は、下層のパッシベーション膜１７と共通する部分に形成される。すなわち、ゲート配線端子２８上では、ゲート絶縁膜１５、パッシベーション膜１７、第２パッシベーション膜４３、第３パッシベーション膜４５、及び第４パッシベーション膜４６に開口が形成される。また、ゲート配線端子２８及びパネル切断ライン３４周辺では、ゲート配線６の金属膜と同一レイヤーの金属膜が存在しない。すなわち、ゲート配線端子２８では、ゲート配線６の透明導電膜から延在する透明導電膜が露出している。

次に、図３４を参照して、データ配線端子４８及びその周辺領域について説明する。図３４は、データ配線端子４８及びその周辺領域の構成を示す断面図である。

絶縁性基板２５上には、データ配線端子４８及びショートリング配線２７が形成される。データ配線端子４８及び引出し配線は、実施の形態１で参照した図１６（ｃ）におけるソース配線端子２９及び引出し配線と同様の構成を有する。また、ショートリング配線２７も、実施の形態１と同様の構成を有する。これらを覆うように、ゲート絶縁膜１５、パッシベーション膜１７、及び第２パッシベーション膜４３が順次形成される。これにより、引出し配線及びショートリング配線２７が有する金属膜は、これらの絶縁膜によって覆われる。引出し配線上において、ゲート絶縁膜１５、パッシベーション膜１７、及び第２パッシベーション膜４３には、配線コンタクトホール３２が形成される。配線コンタクトホール３２は、上層金属除去部３１の内側に形成される。

データ配線３７は、配線コンタクトホール３２に埋設される。そして、コンタクトホール３２を介して、引出し配線とデータ配線３７が電気的に接続される。これにより、データ配線端子４８とデータ配線３７とが電気的に接続される。データ配線３７を覆うように、第３パッシベーション膜４５、第４パッシベーション膜４６が順次形成される。そして、実施の形態１と同様、データ配線端子４８上では、ゲート絶縁膜１５、パッシベーション膜１７、第２パッシベーション膜４３、第３パッシベーション膜４５、及び第４パッシベーション膜４６に開口が形成される。また、これらのデータ配線端子４８及びパネル切断ライン３４周辺では、引出し配線の金属膜と同一レイヤーの金属膜が存在しない。すなわち、データ配線端子４８では、引出し配線の透明導電膜から延在する透明導電膜が露出している。

本実施の形態にかかるＴＦＴアレイ基板１は以上のように構成される。本実施の形態にかかるＴＦＴアレイ基板１によっても、実施の形態１と同様の効果を奏することができる。

また、上記の説明では、ゲート配線端子２８、データ配線端子４８、及びパネル切断ライン３４の周辺にも、第３パッシベーション膜４５及び第４パッシベーション膜４６を形成したがこれに限らない。例えば、図３５に示すように、パネル切断ライン３４周辺の第３パッシベーション膜４５及び第４パッシベーション膜４６を除去してもよい。すなわち、ショートリング配線２７の金属膜上において、第３パッシベーション膜４５及び第４パッシベーション膜４６を除去してもよい。

さらに、図３６に示すように、ゲート配線端子２８及びパネル切断ライン３４周辺の第３パッシベーション膜４５及び第４パッシベーション膜４６を除去してもよい。すなわち、ゲート配線端子２８周辺からショートリング配線２７上に亘って、第３パッシベーション膜４５及び第４パッシベーション膜４６を除去してもよい。この構成により、基板切断不良を抑制すると共に、外部からの入力端子の圧着不良を低減できる。なお、ここでは、図３５、３６を参照して、ゲート配線端子２８及びその周辺領域の他の例を示したが、データ配線端子４８及びその周辺領域でも同様の構成とすることが可能である。

次に、図３７〜４０を参照して、本実施の形態にかかるＴＦＴアレイ基板１の製造工程について説明する。図３７〜４０は、ＴＦＴアレイ基板１の製造工程を示す断面図である。なお、図３７〜４０において、（ａ）は図３１のＡ−Ａ断面における製造工程を示す。（ｂ）は、ゲート配線端子２８及びその周辺領域の製造工程を示す。（ｃ）は、データ配線端子４８及びその周辺領域の製造工程を示す。

ソース電極８及びドレイン電極９の形成工程まで実施の形態１と同様に行う。なお、データ配線端子４８及びその周辺領域は、実施の形態１のソース配線端子２９及びその周辺領域と同様に形成する。また、本実施の形態では、共通配線１２を形成しない。このため、実施の形態１とレジスト３０の形状を変更し、共通配線１２が形成された領域の透明導電膜及び金属膜を除去する。そして、特性改善のため、Ｈ_２、Ｈｅなどのプラズマ処理を行う。そして、これらを覆うように、プラズマＣＶＤ等の方法を用いて、パッシベーション膜１７を成膜する。本実施の形態では、パッシベーション膜１７として、誘電率の低い酸化珪素（ＳｉＯ_２）膜用いる。そして、ＳｉＯ_２膜を２００〜４００ｎｍの膜厚に成膜する。次に、第４の写真製版工程により、コンタクトホールＣＨ１を形成するためのレジストを形成する。次に、レジストをマスクとして、ドライエッチング法にて、パッシベーション膜１７をエッチングする。そして、レジストを除去することにより、コンタクトホールＣＨ１が形成される。具体的には、ドレイン電極９上のパッシベーション膜１７が除去されて、コンタクトホールＣＨ１が形成される。すなわち、コンタクトホールＣＨ１では、ドレイン電極９が露出する。以上の工程により、図３７に示す構成となる。

次に、スパッタ法を用いて、フォトダイオード下部電極４７となる導電膜を成膜する。また、コンタクトホールＣＨ１には、導電膜が埋設される。導電膜としては、Ｃｒ膜等のオーミックコンタクトが取れる金属を用いる。引き続いて、プラズマＣＶＤ法を用いて、ｎ^＋ａ−Ｓｉ膜３９、ｉ−Ｓｉ膜４０、ｐ^＋ａ−Ｓｉ膜４１を順次成膜する。これらは、フォトダイオード１００構成する。また、これらは、１度も真空を破らずに同一成膜室で順番に成膜される。また、ｎ^＋ａ−Ｓｉ膜３９は膜厚２０〜１００ｎｍ、ｉ−Ｓｉ膜４０は膜厚０．５〜２．０μｍ、ｐ^＋ａ−Ｓｉ膜４１は膜厚１０〜５０ｎｍにする。そして、ｐ^＋ａ−Ｓｉ膜４１上に透明導電膜を成膜する。ここでは、例えばアモルファスＩＴＯ、ＩＺＯ、ＩＴＺＯ、ＩＴＳＯのいずれかのターゲットを用いたスパッタ法により非晶質透明導電膜を成膜する。

そして、第５の写真製版工程にて、透明電極４２を形成するためのレジストを透明導電膜上に形成する。そして、レジストをマスクとして、透明導電膜をエッチングする。ここでは、例えばシュウ酸を用いたウェットエッチング法を行う。その後、レジストを除去し、透明電極４２を形成する。本実施の形態では、上記のように、透明導電膜として、アモルファスＩＴＯ、ＩＺＯ、ＩＴＺＯ、ＩＴＳＯのいずれかを含む膜を用いる。このため、下層のｐ^＋ａ−Ｓｉ膜４１上に微小な結晶粒をほとんど含まない非結晶状態で透明導電膜を成膜することができる。従って、エッチング残渣が生じにくくなるという効果を奏する。なお、透明導電膜としては、上記材料を混合した膜を用いてもよいし、それぞれの材料からなる膜を積層させた構造としてもよいし、混合させた膜を積層させてもよい。

次に、第６の写真製版工程にて、透明電極４２上にａ−Ｓｉ膜を形成するためのレジストを形成する。ここでのレジストは、透明電極４２のパターンより一回り大きいパターンを有する。そして、レジストをマスクとして、ａ−Ｓｉ膜をエッチングする。すなわち、ｎ^＋ａ−Ｓｉ膜３９、ｉ−Ｓｉ膜４０、及びｐ^＋ａ−Ｓｉ膜４１の３層をエッチングする。ここでは、例えばＳＦ_６とＨＣｌの混合ガスのプラズマを用いたドライエッチング法を行う。その後、レジストを除去し、フォトダイオード１００が形成される。

次に、第７の写真製版工程にて、フォトダイオード下部電極４７を形成するためのレジストを形成する。ここでのレジストは、フォトダイオード１００のパターンより一回り大きいパターンを有する。そして、レジストをマスクとして、導電膜をエッチングする。ここでは、例えば硝酸と硝酸セリウムアンモニウムの混液を用いたウェットエッチング法を行う。その後、レジストを除去し、フォトダイオード下部電極４７を形成する。また、コンタクトホールＣＨ１にもフォトダイオード下部電極４７が形成され、コンタクトホールＣＨ１を介してフォトダイオード下部電極４７とドレイン電極９が電気的に接続される。なお、ゲート配線端子２８及びその周辺領域では、上記の導電膜、ａ−Ｓｉ膜、及び透明導電膜は全て除去される。データ配線端子４８及びその周辺領域でも同様に除去される。以上の工程により、図３８に示す構成となる。

次に、透明電極４２上に、フォトダイオード１００を保護するための第２パッシベーション膜４３を成膜する。第２パッシベーション膜４３は、データ配線３７とバイアス配線３８にかかる付加容量を小さくするために形成される。このため、第２パッシベーション膜４３としては、例えば０．５〜１．５μｍの膜厚で成膜された誘電率の低い酸化珪素膜を用いる。なお、第２パッシベーション膜４３として酸化珪素膜を挙げたが、ＳｉＮ膜等でもよく、さらには段差低減のためＳＯＧ膜との積層膜でもよい。

そして、第８の写真製版工程により、コンタクトホールＣＨ２、ＣＨ３、３２、ゲート配線端子２８の開口、データ配線端子４８の開口を形成するためのレジストを形成する。次に、レジストをマスクとして、第２パッシベーション膜４３、パッシベーション膜１７、及びゲート絶縁膜１５をエッチングする。ここでは、ＣＦ_４とＡｒの混合ガスのプラズマを用いたドライエッチング法を行う。そして、レジストを除去することにより、コンタクトホールＣＨ２、ＣＨ３、３２、ゲート配線端子２８の開口、データ配線端子４８の開口が形成される。

具体的には、ソース電極８上のパッシベーション膜１７及び第２パッシベーション膜４３が除去されて、コンタクトホールＣＨ２が形成される。すなわち、コンタクトホールＣＨ２では、ソース電極８が露出する。そして、透明電極４２上の第２パッシベーション膜４３が除去されて、コンタクトホールＣＨ３が形成される。すなわち、コンタクトホールＣＨ３では、透明電極４２が露出する。

そして、上層金属除去部３１内の引出し配線上のゲート絶縁膜１５、パッシベーション膜１７、及び第２パッシベーション膜４３が除去されて、コンタクトホール３２が形成される。すなわち、コンタクトホール３２では、引出し配線の透明導電膜が露出する。そして、ゲート配線端子２８及びデータ配線端子４８上のゲート絶縁膜１５、パッシベーション膜１７、及び第２パッシベーション膜４３が除去されて、ゲート配線端子２８及びデータ配線端子４８の開口が形成される。すなわち、ゲート配線端子２８およびデータ配線端子４８が露出する。以上の工程により、図３９に示す構成となる。

次に、データ配線３７、バイアス配線３８、及び遮光層４４となる導電膜を成膜する。また、コンタクトホールＣＨ２、ＣＨ３には、導電膜が埋設される。導電膜としては、抵抗が低く、かつ耐熱性に優れ、かつ透明導電膜とのコンタクト特性に優れたＡｌ合金等が用いられる。導電膜としては、例えばＡｌＮｉＮｄ膜が用いられる。そして、ＡｌＮｉＮｄ膜を０．５〜１．５μｍの膜厚で成膜される。導電膜は、ＡｌＮｉＮｄ単層でもよく、ＡｌＮｉＮｄとＭｏやＭｏ合金、あるいはＣｒなどの高融点金属との積層でもよい。また、現像液との反応を抑えるために、ＡｌＮｉＮｄの上に窒化したＡｌＮｉＮｄＮを形成してもよい。

次に、第９の写真製版工程にて、データ配線３７、バイアス配線３８、及び遮光層４４を形成するためのレジストを形成する。そして、レジストをマスクとして、導電膜をエッチングする。導電膜としてＡｌＮｉＮｄとＭｏの積層膜を用いた場合、燐酸、硝酸、酢酸の混液を用いたウェットエッチング法を行う。その後、レジストを除去し、データ配線３７、バイアス配線３８、及び遮光層４４を形成する。また、コンタクトホールＣＨ２ではデータ配線３７が形成され、コンタクトホールＣＨ２を介してデータ配線３７とソース電極８が接続される。コンタクトホールＣＨ３ではバイアス配線３８が形成され、コンタクトホールＣＨ３を介してバイアス配線３８と透明電極４２が接続される。なお、ゲート配線端子２８及びその周辺領域では、データ配線３７等を形成する導電膜は、全て除去される。以上の工程により、図４０に示す構成となる。

その後、データ配線３７及びバイアス配線３８を保護するために、第３パッシベーション膜４５、第４パッシベーション膜４６を順次成膜する。例えば、第３パッシベーション膜４５としてＳｉＮ膜を用い、第４パッシベーション膜４６として平坦化膜を用いる。次に、第１０の写真製版工程にて、ゲート配線端子２８及びデータ配線端子４８の開口を形成するためのレジストを形成する。そして、レジストをマスクとして、第３パッシベーション膜４５及び第４パッシベーション膜４６をエッチングする。これにより、ゲート配線端子２８及びデータ配線端子４８が露出する。

ここでは、ＣＦ_４とＯ_２の混合ガスのプラズマを用いたドライエッチング法を行う。また、エッチングガスとしては、ＣＦ_４とＯ_２の混合ガスに限らず、その他のガスを用いることもできる。なお、第４パッシベーション膜４６として感光性を有する平坦化膜を用いることにより、第１０の写真製版工程にて、レジストを用いず、露光・現像処理によってパターニングしてもよい。なお、上記のように、部分的に、ゲート絶縁膜１５及びパッシベーション膜１７、４３、４５、４６が除去されても、これらの絶縁膜は、少なくともゲート配線６の金属膜と同一レイヤーの金属膜を覆うように形成される。以上の工程により、図３２、３３、３４に示す構成となる。

その後、パネル切断ライン３４で切断することにより、ＴＦＴアレイ基板１が完成する。本実施の形態にかかるＴＦＴアレイ基板１の製造方法によっても、実施の形態１と同様の効果を奏することができる。

また、上記の実施の形態では、液晶表示装置、ＦＦＳモード液晶表示装置、半透過型液晶表示装置、フォトセンサ装置に用いられるＴＦＴアレイ基板１について説明したがこれに限らない。例えば、他の表示装置やセンシング装置等に用いられるＴＦＴアレイ基板１でもよい。これらの場合でも、上記の実施の形態と同様の効果を奏する。

実施の形態１にかかるＴＦＴアレイ基板の構成を示す平面図である。 実施の形態１にかかる画素の構成を示す平面図である。 実施の形態１にかかるゲート配線端子及びその周辺領域の構成を示す平面図である。 実施の形態１にかかるソース配線端子及びその周辺領域の構成を示す平面図である。 実施の形態１にかかるゲート配線端子及びその周辺領域の他の構成を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の第２の製造工程を示す断面図である。 実施の形態１にかかるＴＦＴアレイ基板の第３の製造工程を示す断面図である。 実施の形態２にかかるＴＦＴアレイ基板の構成を示す平面図である。 実施の形態２にかかるＴＦＴアレイ基板の製造工程を示す図である。 実施の形態２にかかるＴＦＴアレイ基板の製造工程を示す図である。 実施の形態２にかかるＴＦＴアレイ基板の製造工程を示す図である。 実施の形態２にかかるＴＦＴアレイ基板の製造工程を示す図である。 実施の形態３にかかる画素の構成を示す平面図である。 図２４のＡ−Ａ断面図である。 実施の形態３にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態３にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態３にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態３にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態３にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態４にかかる画素の構成を示す平面図である。 図３１のＡ−Ａ断面図である。 実施の形態４にかかるゲート配線端子及びその周辺領域の構成を示す断面図である。 実施の形態４にかかるデータ配線端子及びその周辺領域の構成を示す断面図である。 実施の形態４にかかるゲート配線端子及びその周辺領域の第２の構成を示す断面図である。 実施の形態４にかかるゲート配線端子及びその周辺領域の第３の構成を示す断面図である。 実施の形態４にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態４にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態４にかかるＴＦＴアレイ基板の製造工程を示す断面図である。 実施の形態４にかかるＴＦＴアレイ基板の製造工程を示す断面図である。

符号の説明

１ ＴＦＴアレイ基板、２ 液晶パネル領域、３ａ 透明導電膜、３ｂ 金属膜、
４ チャネル、５ ソース配線、６ ゲート配線、７ ゲート電極、８ ソース電極、
９ ドレイン電極、１０ 反射電極、１１ 透過電極、１２ 共通配線、
１３ コンタクトホール、１４ 半導体層、１５ ゲート絶縁膜、
１６ オーミックコンタクト層、１７ パッシベーション膜、１８ 平坦化膜、
１９ 配向膜、２０ 液晶、２１ 対向電極、２２ オーバーコート、２３ 色材、
２４ ＢＭ、２５ 絶縁性基板、２７ ショートリング配線、２８ ゲート配線端子、
２９ ソース配線端子、３０ レジスト、３１ 上層金属除去部、
３２ 配線コンタクトホール、３３ 接続電極、３４ パネル切断ライン、
３５ 下部画素電極、３６ カラーフィルタ基板、３７ データ配線、
３８ バイアス配線、３９ ｎ^＋ａ−Ｓｉ膜、４０ ｉ−Ｓｉ膜、
４１ ｐ^＋ａ−Ｓｉ膜、４２ 透明電極、４３ 第２パッシベーション膜、
４４ 遮光層、４５ 第３パッシベーション膜、４６ 第４パッシベーション膜、
４７ フォトダイオード下部電極、４８ データ配線端子、４９ 透明導電膜、
５０ 反射膜、５１ 除去領域、５２ 表示領域、５３ 額縁領域、５４ 画素、
１００ フォトダイオード

Claims (14)

1. 外部から接続可能な端子及び前記端子から延在する第１配線を構成する透明導電膜パターンと、
   前記端子上では除去され、前記透明導電膜パターン上において前記透明導電膜パターンの内側に形成された金属膜と、
   前記金属膜を覆う絶縁膜とを備えるＴＦＴ基板。
2. 複数の画素を有するＴＦＴ基板であって、
   前記透明導電膜パターンによって、前記複数の画素に亘って形成された共通配線をさらに備える請求項１に記載のＴＦＴ基板。
3. 前記端子は、外部との接続端子である請求項１又は２に記載のＴＦＴ基板。
4. 反射領域と透過領域とを有するＴＦＴ基板であって、
   前記絶縁膜上に形成され、反射領域及び透過領域を有する画素電極をさらに備え、
   前記画素電極は、前記反射領域及び前記透過領域に形成された透過電極と、前記透過領域より外側において、前記反射領域の前記透過電極上に形成された反射電極とを備える請求項１乃至３のいずれか１項に記載のＴＦＴ基板。
5. 前記端子から基板端まで形成され、前記透明導電膜パターンと、前記基板端より内側において前記透明導電膜パターンの上層に形成された金属膜とを有する第２配線をさらに備える請求項１乃至４のいずれか１項に記載のＴＦＴ基板。
6. 前記金属膜は、Ａｌ合金よりなる膜を含む請求項１乃至５のいずれか１項に記載のＴＦＴ基板。
7. 前記第１配線上において、前記絶縁膜に形成されたコンタクトホールと、
   前記絶縁膜上に形成された第３配線と、
   前記コンタクトホールに充填され、前記第１配線と前記第３配線とを電気的に接続する接続電極とをさらに備え、
   前記第１配線の前記金属膜は、前記コンタクトホールでは除去されている請求項１乃至６のいずれか１項に記載のＴＦＴ基板。
8. それぞれの前記画素に形成された画素電極をさらに有する請求項２に記載のＴＦＴ基板を備え、
   前記画素電極から下方の前記共通配線に向かって基板面に対して斜め方向に電界が発生する液晶表示装置。
9. 端子と、前記端子から延在する第１配線とを形成する工程であって、前記第１配線の形成領域には透明導電膜、金属膜が順次設けられ、前記端子の形成領域には前記透明導電膜上の前記金属膜が除去されることにより、前記端子及び前記第１配線を形成する工程と、
   前記金属膜を覆うように、絶縁膜を形成する工程とを有するＴＦＴ基板の製造方法。
10. 前記端子及び前記第１配線を形成する工程は、
    前記透明導電膜、前記金属膜を順次成膜する工程と、
    前記金属膜上において、前記端子の形成領域上に第１薄膜レジストパターン、及び前記第１配線の形成領域上に第１厚膜レジストパターンを形成する工程と、
    前記第１薄膜レジストパターン及び前記第１厚膜レジストパターンをマスクとして、前記金属膜と前記透明導電膜を連続してエッチングする工程と、
    前記第１薄膜レジストパターンを除去する工程と、
    前記第１薄膜レジストパターンを除去して残った前記第１厚膜レジストパターンをマスクとして、前記金属膜をエッチングする工程とを備える請求項９に記載のＴＦＴ基板の製造方法。
11. 複数の画素に亘って形成される共通配線を有するＴＦＴ基板の製造方法であって、
    前記レジストパターンを形成する工程では、前記第１薄膜レジストパターンを共通配線の形成領域上にさらに形成する請求項１０に記載のＴＦＴ基板の製造方法。
12. 前記絶縁膜を形成する工程後に、
    前記絶縁膜上に、透過電極用透明導電膜、反射膜を順次成膜する工程と、
    前記反射膜上において、反射電極の形成領域上に第２厚膜レジストパターン、及びそれ以外の領域で透過電極の形成領域上に第２薄膜レジストパターンを形成する工程と、
    前記第２厚膜レジストパターン及び前記第２薄膜レジストパターンをマスクとして、前記反射膜と前記透過電極用透明導電膜を連続してエッチングする工程と、
    前記第２薄膜レジストパターンを除去する工程と、
    前記第２薄膜レジストパターンを除去して残った前記第２厚膜レジストパターンをマスクとして、前記反射膜をエッチングして、前記反射電極及び前記透過電極を形成する工程とをさらに備える請求項９乃至１１のいずれか１項に記載のＴＦＴ基板の製造方法。
13. 前記金属膜と前記透明導電膜を連続してエッチングする工程は、
    前記第１厚膜レジストパターン及び前記第１薄膜レジストパターンをマスクとして、前記金属膜をエッチングする工程と、
    前記第１薄膜レジストパターン及び前記第１厚膜レジストパターンを変形させて、エッチングされた前記金属膜の端部を覆う工程と、
    変形させた前記第１薄膜レジストパターン及び前記第１厚膜レジストパターンをマスクとして、前記透明導電膜をエッチングする工程とを備える請求項１０に記載のＴＦＴ基板の製造方法。
14. 請求項１１に記載のＴＦＴ基板の製造方法を備える液晶表示装置の製造方法であって、
    前記絶縁膜を形成する工程後に、前記絶縁膜上に画素電極を形成する工程をさらに有し、
    前記画素電極から下方の前記共通配線に向かって基板面に対して斜め方向に電界が発生する液晶表示装置の製造方法。

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