KR20050122648A - 플래시 메모리 소자의 게이트 산화막 형성방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 게이트 산화막 형성방법에 관한 것으로, 본 발명은 주변회로 영역인 LV 영역에 저전압 게이트 산화막을 충분히 두껍게 형성하고, 그런 다음, HV 영역에 목표치 두께로 고전압 게이트 산화막을 형성한 후 저전압 게이트 산화막을 고전압 게이트 산화막 두께로 까지 리세스시켜 저전압 게이트 산화막과 고전압 게이트 산화막 간의 단차를 제거한다. 따라서, 본 발명에서는 저전압 게이트 산화막과 고전압 게이트 산화막 간의 단차에 의해 발생되는 누설전류를 방지하여 플래시 메모리 소자의 프로그램 동작시 워드라인에 바이어스가 전달되지 않아 소자 페일을 방지할 수 있다.

Description

플래시 메모리 소자의 게이트 산화막 형성방법{A METHOD FOR FORMING A GATE OXIDE LAYER IN FLASH MEMORY DEVICE}
본 발명은 플래시 메모리 소자의 게이트 산화막 형성방법에 관한 것으로, 특히 고전압 게이트 산화막과 저전압 게이트 산화막 간의 단차에 의해 플래시 메모리 소자의 프로그램 동작시 발생되는 소자 페일을 방지할 수 있는 게이트 산화막 형성방법에 관한 것이다.
일반적으로, 플래시 메모리 소자(flash memory device)는 셀 영역과 주변회로(peripheral) 영역으로 분리되며, 주변회로 영역은 고전압용 트랜지스터(high voltage transistor)가 형성되는 HV(High Voltage) 영역과, 저전압용 트랜지스터(low voltage transistor)가 형성되는 LV(Low Voltage) 영역으로 분리된다.
HV 영역과 LV 영역에서 고전압용 트랜지스터와 저전압용 트랜지스터는 동일한 공정으로 동시에 형성되고 있다. 그러나, 각 트랜지스터에 형성되는 게이트 산화막(gate oxide)의 두께는 서로 다르다. 보통 그 동작 특성상 고전압용 트랜지스터의 게이트 산화막을 저전압용 트랜지스터의 게이트 산화막의 두께보다 두껍게 형성한다.
종래기술에 따른 플래시 메모리 소자의 게이트 산화막 형성방법은 다음과 같은 공정으로 이루어진다. 우선, 반도체 기판 상에 고전압용 트랜지스터의 게이트 산화막(이하, '고전압 게이트 산화막'이라 함)을 두껍게 형성한다. 그런 다음, HV 영역 상에 포토레지스트 패턴을 형성한 후 이 포토레지스트 패턴을 마스크로 이용한 습식식각공정을 실시하여 오픈(open)되는 LV 영역에 증착된 고전압 게이트 산화막을 식각한다. 그런 다음, LV 영역에 대하여 산화공정을 실시하여 저전압용 트랜지스터의 게이트 산화막(이하, '저전압 게이트 산화막'이라 함)을 비교적 얇게 형성한다.
그러나, 상기 과정에서 게이트 산화막의 두께에 있어서 HV 영역과 LV 영역 간에 단차가 발생하게 된다. 이는 고전압 게이트 산화막을 두껍게 형성한 후 LV 영역을 오픈시켜 비교적 얇은 저전압 게이트 산화막을 형성하기 때문이다. 이러한 단차에 의해 후속 STI(Shallow Trench Isolation) CMP(Chemical Mechanical Polishing) 공정 및 세정공정을 통해 LV 영역의 소자 분리막의 높이가 고전압 게이트 산화막의 높이보다 낮게 형성되어진다(도 5의 원형 부위 참조). 이에 따라, 도 5 및 도 6에 도시된 바와 같이 HV 영역에 바이어스 전압을 가할 경우 고전압 게이트 산화막보다 낮은 지역으로 누설전류(leakage current)가 발생하게 된다. 이러한 누설전류에 의해 플래시 메모리 소자의 프로그램(program) 동작시 워드라인(word line)에 바이어스가 전달되지 않아 소자 블럭(block) 프로그램 페일(fail)을 유발시키는 원인이 되기도 한다.
따라서, 본 발명은 상기한 문제점들을 해결하기 위하여 안출된 것으로서, 고전압 게이트 산화막과 저전압 게이트 산화막 간의 단차에 의해 플래시 메모리 소자의 프로그램 동작시 발생되는 소자 페일을 방지할 수 있는 게이트 산화막 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 저전압 영역과 고전압 영역으로 정의된 반도체 기판이 제공되는 단계와, 상기 저전압 영역의 상기 반도체 기판 상에 저전압 게이트 산화막을 형성하는 단계와, 상기 고전압 영역의 상기 반도체 기판 상에 고전압 게이트 산화막을 형성하는 단계와, 상기 저전압 게이트 산화막을 상기 고전압 게이트 산화막의 두께로 까지 리세스(recess)시키는 단계를 포함하는 플래시 메모리 소자의 게이트 산화막 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 설명되는 동일한 참조번호는 동일한 기능을 수행하는 동일 요소이다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 게이트 산화막 형성방법을 설명하기 위하여 도시된 단면도들이다. 이하에서는 설명의 편의를 위해 HV 영역을 'HV'로, LV 영역은 'LV'로 도시하고, 셀 영역은 도시하지 않았다. 그러나, 셀 영역은 후술되는 설명들을 통해 충분히 당업자에게 유추 및 실시가 가능할 것이다.
도 1을 참조하면, 반도체 기판(10)은 셀 영역(미도시)과 주변회로 영역으로 분리되고, 이 주변회로 영역은 다시 고전압 영역(HV)과 저전압 영역(LV)으로 정의된다.
그리고, 반도체 기판(10)에 대하여 전처리 세정공정을 실시한다. 전처리 세정공정은 DHF(Diluted HF; 예를 들면, 50:1의 비율로 H20로 희석된 HF용액)로 세정한 후 SC-1(NH4OH/H2O2/H2O 용액이 소정 비율로 혼합된 용액)으로 세정하거나, BOE(Buffer Oxide Etchant; 예컨대, 100:1 또는 300:1의 비율로 H2O로 희석된 HF와 NH4F의 혼합용액[HF와 NH4F의 비는 1:4 내지 1:7])로 세정한 후 SC-1로 세정할 수 있다.
그런 다음, 반도체 기판(10) 상부면에 대하여 산화 공정을 실시하여 저전압 게이트 산화막(11)을 형성한다. 이때, 저전압 게이트 산화막(11)은 130Å 내지 160Å 정도의 두께로 형성된다. 이처럼 저전압 게이트 산화막(11)을 비교적 두껍게 형성하는 이유는 후속 고전압 게이트 산화막과의 단차를 감소시키기 위함이다. 이에 대한 구체적인 설명은 후술하기로 한다. 한편, 산화 공정은 타겟(target)이 130Å 내지 160Å인 습식산화(wet oxidation) 공정으로 750℃ 내지 800℃의 온도범위 내에서 실시할 수 있다.
그런 다음, 반도체 기판(10) 계면과의 결함밀도를 최소화시키기 위하여 반도체 기판(10) 상에 형성된 저전압 게이트 산화막(11)에 대하여 900℃ 내지 910℃의 온도범위 내에서 N2 가스를 이용한 어닐공정을 20분 내지 30분 동안 실시할 수도 있다.
도 2를 참조하면, 저전압 게이트 산화막(11) 상에 포토레지스트(photoresist)를 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 HV 영역(HV)이 오픈되는 포토레지스트 패턴(12)을 형성한다.
그런 다음, 이 포토레지스트 패턴(12)을 식각 마스크로 이용한 식각공정을 실시하여 HV 영역(HV)의 저전압 게이트 산화막(11)을 식각하여 제거한다. 이로써, 반도체 기판(10)의 상부면이 노출된다. 이때, 식각공정은 DHF 및/또는 BOE 용액을 이용한 습식식각 공정을 실시할 수 있다.
그런 다음, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(12)을 제거한다.
도 3을 참조하면, 포토레지스트 패턴(12)이 제거된 전체 구조 상부면에 대하여 산화공정을 실시하여 HV 영역(HV)에 고전압 게이트 산화막(13)을 형성한다. 이때, 고전압 게이트 산화막(13)은 목표치 두께, 예컨대 330Å 내지 370Å 정도의 두께로 형성된다. 한편, 산화 공정은 저전압 게이트 산화막(11)을 형성하기 위한 산화 공정과 동일한 조건으로 실시할 수 있다. 물론, 두께를 증가시키기 위하여 공정 시간을 더 길게 가져가야 하는 것은 당연하다. 예컨대, 산화 공정은 타겟이 330Å 내지 370Å인 습식산화 공정으로 750℃ 내지 800℃의 온도범위 내에서 실시할 수 있다.
한편, 고전압 게이트 산화막(13)을 형성하기 위한 산화 공정에 의해 저전압 게이트 산화막(11)의 두께는 어느 정도 증가되게 된다.
그런 다음, 반도체 기판(10) 계면과의 결함밀도를 최소화시키기 위하여 반도체 기판(10) 상에 형성된 저전압 게이트 산화막(13)에 대하여 900℃ 내지 910℃의 온도범위 내에서 N2 가스를 이용한 어닐공정을 20분 내지 30분 동안 실시할 수도 있다.
도 4를 참조하면, 고전압 게이트 산화막(13) 상에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 실시하여 LV 영역(LV)이 오픈되는 포토레지스트 패턴(14)을 형성한다.
그런 다음, 이 포토레지스트 패턴(14)을 식각 마스크로 이용한 식각공정을 실시하여 LV 영역(HV)의 저전압 게이트 산화막(11)을 리세스(recess)시킨다. 이때, 식각공정은 저전압 게이트 산화막(13)이 리세스되어 그 두께가 고전압 게이트 산화막(13)의 두께와 동일하게 될 때까지 실시된다. 상기 식각공정은 도 2에서 실시된 저전압 게이트 산화막(11) 식각공정과 동일 조건으로 DHF 및/또는 BOE 용액을 이용한 습식식각 공정으로 실시할 수 있다.
그런 다음, 스트립 공정을 실시하여 포토레지스트 패턴(14)을 제거한다.
상기에서 설명한 바와 같이, 저전압 게이트 산화막(11)과 고전압 게이트 산화막(13) 간의 단차를 제거하기 위하여 저전압 게이트 산화막(11)을 리세스시킨다. 이를 위해, 본 발명의 바람직한 실시예에서는 저전압 게이트 산화막(11)의 리세스되는 정도를 고려하여 도 1에 도시된 바와 같이 미리 저전압 게이트 산화막(11)을 충분히 두껍게 형성한다.
한편, 도시되진 않았지만, 후속 공정에서 STI 공정을 통해 소자 분리막을 형성한 후 실시되는 STI CMP 공정시 고선택 슬러리(high selective slury)를 사용함으로써 플래시 메모리 소자의 프로그램 동작시 소자 페일에서의 공정 마진(margin)을 증가시킬 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 주변회로 영역인 LV 영역에저전압 게이트 산화막을 충분히 두껍게 형성하고, 그런 다음, HV 영역에 목표치 두께로 고전압 게이트 산화막을 형성한 후 저전압 게이트 산화막을 고전압 게이트 산화막 두께로 까지 리세스시켜 상기 저전압 게이트 산화막과 고전압 게이트 산화막 간의 단차를 제거함으로써 이 부위에서의 누설전류를 방지하여 플래시 메모리 소자의 프로그램 동작시 워드라인에 바이어스가 전달되지 않아 소자 페일을 방지할 수 있다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 게이트 산화막 형성방법을 설명하기 위하여 도시된 단면도들이다.
도 5 및 도 6은 종래기술에 따른 플래시 메모리 소자의 게이트 산화막 형성방법을 통해 제조된 게이트 산화막에 발생되는 누설전류(leakage current)를 도시한 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
11 : 저전압 게이트 산화막
12, 14 : 포토레지스트 패턴
13 : 고전압 게이트 산화막

Claims (2)

  1. (a) 저전압 영역과 고전압 영역으로 정의된 반도체 기판이 제공되는 단계;
    (b) 상기 저전압 영역의 상기 반도체 기판 상에 저전압 게이트 산화막을 형성하는 단계;
    (c) 상기 고전압 영역의 상기 반도체 기판 상에 고전압 게이트 산화막을 형성하는 단계; 및
    (d) 상기 저전압 게이트 산화막을 상기 고전압 게이트 산화막의 두께로 까지 리세스(recess)시키는 단계를 포함하는 플래시 메모리 소자의 게이트 산화막 형성방법.
  2. 제 1 항에 있어서,
    상기 (b) 단계에서 상기 저전압 게이트 산화막은 상기 (d) 단계에서 리세스되는 정도를 고려하여 목표치 두께보다 더 두껍게 형성되는 플래시 메모리 소자의 게이트 산화막 형성방법.
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