KR100546203B1 - 반도체 소자의 소자 분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 패드 산화막과 패드 질화막이 패터닝되어 노출되는 패드 산화막의 측벽을 리세스(recess)시켜 하부 모서리 부위가 라운딩처리된 후, SEG(Selective Epitaxial Growth) 공정을 통해 성장층이 형성되어 활성영역으로 이용되고, 상기 패드 질화막과 패드 산화막이 소자 분리막으로 이용됨으로써 후속 공정에 의한 스트레스(stress)를 최소화하여 소자 분리막의 하부 모서리 부위에서 발생되는 누설전류를 방지할 수 있는 반도체 소자의 소자 분리막 형성방법이 개시된다.
SEG, 리세스(recess), 패드 산화막, 누설전류

Description

반도체 소자의 소자 분리막 형성방법{Method for forming a device separation film in semiconductor device}
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 도시된 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 패드 산화막
14 : 패드 질화막 16 : 포토레지스트 패턴
18 : 성장층
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 특히 소자 분리막의 하부 모서리 부위에서 누설전류(leakage current)가 발생되지 않도록 하여 소자의 전기적인 특성을 개선시킬 수 있는 반도체 소자의 소자 분리막 형성방법 에 관한 것이다.
ULSI(Ultra Large Scale Integration) 시대에 반도체 소자의 집적화 측면에서 집적회로 반도체 소자의 스케일링(scaling) 감소는 1965년도 인텔사의 공동창시자인 고돈 무어의 법칙(칩당 트랜지스터의 개수가 지수분포로 증가)에 적용되고 있다. 스케일링은 소자의 핵심치수(예컨대, 게이트의 폭, 채널 폭 또는 게이트 산화막의 두께)를 대략적으로 동일한 요소(factor)를 가지고 줄이는 것을 의미한다. 전자와 홀이 이동해야 하는 경로의 길이를 줄임으로써 소자 내에서 전류의 흐름이 빨라지고, 전압의 소비가 감소된다.
그러나, 스케일링은 현재 사용되고 있는 공정과 재료의 원천 기술이 한계에 도달함에 따라 지속적인 반도체 소자의 개발에 있어서 해결해야 할 여러 과제들을 남기고 있다. 포토레지스트 패턴(photoresist pattern) 형성능력과, 식각공정 진행능력은 100nm 이하의 소자 개발에 있어서 무엇 보다도 중요한 요소로 작용하고 있다. 특히 소자 분리공정은 STI(Shallow Trench Isolation) 방식으로 진행되고 있으나, 스케일링 감소에 의해 트렌치(trench)를 형성하기 위한 식각공정시 그 한계성이 있다. 이에 따라, 일반적인 소자 분리공정을 통해 형성된 소자 분리막에서는 누설전류(leakage current)가 발생되어 소자의 전기적인 특성이 저하되는 문제점이 있다.
따라서, 본 발명의 바람직한 실시예는 소자 분리막의 하부 모서리 부위에서 누설전류(leakage current)가 발생되지 않도록 하여 소자의 전기적인 특성을 개선시킬 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는데 그 목적이 있다.
본 발명의 바람직한 실시예의 일측면에 따르면, 반도체 기판 상에 패드 산화막 및 패드 질화막이 증착되는 단계와, 상기 패드 질화막 및 상기 패드 산화막이 순차적으로 패터닝되어 소자 분리막이 형성되는 단계와, 세정공정을 실시하여 상기 패드 산화막의 측벽이 리세스(recess)되어 하부의 모서리 부위가 라운딩(rounding)처리되는 단계와, 증착공정을 실시하여 패터닝된 상기 소자 분리막의 양측으로 노출되는 상기 반도체 기판 상에는 활성영역으로 기능하는 성장층이 형성되는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 소자 분리막 형성방법을 설명하기 위하여 도시된 단면도이다. 여기서, 도 1 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 1을 참조하면, 전처리 세정공정에 의해 세정된 반도체 기판(10)이 제공된다. 상기 전처리 세정공정은 DHF(Diluted HF)로 세정된 후, SC-1(NH4OH/H2O2/H 2O 용액)로 세정되거나, BOE(Buffer Oxide Etchant)로 세정된 후, SC-1로 세정되도록 실시될 수 있다. 반도체 기판(10) 상에는 패드 산화막(12) 및 패드 질화막(14)이 순차적으로 증착된다. 이때, 상기 패드 산화막(12)은 반도체 기판(10)의 상부 표면의 결정결함 또는 표면처리를 위하여 건식 또는 습식산화방식을 통해 100Å 내지 500Å의 두께로 증착된다. 상기 패드 질화막(14)은 후속 공정에 의해 형성되는 소자 분리막의 높이(Height)를 최대한 증가시키도록 LP-CVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착공정을 실시하여 2000 내지 4000Å의 두께로 증착된다.
도 2를 참조하면, 도 1에서 패드 질화막(14)이 증착된 후, 전체 구조 상부에 포토레지스트(photoresist)가 증착되고 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 실시하여 포토레지스트 패턴(photoresist pattern; 16)이 형성된다.
도 3을 참조하면, 도 2에서 형성된 포토레지스트 패턴(16)을 식각 마스크로 이용한 식각공정을 통해 패드 질화막(14) 및 패드 산화막(12)이 순차적으로 패터닝된다. 이때, 상기 식각공정은 건식식각방식으로 실시되며, 이로써, 반도체 기판(10)의 일부가 노출된다.
도 4를 참조하면, 도 3의 식각공정을 통해 패터닝되는 패드 산화막(12)의 측 벽에 대하여 세정공정이 실시된다. 이때, 상기 세정공정은 HF 용액이 이용된다. 상기 세정공정을 통해 상기 패드 산화막(12)의 측벽은 100Å 내지 300Å 정도로 리세스(recess)(A)된다. 이로써, 패드 산화막(12)의 하부의 모서리 부위가 라운딩(rounding)된다.
도 5를 참조하면, 도 3에서 노출되는 반도체 기판(10)에 대하여 SEG(Selective Epitaxial Growth) 공정이 실시된다. 이때, 상기 SEG 공정은 SiH4이 0.2slm 내지 2slm, HCl이 10cc 내지 50cc로 유입되고, 700 내지 800℃의 온도에서 5Torr 내지 50Torr의 압력으로 90초 내지 110초 동안 실시된다. 이로써, 패터닝된 패드 산화막(12) 및 패드 질화막(14)의 양측으로 성장층(epitaxial layer; 18)이 형성된다. 여기서, 성장층(18)은 활성영역(active region)이 되고, 패드 질화막(14) 및 패드 산화막(12)은 소자 분리막이 된다. 즉, 소자 분리영역(device separation region)이 된다. 여기서, 성장층(18)은 SEG 공정 대신에 다른 증착공정을 통해서도 형성될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 패드 산화막과 패드 질화막이 패터닝되어 노출되는 패드 산화막의 측벽을 리세스(recess)시켜 하부 모서리 부위가 라운딩처리된 후, SEG(Selective Epitaxial Growth) 공정을 통해 성장층이 형성되어 활성영역으로 이용되고, 상기 패드 질화막과 패드 산화막이 소자 분리막으로 이용됨으로써 후속 공정에 의한 스트레스(stress)를 최소화하여 소자 분리막의 하부 모서리 부위에서 발생되는 누설전류를 방지할 수 있다. 이로써, 소자의 열화를 방지할 수 있다.

Claims (5)

  1. (a) 반도체 기판 상에 패드 산화막 및 패드 질화막이 증착되는 단계;
    (b) 상기 패드 질화막 및 상기 패드 산화막이 순차적으로 패터닝되어 소자 분리막이 형성되는 단계;
    (c) 세정공정을 실시하여 상기 패드 산화막의 측벽이 리세스(recess)되어 하부의 모서리 부위가 라운딩(rounding)처리되는 단계; 및
    (d) 증착공정을 실시하여 패터닝된 상기 소자 분리막의 양측으로 노출되는 상기 반도체 기판 상에는 활성영역으로 기능하는 성장층이 형성되는 단계를 포함하는 반도체 소자의 소자 분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 세정공정은 HF 용액이 이용되는 반도체 소자의 소자 분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 패드 산화막의 측벽은 100Å 내지 300Å 정도로 리세스되는 반도체 소자의 소자 분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 성장층은 SEG(Selective Epitaxial Growth) 공정을 실시하여 형성되는 반도체 소자의 소자 분리막 형성방법.
  5. 제 4 항에 있어서,
    상기 SEG 공정은 SiH4이 0.2slm 내지 2slm, HCl이 10cc 내지 50cc로 유입되고, 700 내지 800℃의 온도에서 5Torr 내지 50Torr의 압력으로 90초 내지 110초 동안 실시되는 반도체 소자의 소자 분리막 형성방법.
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