KR100612557B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 고전압 영역에 두꺼운 게이트 산화막을 형성하고 셀 영역에 얇은 터널 산화막을 형성하는 플래쉬 메모리 소자의 제조 공정에서 고전압 영역의 게이트 산화막을 400Å 정도의 두께로 성장시키고, 셀 영역에 잔류하는 질화막을 BOE 용액을 이용한 120초 정도의 식각 공정 및 H3PO4를 이용한 12분 정도의 식각 공정으로 제거함으로써 공정 시간을 단축시킬 수 있으며, 고전압 영역의 게이트 산화막의 균일성을 향상시킬 수 있는 반도체 소자의 제조 방법이 제시된다.
플래쉬 메모리, 게이트 산화막, 터널 산화막, 질화막 제거, BOE

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
도 1(a) 내지 도 1(d)는 종래의 고전압 영역에 두꺼운 게이트 산화막을 형성하고 셀 영역에 얇은 터널 산화막을 형성하는 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명에 따른 고전압 영역에 두꺼운 게이트 산화막을 형성하고 셀 영역에 얇은 터널 산화막을 형성하는 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
A : 고전압 영역 B : 셀 영역
11 및 21 : 반도체 기판 12 및 22 : 패드 산화막
13 및 23 : 질화막 14 및 24 : 산화막
15 및 25 : 게이트 산화막 16 및 26 : 터널 산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고전압 영역에 두꺼운 게이트 산화막을 형성하고 셀 영역에 얇은 터널 산화막을 형성하는 반도체 소자의 제조 방법에 관한 것이다.
고전압 영역에 두꺼운 게이트 산화막을 형성하고, 셀 영역에 얇은 터널 산화막을 형성하는 일반적인 NAND형 플래쉬 메모리 소자의 제조 방법을 도 1(a) 내지 도 1(c)를 이용하여 설명하면 다음과 같다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 패드 산화막(12), 질화막(13) 및 산화막(14)을 순차적으로 형성한다. 여기서, 패드 산화막(12)은 50Å 정도의 두께로 형성하고, 질화막(13)은 200Å 정도의 두께로 형성하며, 산화막(14)은 DCS-HTO를 이용하여 100Å 정도의 두께로 형성한다. 그리고, 전체 구조 상부에 고전압 영역(A)을 노출시키고 셀 영역(B)을 폐쇄시키는 감광막(도시안됨)을 형성한 후 이를 마스크로 고전압 영역(A)의 산화막(14) 및 질화막(13)을 습식 식각 공정으로 제거한다.
도 1(b)를 참조하면, 프리클리닝 공정으로 고전압 영역(A)의 패드 산화막(12)을 제거하고, 셀 영역(B)의 산화막(14)을 제거한 후 열산화 공정을 실시하여 고전압 영역(A)에 게이트 산화막(15)을 600Å 정도의 두께로 성장시킨다.
도 1(c)를 참조하면, 셀 영역(B)에 잔류하는 질화막(13)을 제거한다. 이에 의해 고전압 영역(A)의 게이트 산화막(15)도 일부 리세스(recess)되어 게이트 산화막(15)이 360Å 정도의 두께로 잔류하게 된다. 셀 영역(B)의 질화막(13)을 제거하기 위해서는 다음과 같은 공정 순서를 따른다. 먼저, 패턴 웨이퍼를 이용하여 BOE 용액을 이용한 1000초 정도의 식각 및 H3PO4를 이용한 8분 정도의 식각을 실시한다. 그리고, 질화막 제거 전과 후의 고전압 영역의 게이트 산화막 두께를 측정하여 BOE 용액에 의한 식각률을 계산한다. BOE 용액에 의한 식각률이 계산되면 메인 로트(main lot)에 대해 질화막을 제거하기 위한 조건을 설정한 후 질화막을 제거한다. 이때 BOE 용액을 이용한 공정 시간은 대략 900∼1000초 정도이다. 이러한 과정으로 질화막을 제거하는 가장 큰 이유는 BOE 용액을 이용한 습식 식각 시간이 상대적으로 길다 보니 BOE 습식 식각 장비의 식각률 변화에 따른 고전압 영역의 게이트 산화막 잔류 두께의 제어가 쉽지 않으며, 시간대별 식각률 차이로 인해 메인 질화막 제거 공정을 바로 진행할 수 없다. 한편, 샘플 및 메인 공정으로 질화막을 제거할 경우 전체 공정 시간은 약 2시간이 더 소요된다.
도 1(d)를 참조하면, 프리클리닝 공정을 실시하여 셀 영역(B)의 패드 산화막(12)을 제거하고, 이에 의해 고전압 영역(A)의 게이트 산화막(15)은 일부 리세스되어 300Å 정도로 잔류된다. 그리고, 산화 공정을 실시하여 셀 영역(B)의 터널 산화막(16)을 75Å 정도의 두께로 성장시킨다. 이에 의해 고전압 영역(A)의 게이트 산화막(55)도 350Å의 두께를 유지하게 된다.
상기한 바와 같이 종래의 공정은 셀 영역에 잔류하는 질화막을 제거하기 위한 BOE를 이용한 공정 시간이 길고, 전체적으로 리세스되는 고전압 영역의 게이트 산화막의 손실(대략 240Å 손실)이 크기 때문에 게이트 산화막의 균일성이 좋지 않은 문제점이 발생한다.
따라서, 본 발명의 목적은 셀 영역에 잔류하는 질화막을 제거하는 공정에서 샘플 공정을 실시하지 않고 메인 공정만으로 질화막을 제거함으로써 상기한 문제점을 해결할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
셀 영역 상부에 잔류하는 질화막을 제거하기 위한 공정으로 샘플 및 메인 공정으로 실시하지 않고 메인 공정만을 실시하기 위해서는 일차적으로 BOE 용액을 이용한 식각 시간을 감소시켜야 하며, 이를 위해서는 고전압 영역의 게이트 산화막 성장 두께를 줄여야 한다. 셀 영역의 질화막 제거 공정에서 최적화된 BOE 용액을 이용한 식각 시간은 120초 정도이며, 이를 적용하기 위해서는 고전압 영역의 게이트 산화막을 400Å 정도로 성장시켜야 한다. 질화막 제거 공정의 최적화된 공정 조건으로 120초의 BOE를 이용한 식각 공정과 12분의 H3PO4를 이용한 식각 공정을 적용하면 샘플 공정을 실시하지 않고 메인 공정만으로 질화막을 제거할 수 있다. 결국 고전압 영역의 게이트 산화막 두께를 낮추어 질화막 제거시 BOE 용액에 의한 리세 스를 최소화하여 고전압 영역의 게이트 산화막의 균일성을 향상시킨다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 패드 산화막, 질화막 및 산화막을 순차적으로 형성한 후 고전압 영역의 상기 산화막 및 질화막을 제거하여 상기 패드 산화막을 노출시키는 단계와, 프리클리닝 공정을 실시하여 상기 고전압 영역의 상기 패드 산화막을 제거하고, 셀 영역의 상기 산화막을 제거하는 단계와, 제 1 산화 공정을 실시하여 상기 고전압 영역에 게이트 산화막을 형성하는 단계와, 소정의 식각용액을 이용한 120초 정도의 식각 공정 및 H3PO4를 이용한 12분 정도의 식각 공정을 실시하여 상기 셀 영역에 잔류하는 상기 질화막을 제거하고 상기 고전압 영역의 상기 게이트 산화막이 일부 리세스되는 단계와, 프리클리닝 공정을 실시하여 상기 셀 영역의 상기 패드 산화막을 제거하고, 상기 고전압 영역의 상기 게이트 산화막이 일부 리세스되는 단계와, 제 2 산화 공정을 실시하여 상기 셀 영역에 터널 산화막을 형성하는 단계를 포함한다.
상기 게이트 산화막은 400Å 정도의 두께로 형성한다.
상기 제 1 산화 공정은 습식 또는 건식 방법을 이용하여 700 내지 850℃의 온도에서 실시한다.
상기 식각용액은 BOE 용액 또는 HF 용액을 사용한다.
상기 H3PO4를 이용한 식각 공정은 100 내지 160℃ 정도의 온도에서 실시한 다.
상기 제 2 산화 공정에 의해 상기 고전압 영역의 상기 게이트 산화막이 일부 성장된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2(a) 내지 도 2(d)는 고전압 영역에 두꺼운 게이트 산화막을 형성하고, 셀 영역에 얇은 터널 산화막을 형성하는 본 발명에 따른 NAND형 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(21) 상부에 패드 산화막(22), 질화막(23) 및 산화막(24)을 순차적으로 형성한다. 여기서, 패드 산화막(22)은 50Å 정도의 두께로 형성하고, 질화막(23)은 200Å 정도의 두께로 형성하며, 산화막(24)은 DCS-HTO를 이용하여 100Å 정도의 두께로 형성한다. 그리고, 전체 구조 상부에 고전압 영역(A)을 노출시키고 셀 영역(B)을 폐쇄시키는 감광막(도시안됨)을 형성한 후 이를 마스크로 고전압 영역(A)의 산화막(24) 및 질화막(23)을 습식 식각 공정으로 제거하여 패드 산화막(22)을 노출시킨다.
도 2(b)를 참조하면, 프리클리닝 공정으로 고전압 영역(A)의 패드 산화막(22)을 제거하고, 셀 영역(B)의 산화막(24)을 제거한 후 산화 공정을 실시하여 고전압 영역(A)에 게이트 산화막(25)을 400Å 정도의 두께로 성장시킨다. 이때, 산화 공정은 습식 또는 건식 방법을 이용하며, 700∼850℃의 온도에서 실시한다.
도 2(c)를 참조하면, BOE 용액을 이용한 120초 정도의 식각 공정 및 H3PO4를 이용한 12분 정도의 식각 공정을 실시하여 셀 영역(B)에 잔류하는 질화막(23)을 제거한다. 이때, 고전압 영역(A)의 게이트 산화막(25)이 약 40Å 정도 리세스되어 약 360Å 정도의 두께로 잔류하게 된다. 여기서, BOE 용액은 200:1∼300:1의 농도를 유지하도록 하며, BOE 대신에 HF를 사용하는 것도 가능하다. 또한, H3PO4를 이용한 식각 공정은 100∼160℃ 정도의 온도에서 실시한다.
도 2(d)를 참조하면, 프리클리닝 공정을 실시하여 셀 영역(B)의 패드 산화막(22)을 제거하고, 이에 의해 고전압 영역(A)의 게이트 산화막(25)은 일부 리세스되어 300Å 정도로 잔류된다. 그리고, 산화 공정을 실시하여 셀 영역(B)의 터널 산화막(26)을 75Å 정도의 두께로 성장시킨다. 이에 의해 고전압 영역(A)의 게이트 산화막(25)도 350Å의 두께를 유지하게 된다.
상술한 바와 같이 본 발명에 의하면 고전압 영역에 두꺼운 게이트 산화막을 형성하고 셀 영역에 얇은 터널 산화막을 형성하는 플래쉬 메모리 소자의 제조 공정 에서 고전압 영역의 게이트 산화막을 400Å 정도의 두께로 성장시키고, 셀 영역에 잔류하는 질화막을 BOE 용액을 이용한 120초 정도의 식각 공정 및 H3PO4를 이용한 12분 정도의 식각 공정으로 제거함으로써 공정 시간을 단축시킬 수 있으며, 고전압 영역의 게이트 산화막의 균일성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판 상부에 패드 산화막, 질화막 및 산화막을 순차적으로 형성한 후 고전압 영역의 상기 산화막 및 질화막을 제거하여 상기 패드 산화막을 노출시키는 단계;
    프리클리닝 공정을 실시하여 상기 고전압 영역의 상기 패드 산화막을 제거하고, 셀 영역의 상기 산화막을 제거하는 단계;
    제 1 산화 공정을 실시하여 상기 고전압 영역에 게이트 산화막을 형성하는 단계;
    소정의 식각용액을 이용한 120초 정도의 식각 공정 및 H3PO4를 이용한 12분 정도의 식각 공정을 실시하여 상기 셀 영역에 잔류하는 상기 질화막을 제거하고 상기 고전압 영역의 상기 게이트 산화막이 일부 리세스되는 단계;
    프리클리닝 공정을 실시하여 상기 셀 영역의 상기 패드 산화막을 제거하고, 상기 고전압 영역의 상기 게이트 산화막이 일부 리세스되는 단계; 및
    제 2 산화 공정을 실시하여 상기 셀 영역에 터널 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 게이트 산화막은 400Å 정도의 두께로 형성하는 반 도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 1 산화 공정은 습식 또는 건식 방법을 이용하여 700 내지 850℃의 온도에서 실시하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 식각용액은 BOE 용액 또는 HF 용액을 사용하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 H3PO4를 이용한 식각 공정은 100 내지 160℃ 정도의 온도에서 실시하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 제 2 산화 공정에 의해 상기 고전압 영역의 상기 게이트 산화막이 일부 성장되는 반도체 소자의 제조 방법.
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