JP3194370B2 - 半導体装置とその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係わり、特に、異なる膜厚のゲート酸化膜を
有する半導体装置とその製造方法に関する。
製造方法に係わり、特に、異なる膜厚のゲート酸化膜を
有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】半導体装置の心臓部であるゲート絶縁膜
を、いかに高信頼性、高制御性で形成するかが半導体装
置開発における最も重要な課題である。その様な中で、
ロジック系デバイスでは、中心となるトランジスタのゲ
ート絶縁膜と周辺回路のために作り込まれるトランジス
タのゲート絶縁膜の厚さは異なっており、それらの膜厚
が異なるゲート絶縁膜を如何に良好に、制御性よく形成
するかが実際のデバイス製作での課題である。
を、いかに高信頼性、高制御性で形成するかが半導体装
置開発における最も重要な課題である。その様な中で、
ロジック系デバイスでは、中心となるトランジスタのゲ
ート絶縁膜と周辺回路のために作り込まれるトランジス
タのゲート絶縁膜の厚さは異なっており、それらの膜厚
が異なるゲート絶縁膜を如何に良好に、制御性よく形成
するかが実際のデバイス製作での課題である。
【０００３】２種類の膜厚を有するゲート絶縁膜を同一
基板上に形成する方法として、一般的には二段階に酸化
工程を分ける方法がある。図７はその製造方法を説明す
るための半導体装置の構造断面図である。はじめに通常
のゲート絶縁膜１９を形成した後（ａ）、膜厚を所望す
る領域のみにフォトレジスト２０を選択的に形成し覆う
ことによって保護し、フッ酸系の溶液でカバーされてい
ない領域２１の酸化膜をエッチングする（ｂ）。次に上
述フォトレジスト２０を除去し所定の洗浄をおこなった
後に、再びゲート絶縁膜形成の為の熱処理をおこなう。
前述のエッチングでエッチングされなかった領域には残
された酸化膜に加えて新たに絶縁膜が形成されトータル
として厚い酸化膜２２が形成される。一方、剥離された
領域には結果的には一回のみのゲート絶縁膜２３が形成
され、その膜厚は酸化膜２２よりも薄くなる（ｃ）。し
かしながら、この方法においては、厚い酸化膜は一度フ
ォトレジストが塗布される問題がある。フォトレジスト
には鉄や有機物といった汚染物質が多く含有されてお
り、そのフォトレジストから酸化膜に不純物が導入され
てしまい、結果として信頼性及び絶縁膜としての絶縁性
すらも劣化する原因となっている。また、レジスト剥離
後の洗浄工程では酸化膜を若干ではあるがエッチングす
る溶液が使われることが多く、膜厚の減りを制御するこ
とが難しい。加えて、熱酸化による酸化膜形成は堆積型
の酸化膜形成と大きく異なり、膜内の酸化種の拡散が酸
化速度に大きく影響する為、厚膜領域と薄膜領域の膜厚
制御性が非常に困難である。
基板上に形成する方法として、一般的には二段階に酸化
工程を分ける方法がある。図７はその製造方法を説明す
るための半導体装置の構造断面図である。はじめに通常
のゲート絶縁膜１９を形成した後（ａ）、膜厚を所望す
る領域のみにフォトレジスト２０を選択的に形成し覆う
ことによって保護し、フッ酸系の溶液でカバーされてい
ない領域２１の酸化膜をエッチングする（ｂ）。次に上
述フォトレジスト２０を除去し所定の洗浄をおこなった
後に、再びゲート絶縁膜形成の為の熱処理をおこなう。
前述のエッチングでエッチングされなかった領域には残
された酸化膜に加えて新たに絶縁膜が形成されトータル
として厚い酸化膜２２が形成される。一方、剥離された
領域には結果的には一回のみのゲート絶縁膜２３が形成
され、その膜厚は酸化膜２２よりも薄くなる（ｃ）。し
かしながら、この方法においては、厚い酸化膜は一度フ
ォトレジストが塗布される問題がある。フォトレジスト
には鉄や有機物といった汚染物質が多く含有されてお
り、そのフォトレジストから酸化膜に不純物が導入され
てしまい、結果として信頼性及び絶縁膜としての絶縁性
すらも劣化する原因となっている。また、レジスト剥離
後の洗浄工程では酸化膜を若干ではあるがエッチングす
る溶液が使われることが多く、膜厚の減りを制御するこ
とが難しい。加えて、熱酸化による酸化膜形成は堆積型
の酸化膜形成と大きく異なり、膜内の酸化種の拡散が酸
化速度に大きく影響する為、厚膜領域と薄膜領域の膜厚
制御性が非常に困難である。
【０００４】同一面内で膜厚が異なるゲート酸化膜を形
成するもう一つの方法としてイオン注入を利用する方法
がある。窒素原子を導入したシリコン基板を酸化すると
酸化速度は大きく抑制される。この特性を利用して二種
類の膜厚を有するゲート絶縁膜を形成する。すなわち、
薄い酸化膜が所望の領域には窒素を含むイオンを注入す
る。窒素イオンを含むイオンを注入しない領域と注入し
た領域とでは酸化速度が異なるから、一回の酸化熱処理
工程で膜厚の異なるゲート酸化膜が形成できる。図３は
酸化膜成長速度と窒素イオン注入量との関係を示したも
のである。確かに窒素イオンを注入せず、且つ、酸化時
間３０分で８ｎｍの膜厚が得られる一方で、ドーズ量を
１Ｅ１５ａｔｏｍｓ／ｃｍ2 にすることで、３ｎｍ以下
の薄膜も得ることが出来る。しかしながら、窒素含有量
が多くなるほど窒素そのものによる固定電荷の増大（図
４）や、トランジスタ特性の移動度の低下が生じ、実際
には７Ｅ１４ａｔｏｍｓ／ｃｍ2 以上の注入をおこなう
ことは、薄いゲート絶縁膜を有するトランジスタのパー
フォーマンス低下の観点で許容できないのが現状であ
る。一方、ハロゲン注入によっても膜厚の変化をつける
ことが可能である。図５は酸化速度のフッ素注入ドーズ
量依存性を示している。大量のフッ素導入のみで前述の
膜厚差を実現できる。しかしながら、ハロゲン注入によ
っても窒素注入と同様の問題はつきまとう。図６はフッ
素を導入したシリコン基板を水蒸気雰囲気で熱処理して
形成したゲート絶縁膜の界面準位密度を示しているが、
界面準位密度が最小になるドーズ量があるものの、過剰
なフッ素は逆に特性を劣化させる。これは界面の歪みを
緩和できるフッ素量が決まっていて、過剰なフッ素が逆
に歪みを増加させることで理解できる。つまり、大きな
膜厚差、例えば３ｎｍを実現するためには５Ｅ１４ａｔ
ｏｍｓ／ｃｍ2 以上のフッ素元素の導入が必要である
が、それでは界面準位密度の増加を避けることができな
い。従って、窒素、ハロゲンどちらかの注入のみでは良
好な特性を有したまま十分な膜厚差があるゲート絶縁膜
を形成することはできない。
成するもう一つの方法としてイオン注入を利用する方法
がある。窒素原子を導入したシリコン基板を酸化すると
酸化速度は大きく抑制される。この特性を利用して二種
類の膜厚を有するゲート絶縁膜を形成する。すなわち、
薄い酸化膜が所望の領域には窒素を含むイオンを注入す
る。窒素イオンを含むイオンを注入しない領域と注入し
た領域とでは酸化速度が異なるから、一回の酸化熱処理
工程で膜厚の異なるゲート酸化膜が形成できる。図３は
酸化膜成長速度と窒素イオン注入量との関係を示したも
のである。確かに窒素イオンを注入せず、且つ、酸化時
間３０分で８ｎｍの膜厚が得られる一方で、ドーズ量を
１Ｅ１５ａｔｏｍｓ／ｃｍ2 にすることで、３ｎｍ以下
の薄膜も得ることが出来る。しかしながら、窒素含有量
が多くなるほど窒素そのものによる固定電荷の増大（図
４）や、トランジスタ特性の移動度の低下が生じ、実際
には７Ｅ１４ａｔｏｍｓ／ｃｍ2 以上の注入をおこなう
ことは、薄いゲート絶縁膜を有するトランジスタのパー
フォーマンス低下の観点で許容できないのが現状であ
る。一方、ハロゲン注入によっても膜厚の変化をつける
ことが可能である。図５は酸化速度のフッ素注入ドーズ
量依存性を示している。大量のフッ素導入のみで前述の
膜厚差を実現できる。しかしながら、ハロゲン注入によ
っても窒素注入と同様の問題はつきまとう。図６はフッ
素を導入したシリコン基板を水蒸気雰囲気で熱処理して
形成したゲート絶縁膜の界面準位密度を示しているが、
界面準位密度が最小になるドーズ量があるものの、過剰
なフッ素は逆に特性を劣化させる。これは界面の歪みを
緩和できるフッ素量が決まっていて、過剰なフッ素が逆
に歪みを増加させることで理解できる。つまり、大きな
膜厚差、例えば３ｎｍを実現するためには５Ｅ１４ａｔ
ｏｍｓ／ｃｍ2 以上のフッ素元素の導入が必要である
が、それでは界面準位密度の増加を避けることができな
い。従って、窒素、ハロゲンどちらかの注入のみでは良
好な特性を有したまま十分な膜厚差があるゲート絶縁膜
を形成することはできない。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、同一半導体基板上
で少なくとも２種類の膜厚を有するゲート絶縁膜を有す
る半導体装置において、ゲート絶縁膜としての信頼性、
絶縁性を損ねることなく、３ｎｍ以上膜厚差を有するゲ
ート絶縁膜を形成する半導体装置の製造方法と、その２
種類以上の絶縁膜は少なくとも１種類は窒素を含有した
薄い絶縁膜であり、少なくとも１種類はハロゲンを含有
する厚い絶縁膜である半導体装置を提供することにあ
る。
した従来技術の欠点を改良し、特に、同一半導体基板上
で少なくとも２種類の膜厚を有するゲート絶縁膜を有す
る半導体装置において、ゲート絶縁膜としての信頼性、
絶縁性を損ねることなく、３ｎｍ以上膜厚差を有するゲ
ート絶縁膜を形成する半導体装置の製造方法と、その２
種類以上の絶縁膜は少なくとも１種類は窒素を含有した
薄い絶縁膜であり、少なくとも１種類はハロゲンを含有
する厚い絶縁膜である半導体装置を提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の態様は、同一のチップ上に膜厚の異なる第１
のゲート絶縁膜と第２のゲート絶縁膜とを形成した半導
体装置において、膜厚の薄い前記第１のゲート酸化膜に
は窒素元素が含有され、膜厚の厚い前記第２のゲート酸
化膜にはハロゲン系元素が含有され、且つ、前記第１の
ゲート酸化膜と前記第２のゲート酸化膜の膜厚差が３ｎ
ｍ以上であることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の態様は、同一のチップ上に膜厚の異なる第１
のゲート絶縁膜と第２のゲート絶縁膜とを形成した半導
体装置において、膜厚の薄い前記第１のゲート酸化膜に
は窒素元素が含有され、膜厚の厚い前記第２のゲート酸
化膜にはハロゲン系元素が含有され、且つ、前記第１の
ゲート酸化膜と前記第２のゲート酸化膜の膜厚差が３ｎ
ｍ以上であることを特徴とするものである。
【０００７】又、本発明に係る半導体装置の製造方法の
第１態様は、同一のチップ上に異なる膜厚の第１のゲー
ト絶縁膜と第２のゲート絶縁膜とを形成する半導体装置
の製造方法において、素子分離膜を形成して少なくとも
第１の半導体領域と第２の半導体領域とを形成する第１
の工程と、前記第２の半導体領域をフォトレジストで覆
い露出した第１の半導体領域に第１のイオンを注入する
第２の工程と、前記第１の半導体領域をフォトレジスト
で覆い露出した第２の半導体領域に第２のイオンを注入
する第３の工程と、前記イオン注入した第１、第２の半
導体領域に１回の酸化熱処理で膜厚の異なるゲート酸化
膜をそれぞれ形成する第４の工程と、を含むことを特徴
とするものであり、又、第２態様は、前記一方の工程で
注入されるイオンは窒素イオンであり、他方の工程で注
入されるイオンはハロゲン系元素のイオンであることを
特徴とするものであり、又、第３態様は、前記窒素イオ
ン又はハロゲン系元素のイオンの注入量を変えること
で、同一チップ上に少なくとも３種類以上の膜厚のゲー
ト酸化膜が形成されることを特徴とするものである。
第１態様は、同一のチップ上に異なる膜厚の第１のゲー
ト絶縁膜と第２のゲート絶縁膜とを形成する半導体装置
の製造方法において、素子分離膜を形成して少なくとも
第１の半導体領域と第２の半導体領域とを形成する第１
の工程と、前記第２の半導体領域をフォトレジストで覆
い露出した第１の半導体領域に第１のイオンを注入する
第２の工程と、前記第１の半導体領域をフォトレジスト
で覆い露出した第２の半導体領域に第２のイオンを注入
する第３の工程と、前記イオン注入した第１、第２の半
導体領域に１回の酸化熱処理で膜厚の異なるゲート酸化
膜をそれぞれ形成する第４の工程と、を含むことを特徴
とするものであり、又、第２態様は、前記一方の工程で
注入されるイオンは窒素イオンであり、他方の工程で注
入されるイオンはハロゲン系元素のイオンであることを
特徴とするものであり、又、第３態様は、前記窒素イオ
ン又はハロゲン系元素のイオンの注入量を変えること
で、同一チップ上に少なくとも３種類以上の膜厚のゲー
ト酸化膜が形成されることを特徴とするものである。
【０００８】
【発明の実施の形態】本発明の特徴は、同一の半導体基
板上に少なくとも２種類の膜厚の異なる絶縁膜を形成す
る際に、絶縁膜形成前に窒素とハロゲン元素を含むイオ
ンを各々選択的に注入する半導体装置とその製造方法に
ある。同じチップ内に膜厚の異なるゲート絶縁膜が存在
し、各々の膜が窒素あるいはハロゲン元素を含有した構
造であり、１回の熱酸化工程により必要十分な膜厚差が
ある、しかも良好な信頼性を有する絶縁膜を形成する。
板上に少なくとも２種類の膜厚の異なる絶縁膜を形成す
る際に、絶縁膜形成前に窒素とハロゲン元素を含むイオ
ンを各々選択的に注入する半導体装置とその製造方法に
ある。同じチップ内に膜厚の異なるゲート絶縁膜が存在
し、各々の膜が窒素あるいはハロゲン元素を含有した構
造であり、１回の熱酸化工程により必要十分な膜厚差が
ある、しかも良好な信頼性を有する絶縁膜を形成する。
【０００９】本発明によれば、３ｎｍ以上の膜厚差を有
する絶縁膜が形成でき、しかも薄いゲート絶縁膜にはＰ
ＭＯＳＦＥＴで懸念されるゲート電極からのボロンの突
き抜けによる閾値変動やゲート絶縁膜の信頼性の低下を
抑制できる。厚いゲート絶縁膜においても界面準位が少
なく、放射線への耐性も良好な特性が得られる。また、
本発明による製造方法によれば、従来のレジスト塗布に
よるゲート絶縁膜への不純物侵入に起因した歩留まり低
下が抑制できる。
する絶縁膜が形成でき、しかも薄いゲート絶縁膜にはＰ
ＭＯＳＦＥＴで懸念されるゲート電極からのボロンの突
き抜けによる閾値変動やゲート絶縁膜の信頼性の低下を
抑制できる。厚いゲート絶縁膜においても界面準位が少
なく、放射線への耐性も良好な特性が得られる。また、
本発明による製造方法によれば、従来のレジスト塗布に
よるゲート絶縁膜への不純物侵入に起因した歩留まり低
下が抑制できる。
【００１０】
【実施例】以下に、本発明に係わる半導体装置とその製
造方法の具体例を図面を参照しながら詳細に説明する。
図１は、本発明に係わる半導体装置の具体例の構造を示
す図であって、これらの図には、同一のチップ上に異な
る膜厚の第１のゲート絶縁膜１２と第２のゲート絶縁膜
１３とを形成した半導体装置において、膜厚の薄い第１
のゲート酸化膜１２には第１の元素が含有され、膜厚の
厚い第２のゲート酸化膜１３には第２の元素が含有され
ている半導体装置が示されている。
造方法の具体例を図面を参照しながら詳細に説明する。
図１は、本発明に係わる半導体装置の具体例の構造を示
す図であって、これらの図には、同一のチップ上に異な
る膜厚の第１のゲート絶縁膜１２と第２のゲート絶縁膜
１３とを形成した半導体装置において、膜厚の薄い第１
のゲート酸化膜１２には第１の元素が含有され、膜厚の
厚い第２のゲート酸化膜１３には第２の元素が含有され
ている半導体装置が示されている。
【００１１】なお、本発明の理解を容易にするために、
図１においては薄い絶縁膜１２と厚い絶縁膜１３が隣り
合った素子に形成されることを想定した。勿論、本発明
は、同一チップ内であれば膜厚の異なるゲート絶縁膜の
配置はこれにとらわれることはない。したがって、本発
明では、シリコン結晶基板１０に形成された素子間分離
を目的とした膜厚４００ｎｍの酸化膜１１に囲まれた活
性領域（半導体領域）に、窒素元素を含む膜厚３ｎｍの
薄い絶縁膜１２とフッ素元素を含む膜厚８ｎｍの厚い絶
縁膜１３を有している。
図１においては薄い絶縁膜１２と厚い絶縁膜１３が隣り
合った素子に形成されることを想定した。勿論、本発明
は、同一チップ内であれば膜厚の異なるゲート絶縁膜の
配置はこれにとらわれることはない。したがって、本発
明では、シリコン結晶基板１０に形成された素子間分離
を目的とした膜厚４００ｎｍの酸化膜１１に囲まれた活
性領域（半導体領域）に、窒素元素を含む膜厚３ｎｍの
薄い絶縁膜１２とフッ素元素を含む膜厚８ｎｍの厚い絶
縁膜１３を有している。
【００１２】次に、図２（ａ）〜（ｄ）に基づき本発明
の構造を形成するための工程を順に説明する。シリコン
結晶基板１０上に素子間分離を目的とする膜厚４００ｎ
ｍの酸化膜１１を形成する。ここではＬｏｃａｌ Ｏｘ
ｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ（ＬＯＣＯＳ）
法によって形成した構造を示している。ＬＯＣＯＳ酸化
膜１１の形成後、次工程のイオン注入によるシリコン基
板１０へのダメージを低減させる目的で１６ｎｍ厚の酸
化膜１４を８５０℃のパイロジェニック法で得られた水
蒸気雰囲気で熱処理して形成する（図２（ａ））。次に
フォトレジスト１５を塗布して露光処理、現像処理をお
こなうことにより、選択的に厚い絶縁膜を形成する領域
のみをフォトレジスト１５で覆う。次に質量数１４の窒
素イオンを加速エネルギー１０ＫｅＶで、ドーズ量５Ｅ
１４ａｔｏｍｓ／ｃｍ2 注入する。この処理によりフォ
トレジストに覆われていない領域に窒素元素が導入さ
れ、窒素を含有する層１６がシリコン基板表面に形成さ
れる（図２（ｂ））。次に前述フォトレジストを酸系の
剥離液で剥離したあと、再びフォトレジスト塗布、露光
処理、現像処理により、先に窒素含有層１６を形成した
薄い絶縁膜を形成する領域を選択的にフォトレジスト１
７で覆う。続いて質量数１９のフッ素イオンを加速エネ
ルギー１０ＫｅＶで、ドーズ量２Ｅ１４ａｔｏｍｓ／ｃ
ｍ2 注入する。この処理によりフォトレジストに覆われ
ていない領域にフッ素元素が導入され、フッ素を含有す
る層１８がシリコン基板表面に形成される（図２
（ｃ））。フォトレジスト１７を酸系の剥離液で剥離し
たあと、酸化膜１４をフッ酸系のエッチング液で除去
し、更にシリコン表面を洗浄する。次に８５０℃のパイ
ロジェニック法で得られた水蒸気雰囲気で熱処理する。
窒素を含有した領域では酸化速度が抑制され、逆にフッ
素を含有した領域では酸化速度が増速されるため、前者
は膜厚３ｎｍの窒素元素を含むゲート絶縁膜１２、後者
は膜厚８ｎｍのフッ素元素を含むゲート絶縁膜１３が形
成される（図２（ｄ））。
の構造を形成するための工程を順に説明する。シリコン
結晶基板１０上に素子間分離を目的とする膜厚４００ｎ
ｍの酸化膜１１を形成する。ここではＬｏｃａｌ Ｏｘ
ｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ（ＬＯＣＯＳ）
法によって形成した構造を示している。ＬＯＣＯＳ酸化
膜１１の形成後、次工程のイオン注入によるシリコン基
板１０へのダメージを低減させる目的で１６ｎｍ厚の酸
化膜１４を８５０℃のパイロジェニック法で得られた水
蒸気雰囲気で熱処理して形成する（図２（ａ））。次に
フォトレジスト１５を塗布して露光処理、現像処理をお
こなうことにより、選択的に厚い絶縁膜を形成する領域
のみをフォトレジスト１５で覆う。次に質量数１４の窒
素イオンを加速エネルギー１０ＫｅＶで、ドーズ量５Ｅ
１４ａｔｏｍｓ／ｃｍ2 注入する。この処理によりフォ
トレジストに覆われていない領域に窒素元素が導入さ
れ、窒素を含有する層１６がシリコン基板表面に形成さ
れる（図２（ｂ））。次に前述フォトレジストを酸系の
剥離液で剥離したあと、再びフォトレジスト塗布、露光
処理、現像処理により、先に窒素含有層１６を形成した
薄い絶縁膜を形成する領域を選択的にフォトレジスト１
７で覆う。続いて質量数１９のフッ素イオンを加速エネ
ルギー１０ＫｅＶで、ドーズ量２Ｅ１４ａｔｏｍｓ／ｃ
ｍ2 注入する。この処理によりフォトレジストに覆われ
ていない領域にフッ素元素が導入され、フッ素を含有す
る層１８がシリコン基板表面に形成される（図２
（ｃ））。フォトレジスト１７を酸系の剥離液で剥離し
たあと、酸化膜１４をフッ酸系のエッチング液で除去
し、更にシリコン表面を洗浄する。次に８５０℃のパイ
ロジェニック法で得られた水蒸気雰囲気で熱処理する。
窒素を含有した領域では酸化速度が抑制され、逆にフッ
素を含有した領域では酸化速度が増速されるため、前者
は膜厚３ｎｍの窒素元素を含むゲート絶縁膜１２、後者
は膜厚８ｎｍのフッ素元素を含むゲート絶縁膜１３が形
成される（図２（ｄ））。
【００１３】図３は上記ゲート酸化熱処理条件８５０℃
水蒸気雰囲気での酸化速度の窒素イオンドーズ量依存性
である。加速エネルギーは１０ＫｅＶである。注入を全
く行わない通常熱酸化と比較して、窒素をイオン注入す
ることによって酸化速度が顕著に遅くなる。そしてドー
ズ量が多いほどその酸化速度抑制効果は顕著になる。例
えば、熱処理時間２０分の場合、窒素注入なしでは６ｎ
ｍの酸化膜が形成される一方で、ドーズ量５Ｅ１４ａｔ
ｏｍｓ／ｃｍ2 の注入をおこなうとその膜厚は３ｎｍに
なる。
水蒸気雰囲気での酸化速度の窒素イオンドーズ量依存性
である。加速エネルギーは１０ＫｅＶである。注入を全
く行わない通常熱酸化と比較して、窒素をイオン注入す
ることによって酸化速度が顕著に遅くなる。そしてドー
ズ量が多いほどその酸化速度抑制効果は顕著になる。例
えば、熱処理時間２０分の場合、窒素注入なしでは６ｎ
ｍの酸化膜が形成される一方で、ドーズ量５Ｅ１４ａｔ
ｏｍｓ／ｃｍ2 の注入をおこなうとその膜厚は３ｎｍに
なる。
【００１４】窒素イオン注入によって作られたゲート絶
縁膜には窒素含有による固定電荷量の増加が見られる。
これはフラットバンド電圧を測定することによって評価
できる。図４は様々な窒素イオン注入ドーズ量の時のフ
ラットバンド電圧の変化を示したものである。酸化膜厚
は３ｎｍで、面積が０．００１ｃｍ2 のＭＯＳ型キャパ
シタで測定した。ドーズ量の増加に伴いフラットバンド
電圧はシフトする。特に７Ｅ１４ａｔｏｍｓ／ｃｍ2 以
上ではそのシフトが顕著になる。上述５Ｅ１４ａｔｏｍ
ｓ／ｃｍ2 の条件においても０．１Ｖ程度マイナス側に
シフトが観測される。フラットバンド電圧の大きなシフ
トはデバイス設計の際に弊害となるが、０．１Ｖであれ
ば問題はない。逆に言えば７Ｅ１４ａｔｏｍｓ／ｃｍ2
以上の注入は固定電荷の観点で利用不可能である。
縁膜には窒素含有による固定電荷量の増加が見られる。
これはフラットバンド電圧を測定することによって評価
できる。図４は様々な窒素イオン注入ドーズ量の時のフ
ラットバンド電圧の変化を示したものである。酸化膜厚
は３ｎｍで、面積が０．００１ｃｍ2 のＭＯＳ型キャパ
シタで測定した。ドーズ量の増加に伴いフラットバンド
電圧はシフトする。特に７Ｅ１４ａｔｏｍｓ／ｃｍ2 以
上ではそのシフトが顕著になる。上述５Ｅ１４ａｔｏｍ
ｓ／ｃｍ2 の条件においても０．１Ｖ程度マイナス側に
シフトが観測される。フラットバンド電圧の大きなシフ
トはデバイス設計の際に弊害となるが、０．１Ｖであれ
ば問題はない。逆に言えば７Ｅ１４ａｔｏｍｓ／ｃｍ2
以上の注入は固定電荷の観点で利用不可能である。
【００１５】一方、フッ素注入したときの酸化速度の変
化が図５である。ドーズ量が多いほど酸化速度が増加す
る。ゲート酸化熱処理条件８５０℃水蒸気雰囲気におい
て、例えば処理時間２０分の場合、フッ素注入なしでは
６ｎｍの酸化膜が形成される一方で、ドーズ量２Ｅ１４
ａｔｏｍｓ／ｃｍ2 のフッ素注入をおこなうとその膜厚
は８ｎｍになる。
化が図５である。ドーズ量が多いほど酸化速度が増加す
る。ゲート酸化熱処理条件８５０℃水蒸気雰囲気におい
て、例えば処理時間２０分の場合、フッ素注入なしでは
６ｎｍの酸化膜が形成される一方で、ドーズ量２Ｅ１４
ａｔｏｍｓ／ｃｍ2 のフッ素注入をおこなうとその膜厚
は８ｎｍになる。
【００１６】図６はフッ素注入ドーズ量に対する、形成
されたゲート酸化膜の界面準位密度をプロットした。注
入しない条件からドーズ量を増加させると一度界面準位
密度が低下して良好な特性になるが、更にドーズ量を増
加させると逆に界面準位密度が増加する。ドーズ量１Ｅ
１４ａｔｏｍｓ／ｃｍ2 で最小値をとるが、２Ｅ１４ｓ
ｔｏｍｓ／ｃｍ2 においても、注入しない条件より１／
３程度低い。
されたゲート酸化膜の界面準位密度をプロットした。注
入しない条件からドーズ量を増加させると一度界面準位
密度が低下して良好な特性になるが、更にドーズ量を増
加させると逆に界面準位密度が増加する。ドーズ量１Ｅ
１４ａｔｏｍｓ／ｃｍ2 で最小値をとるが、２Ｅ１４ｓ
ｔｏｍｓ／ｃｍ2 においても、注入しない条件より１／
３程度低い。
【００１７】従って、固定電荷が少なく良好な特性を有
する窒素を含有した膜厚３ｎｍの薄いゲート酸化膜と、
界面準位密度が低く信頼性の高いフッ素を含有した膜厚
８ｎｍの厚い酸化膜が、１回の酸化熱処理工程をおこな
うことで形成できる。なお、本具体例における各構成部
分の膜厚や製造条件、数値は上述に限定されるものでは
ない。また、窒素のイオン注入では、質量数１４の窒素
原子イオンに限られることなく、質量数２８の窒素分子
をはじめ、窒素を含む全ての分子イオンでもよい。フッ
素に関してもフッ素元素を含む全ての分子イオンが適用
可能である。フッ素の代わりに塩素を代表とするハロゲ
ン系元素も適用できる。
する窒素を含有した膜厚３ｎｍの薄いゲート酸化膜と、
界面準位密度が低く信頼性の高いフッ素を含有した膜厚
８ｎｍの厚い酸化膜が、１回の酸化熱処理工程をおこな
うことで形成できる。なお、本具体例における各構成部
分の膜厚や製造条件、数値は上述に限定されるものでは
ない。また、窒素のイオン注入では、質量数１４の窒素
原子イオンに限られることなく、質量数２８の窒素分子
をはじめ、窒素を含む全ての分子イオンでもよい。フッ
素に関してもフッ素元素を含む全ての分子イオンが適用
可能である。フッ素の代わりに塩素を代表とするハロゲ
ン系元素も適用できる。
【００１８】
【発明の効果】本発明は上述のように構成したので、ゲ
ート酸化膜が持つ信頼性、絶縁性を損ねることなく、あ
るいは向上しつつ、膜厚差が３ｎｍ以上の絶縁膜を同一
半導体基板上に、しかも一回の酸化熱処理で形成でき
る。窒素イオン注入のドーズ量を多くすればするほど酸
化速度を抑制できるため、薄い酸化膜を所望する領域の
みに窒素を大量に導入することによって、一回で膜厚の
差が３ｎｍになるように実験的には設定できる。しかし
ながら、上述したように多量の窒素は多量の固定電荷の
原因となるばかりでなく、トランジスタ動作においては
電子の移動度の原因となり高速動作の妨げになり、また
ゲート絶縁膜そのものの寿命の劣化の原因となってしま
う。また、ハロゲン元素の注入のみでも通常領域との膜
厚差を３ｎｍにすることはできるが、界面準位に最小値
をとるハロゲン導入量があるように、多量のハロゲン元
素はゲート絶縁膜そのものの信頼性劣化をもたらしてし
まう。また、微細化の流れのなかでゲート絶縁膜の膜厚
は益々薄くなり、ロジック系デバイスでは薄い方のゲー
ト絶縁膜には３ｎｍ以下のゲート絶縁膜が望まれる中、
通常酸化では薄膜の制御性良い形成が困難になる。良好
な特性を有したまま所望の膜厚差を得る為には、上述窒
素とハロゲン元素両者の選択的な導入が必要不可欠であ
る。
ート酸化膜が持つ信頼性、絶縁性を損ねることなく、あ
るいは向上しつつ、膜厚差が３ｎｍ以上の絶縁膜を同一
半導体基板上に、しかも一回の酸化熱処理で形成でき
る。窒素イオン注入のドーズ量を多くすればするほど酸
化速度を抑制できるため、薄い酸化膜を所望する領域の
みに窒素を大量に導入することによって、一回で膜厚の
差が３ｎｍになるように実験的には設定できる。しかし
ながら、上述したように多量の窒素は多量の固定電荷の
原因となるばかりでなく、トランジスタ動作においては
電子の移動度の原因となり高速動作の妨げになり、また
ゲート絶縁膜そのものの寿命の劣化の原因となってしま
う。また、ハロゲン元素の注入のみでも通常領域との膜
厚差を３ｎｍにすることはできるが、界面準位に最小値
をとるハロゲン導入量があるように、多量のハロゲン元
素はゲート絶縁膜そのものの信頼性劣化をもたらしてし
まう。また、微細化の流れのなかでゲート絶縁膜の膜厚
は益々薄くなり、ロジック系デバイスでは薄い方のゲー
ト絶縁膜には３ｎｍ以下のゲート絶縁膜が望まれる中、
通常酸化では薄膜の制御性良い形成が困難になる。良好
な特性を有したまま所望の膜厚差を得る為には、上述窒
素とハロゲン元素両者の選択的な導入が必要不可欠であ
る。
【図１】本発明に係る半導体装置の断面図である。
【図２】本発明に係る半導体装置の製造工程を示す図で
ある。
ある。
【図３】酸化膜成長速度と窒素イオン注入量との関係を
示す図である。
示す図である。
【図４】窒素イオン注入量とフラットバンド電圧の関係
を示す図である。
を示す図である。
【図５】酸化膜成長速度とフッ素イオン注入量との関係
を示す図である。
を示す図である。
【図６】フッ素を含有した酸化膜の界面準位密度を示す
図である。
図である。
【図７】従来技術の製造工程を示す図である。
１０ シリコン結晶基板 １１ 素子分離膜 １２ 膜厚の薄いゲート絶縁膜 １３ 膜厚の厚いゲート絶縁膜 １５、１７ フォトレジスト １６ 窒素含有層 １８ フッ素含有層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234 H01L 29/78 H01L 21/336 H01L 21/316
Claims (4)
- 【請求項１】 同一のチップ上に膜厚の異なる第１のゲ
ート酸化膜と第２のゲート酸化膜とを形成した半導体装
置において、 膜厚の薄い前記第１のゲート酸化膜には窒素元素が含有
され、膜厚の厚い前記第２のゲート酸化膜にはハロゲン
系元素が含有され、且つ、前記第１のゲート酸化膜と前
記第２のゲート酸化膜の膜厚差が３ｎｍ以上であること
を特徴とする半導体装置。 - 【請求項２】 同一のチップ上に異なる膜厚の第１のゲ
ート酸化膜と第２のゲート酸化膜とを形成する半導体装
置の製造方法において、 素子分離膜を形成して少なくとも第１の半導体領域と第
２の半導体領域とを形成する第１の工程と、 前記第２の半導体領域をフォトレジストで覆い露出した
第１の半導体領域に第１のイオンを注入する第２の工程
と、 前記第１の半導体領域をフォトレジストで覆い露出した
第２の半導体領域に第２のイオンを注入する第３の工程
と、 前記イオン注入した第１、第２の半導体領域に１回の酸
化熱処理で膜厚の異なるゲート酸化膜をそれぞれ形成す
る第４の工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記一方の工程で注入されるイオンは窒
素イオンであり、他方の工程で注入されるイオンはハロ
ゲン系元素のイオンであることを特徴とする請求項２記
載の半導体装置の製造方法。 - 【請求項４】 前記窒素イオン又はハロゲン系元素のイ
オンの注入量を変えることで、同一チップ上に少なくと
も３種類以上の膜厚のゲート酸化膜が形成されることを
特徴とする請求項２又は３記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12725698A JP3194370B2 (ja) | 1998-05-11 | 1998-05-11 | 半導体装置とその製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12725698A JP3194370B2 (ja) | 1998-05-11 | 1998-05-11 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330263A JPH11330263A (ja) | 1999-11-30 |
| JP3194370B2 true JP3194370B2 (ja) | 2001-07-30 |
Family
ID=14955556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12725698A Expired - Fee Related JP3194370B2 (ja) | 1998-05-11 | 1998-05-11 | 半導体装置とその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6091109A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH11354648A (ja) * | 1998-06-04 | 1999-12-24 | Internatl Business Mach Corp <Ibm> | 同一の半導体基板上に異なる厚さの酸化物を同時に作製する方法 |
| US6335262B1 (en) * | 1999-01-14 | 2002-01-01 | International Business Machines Corporation | Method for fabricating different gate oxide thicknesses within the same chip |
| US6358865B2 (en) * | 1999-05-14 | 2002-03-19 | Agere Systems Guardian Corp. | Oxidation of silicon using fluorine implant |
| EP1052685A3 (en) * | 1999-05-14 | 2001-11-07 | Lucent Technologies Inc. | Integrated circuit device having a fluorine implanted oxide layer |
| KR20010035857A (ko) * | 1999-10-04 | 2001-05-07 | 윤종용 | 반도체소자 및 그 제조방법 |
| US6258673B1 (en) * | 1999-12-22 | 2001-07-10 | International Business Machines Corporation | Multiple thickness of gate oxide |
| US6297103B1 (en) * | 2000-02-28 | 2001-10-02 | Micron Technology, Inc. | Structure and method for dual gate oxide thicknesses |
| JP4437352B2 (ja) * | 2000-02-29 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2001351989A (ja) * | 2000-06-05 | 2001-12-21 | Nec Corp | 半導体装置の製造方法 |
| US6686298B1 (en) * | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
| US6649543B1 (en) | 2000-06-22 | 2003-11-18 | Micron Technology, Inc. | Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices |
| US6833329B1 (en) | 2000-06-22 | 2004-12-21 | Micron Technology, Inc. | Methods of forming oxide regions over semiconductor substrates |
| US6660657B1 (en) | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
| US6261972B1 (en) * | 2000-11-06 | 2001-07-17 | Infineon Technologies Ag | Dual gate oxide process for uniform oxide thickness |
| US20020197836A1 (en) * | 2001-06-11 | 2002-12-26 | International Business Machines Corporation | Method of forming variable oxide thicknesses across semiconductor chips |
| US6878585B2 (en) * | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
| US6723599B2 (en) * | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
| US6541321B1 (en) * | 2002-05-14 | 2003-04-01 | Advanced Micro Devices, Inc. | Method of making transistors with gate insulation layers of differing thickness |
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