KR20070036472A - 반도체소자의 리세스게이트 제조 방법 - Google Patents
반도체소자의 리세스게이트 제조 방법 Download PDFInfo
- Publication number
- KR20070036472A KR20070036472A KR1020050091517A KR20050091517A KR20070036472A KR 20070036472 A KR20070036472 A KR 20070036472A KR 1020050091517 A KR1020050091517 A KR 1020050091517A KR 20050091517 A KR20050091517 A KR 20050091517A KR 20070036472 A KR20070036472 A KR 20070036472A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- recess
- cleaning
- oxide film
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000004140 cleaning Methods 0.000 claims abstract description 45
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 239000000463 material Substances 0.000 claims description 3
- 239000000243 solution Substances 0.000 claims description 3
- 239000011259 mixed solution Substances 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 14
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
본 발명은 리세스패턴 형성후 게이트산화막 전에 진행하는 전세정 공정시 측벽산화막의 과다 손실로 발생되는 누설전류를 억제하는데 적합한 반도체소자의 리세스게이트 제조 방법을 제공하기 위한 것으로, 본 발명은 실리콘기판의 소자분리영역에 적어도 측벽산화막을 구비하는 소자분리구조를 형성하는 단계, 상기 소자분리구조에 의해 정의된 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴이 형성된 실리콘기판에 대해 상기 측벽산화막의 과도한 식각을 최소화할 수 있는 세정시간(10초∼40초)을 이용하여 게이트산화막 형성전의 전세정공정을 진행하는 단계, 상기 활성영역의 표면 상에 게이트산화막을 형성하는 단계, 및 상기 리세스패턴에 일부가 매립되고 상기 실리콘기판의 표면위로 돌출되는 형상의 리세스게이트를 형성하는 단계를 포함하고, 이로써 본 발명은 리세스패턴 형성후 진행하는 게이트산화막 형성전 전세정공정을 FN 방식으로 하되, 그 세정시간을 10초∼40초동안 짧게 진행하므로써 측벽산화막의 과도한 식각을 방지할 수 있는 효과가 있다.
리세스게이트, 측벽산화막, 세정, FN, 누설전류
Description
도 1a는 종래기술에 따른 반도체소자의 리세스게이트 제조 방법을 간략히 도시한 도면,
도 1b는 종래기술의 리세스패턴의 평면도,
도 1c는 종래기술에 따른 취약포인트의 상세도,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 리세스게이트 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 실리콘기판 25 : 측벽산화막
26 : 라이너질화막 27 : 라이너산화막
28 : 소자분리절연막 29 : 리세스패턴
30 : 게이트산화막
본 발명은 반도체 제조기술에 관한 것으로, 특히 반도체소자의 리세스게이트 제조 방법에 관한 것이다.
최근에, 서브 100nm급 DRAM을 제조할 때 채널 길이가 짧아 소자의 리프레시 특성이 악화되는데, 이를 극복하기 위하여 활성영역을 수십nm 정도 리세스(Recess)시켜 리세스에 게이트의 일부를 매립시키는 리세스 게이트(Recess Gate; R-gate) 기술이 제안되었다.
위와 같이 리세스 게이트를 갖는 반도체소자를 제조하면, 소자의 집적화에 따라 짧아지는 채널길이(Channel length)보다 더 긴 채널길이를 확보할 수 있어서 리프레시 특성을 크게 향상시킬 수 있다.
도 1a는 종래기술에 따른 반도체소자의 리세스게이트 제조 방법을 간략히 도시한 도면이고, 도 1b는 리세스패턴의 평면도이고, 도 1c는 종래기술에 따른 취약포인트의 상세도이다.
도 1a를 참조하면, 실리콘기판(11)에 소자분리를 위한 트렌치(12)를 형성하고, 트렌치(12)의 바닥 및 측벽쪽에 측벽산화막(13)을 형성한다.
이어서, 전면에 라이너질화막(14)과 라이너산화막(15)을 증착하고 트렌치(12)를 채울때까지 전면에 절연물(16)을 증착 및 CMP(Chemical Mechanical Polishing)하여 소자분리 구조를 형성한다.
이후, 소자분리구조에 의해 정의된 활성영역(11a)을 소정 깊이로 식각하여 리세스패턴(17)을 형성한다.
이어서, 전세정 공정(60초∼70초동안)을 진행한 후 리세스패턴(17)을 포함한 활성영역(11a) 상에 게이트산화막(18)을 형성하고, 게이트산화막(18) 상에 리세스패턴(18)을 일부 채우면서 실리콘기판(11)의 표면위로 돌출되는 형상의 게이트(19)를 형성한다. 이상의 게이트(19)를 리세스게이트라고 한다.
그러나, 종래기술은 리세스게이트 적용시 취약포인트(도 1b의 'X' 참조)가 발생하여 누설전류가 다량 발생하는 문제가 있다. 이때, 취약포인트는, 게이트산화막(18) 형성전에 진행하는 전세정(Pre-cleaning)공정의 세정시간이 길어짐에 따라활성영역(11a)의 가장자리가 취약해지므로써 발생하는 것이다.
이러한 취약포인트(X)에 의해 전세정 공정시 측벽산화막(13)이 다량 식각되어 리세스됨에 따라(도 1c) 활성영역(11a)의 가장자리에서 게이트산화막(18)이 균일하게 형성되지 못하고 공정상 취약해지는 문제를 초래한다.
이에 따라 512M비트내 발생되는 누설전류가 약 10mA 정도로 매우 높은 경향을 보인다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 리세스패턴 형성후 게이트산화막 전에 진행하는 전세정 공정시 측벽산화막의 과다 손실로 발생되는 누설전류를 억제하는데 적합한 반도체소자의 리세스게이트 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 리세스게이트 제조 방법은 실리콘기판의 소자분리영역에 적어도 측벽산화막을 구비하는 소자분리구조를 형성하는 단계, 상기 소자분리구조에 의해 정의된 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계, 상기 리세스패턴이 형성된 실리콘기판에 대해 상기 측벽산화막의 과도한 식각을 최소화할 수 있는 세정시간을 이용하여 게이트산화막 형성전의 전세정공정을 진행하는 단계, 상기 활성영역의 표면 상에 게이트산화막을 형성하는 단계, 및 상기 리세스패턴에 일부가 매립되고 상기 실리콘기판의 표면위로 돌출되는 형상의 리세스게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게, 상기 전세정 공정은 10초∼40초동안 진행하는 것을 특징으로 하며, 상기 전세정 공정은 산화막 물질을 식각할 수 있는 세정방식으로 진행하는 것을 특징으로 하고, 상기 전세정 공정은 FN 방식으로 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예에서는 리세스패턴의 측벽쪽으로 드러난 측벽산화막이 게이트산화막 형성전의 전세정공정에 의해 다량식각되어 발생되는 누설전류를 억제하기 위해 전세정공정시 세정시간을 조절하여 공정 진행상 취약포인트를 개선한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 리세스게이트 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21) 상에 패드산화막(22)을 형성한다. 이때, 패드산화막(22)은 열산화(Thermal oxidation) 또는 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 750℃∼850℃ 온도에서 100Å∼300Å 두께로 형성한다.
이어서, 패드산화막(22) 상에 패드질화막(23)을 형성한다. 이때, 패드질화막(23)은 저압화학기상증착법(Low Pressure CVD; LPCVD)을 이용하여 500Å∼1000Å 두께로 형성한다. 이와 같이, 저압화학기상증착법을 이용하여 패드질화막(23)을 형성하므로, 패드질화막(23)은 LP 질화막이라고도 한다.
다음으로, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리 마스크(ISO Mask, 도시 생략)를 형성한 후, 소자분리마스크를 식각배리어로 하여 패드질화막(23)과 패드산화막(22)을 식각한다.
이어서, 소자분리마스크를 스트립하고, 패드질화막(23)을 식각배리어로 하여 노출된 반도체기판(21)의 소자분리예정지역을 식각하여 트렌치(24)를 형성한다.
도 2b에 도시된 바와 같이, 측벽산화 공정을 진행하여 트렌치(24)의 바닥 및 측벽에 측벽산화막(25)을 80Å 두께로 형성한다.
이어서, 전면에 라이너물질, 즉 라이너질화막(26)과 라이너산화막(27)을 형성한 후, 전면에 트렌치(24)를 충분히 매립하는 두께로 소자분리절연막(28), 예컨대, 고밀도플라즈마산화막(High Density Plasma Oxide)을 증착한다.
다음으로, 소자분리절연막(28)을 패드질화막(23)의 표면이 노출될 때까지 화학적기계적연마(CMP)한다. 이상의 공정을 'ISO CMP' 공정이라고 일컬으며, 트렌치(24)에 매립되는 형태의 소자분리구조는 측벽산화막(25), 라이너질화막(26), 라이너산화막(27) 및 소자분리절연막(28)으로 구성된다.
이어서, 패드질화막(23)과 패드산화막(22)을 선택적으로 스트립한다.
도 2c에 도시된 바와 같이, 리세스게이트 형성을 위한 리세스식각 공정을 진행한다.
즉, 소자분리구조에 의해 정의된 활성영역(21a)의 소정영역을 식각하여 소정 깊이를 갖는 리세스패턴(29)을 형성한다.
도 2d에 도시된 바와 같이, 게이트산화막을 형성하기 전에 전세정 공정을 진행하는데, 전세정 공정은 일예로 FN 방식을 이용한다.
FN 방식이라 함은 HF 또는 BOE 용액을 이용한 세정을 1차로 진행하고, 연속해서 SC-1 세정을 2차로 진행하는 것을 의미한다. 여기서, F는 불소(F)를 포함한 세정이고, N은 NH4OH를 포함하는 세정으로서 N에 해당하는 SC-1 세정은 NH4OH:H2O2:DI(Deionized water)의 혼합액을 이용한 세정이다.
상술한 바와 같이 이루어지는 FN 방식을 이용하여 전세정 공정을 진행하되, 본 발명에서는 전세정 공정을 10초∼40초동안 진행하며, 이러한 시간동안의 전세정으로도 충분히 게이트산화막 형성전의 이물질 제거 효과를 얻을 수 있다.
따라서, 전세정 공정의 시간이 상대적으로 매우 짧기 때문에 전세정 공정동 안 측벽산화막이 과도하게 식각되는 것이 방지된다.
그리고, 상술한 실시예에서는 전세정공정시 FN 방식을 사용하였으나, F와 N의 순서를 바꾼 NF 방식으로 진행할 수도 있으며, 기타 반도체소자 공정시 산화막 물질을 습식으로 제거할 수 있는 세정방식을 이용해도 무방하다. 즉, 본 발명은 게이트산화막 형성전의 전세정공정의 세정 시간을 10초∼40초 정도로 짧게 하는 것으로서, 측벽산화막의 과도한 식각을 방지하므로 어떠한 세정방식을 사용하여도 그 효과를 얻을 수 있다.
도 2e에 도시된 바와 같이, 리세스패턴(29)을 포함한 활성영역(21a) 상에 게이트산화막(30)을 형성한다.
이때, 전세정공정시 세정시간을 짧게 하므로써 측벽산화막(25)의 과도한 식각이 방지되어 활성영역(21a)의 가장자리에서도 게이트산화막(30)의 두께가 균일하다.
이어서, 게이트산화막(30) 상에 리세스패턴(29)을 일부 채우면서 실리콘기판(21)의 표면위로 돌출되는 형상의 게이트(RG)를 형성한다. 이상의 게이트(RG)를 리세스게이트라고 하며, 게이트(RG)는 폴리실리콘(31), 텅스텐실리사이드막(32) 및 게이트하드마스크질화막(33)의 순서로 적층된 구조가 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스패턴 형성후 진행하는 게이트산화막 형성전 전세정공정을 FN 방식으로 하되, 그 세정시간을 10초∼40초동안 짧게 진행하므로써 측벽산화막의 과도한 식각을 방지할 수 있는 효과가 있다.
이로써, 본 발명은 전세정 공정후 형성되는 게이트산화막의 두께 균일도를 확보하여 누설전류를 억제하고, 반도체소자의 신뢰성 및 마진테스트시 수율을 향상시킬 수 있는 효과가 있다.
Claims (7)
- 실리콘기판의 소자분리영역에 적어도 측벽산화막을 구비하는 소자분리구조를 형성하는 단계;상기 소자분리구조에 의해 정의된 활성영역을 소정 깊이로 식각하여 리세스패턴을 형성하는 단계;상기 리세스패턴이 형성된 실리콘기판에 대해 상기 측벽산화막의 과도한 식각을 최소화할 수 있는 세정시간을 이용하여 게이트산화막 형성전의 전세정공정을 진행하는 단계;상기 활성영역의 표면 상에 게이트산화막을 형성하는 단계; 및상기 리세스패턴에 일부가 매립되고 상기 실리콘기판의 표면위로 돌출되는 형상의 리세스게이트를 형성하는 단계를 포함하는 반도체소자의 리세스게이트 제조 방법.
- 제1항에 있어서,상기 전세정 공정은10초∼40초동안 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.
- 제1항 또는 제2항에 있어서,상기 전세정 공정은,산화막 물질을 식각할 수 있는 세정방식으로 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.
- 제3항에 있어서,상기 전세정 공정은,FN 방식으로 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.
- 제4항에 있어서,상기 FN 방식의 세정은,1차로 HF 또는 BOE 용액을 이용한 세정을 진행하고, 연속해서 2차로 NH4OH:H2O2:DI의 혼합액을 이용한 세정을 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.
- 제3항에 있어서,상기 전세정 공정은,NF 방식으로 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.
- 제6항에 있어서,상기 NF 방식의 세정은,1차로 NH4OH:H2O2:DI의 혼합액을 이용한 세정을 진행하고, 연속해서 2차로 HF 또는 BOE 용액을 이용한 세정을 진행하는 것을 특징으로 하는 반도체소자의 리세스게이트 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050091517A KR20070036472A (ko) | 2005-09-29 | 2005-09-29 | 반도체소자의 리세스게이트 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050091517A KR20070036472A (ko) | 2005-09-29 | 2005-09-29 | 반도체소자의 리세스게이트 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070036472A true KR20070036472A (ko) | 2007-04-03 |
Family
ID=38158645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050091517A KR20070036472A (ko) | 2005-09-29 | 2005-09-29 | 반도체소자의 리세스게이트 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070036472A (ko) |
-
2005
- 2005-09-29 KR KR1020050091517A patent/KR20070036472A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100426485B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100600044B1 (ko) | 리세스게이트를 구비한 반도체소자의 제조 방법 | |
| US7476622B2 (en) | Method of forming a contact in a semiconductor device | |
| US7148108B2 (en) | Method of manufacturing semiconductor device having step gate | |
| KR100575343B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20070036472A (ko) | 반도체소자의 리세스게이트 제조 방법 | |
| KR20060133640A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100575616B1 (ko) | 반도체소자의 무경계 콘택홀 형성방법 | |
| KR100612557B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20050052643A (ko) | 리세스 채널을 갖는 트랜지스터 형성방법 | |
| KR101024252B1 (ko) | 반도체소자 제조 방법 | |
| KR101012438B1 (ko) | 반도체 소자의 제조방법 | |
| KR20060113265A (ko) | 리세스게이트공정을 이용한 반도체장치의 제조 방법 | |
| KR100870303B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR20040004990A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR100620701B1 (ko) | 디벗이 형성된 ｓｔｉ 산화물을 보상하는 반도체 소자의제조 방법 | |
| KR100743629B1 (ko) | 반도체 소자의 제조방법 | |
| KR100752219B1 (ko) | 반도체 소자의 격리막 제조방법 | |
| KR100608375B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR20050118489A (ko) | 반도체 소자의 소자분리 방법 | |
| KR100706825B1 (ko) | 리세스게이트공정을 이용한 반도체소자의 제조 방법 | |
| KR20070002882A (ko) | 반도체 소자의 제조방법 | |
| JP2005277384A (ja) | 半導体素子の製造方法 | |
| KR20080029268A (ko) | 반도체 소자의 소자분리막 및 그 형성방법 | |
| KR20100098012A (ko) | 트랜지스터의 게이트 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |