KR100620701B1 - 디벗이 형성된 ｓｔｉ 산화물을 보상하는 반도체 소자의제조 방법 - Google Patents

Abstract

디벗이 형성된 STI 산화물을 보상하는 반도체 소자의 제조 방법을 개시한다.본 방법은, 디벗이 형성된 STI 산화물 및 기판 위에 임플란트 희생 산화막을 형성하는 단계와, 임플란트 공정에 의해 상기 기판에 웰을 형성하는 단계와, 상기 임플란트 희생 산화막 위에 디벗 매립 산화막을 형성하는 단계와, 디벗 매립 산화막 및 임플란트 희생 산화막을 제거하는 단계를 포함한다. 그리하여, 게이트 산화막을 형성하기 전에 반복되는 습식 식각 공정에 의해 야기된 STI 산화물의 디벗을 디벗 매립 산화물에 의해 보상함으로써, 반도체 소자의 전류 누설을 방지할 수 있다. 또한, 디벗 매립 산화물을 기판 전면에 대한 건식 식각 공정에 의해 제거하면, 디벗 또는 패턴의 단차에 의해 유발된 기판 표면의 굴곡을 제거할 수 있다. 나아가, 본 발명은 디벗으로 인한 성능 저하가 보다 심각한 미세 선폭의 반도체 소자에 적용되는 경우 보다 효과적이다.

Description

디벗이 형성된 ＳＴＩ 산화물을 보상하는 반도체 소자의 제조 방법{Semiconductor Device Manufacturing Method for Compensating Divot of STI Oxide}

도 1a는 종래의 STI 형성 방법에 따라 CMP 공정을 거친 STI의 단면도이고, 도 1b는 STI 패드 질화막 및 STI 패드 산화막을 습식 식각에 의해 제거한 후 디벗(Divot)이 형성된 STI의 단면도이다.

도 2a 내지 도 2d는 본 발명에 따른 디벗이 형성된 STI 산화물을 보상하는 방법을 각 단계별로 설명하는 STI의 단면도이다.

본 발명은 반도체 제조 기술에 관한 것으로서, 보다 자세하게는, STI 산화물 위에 형성된 디벗을 보상하는 반도체 소자의 제조 방법에 관한 것이다.

반도체 장치의 고집적화를 실현하기 위하여는, 반도체 장치를 구성하는 각종 반도체 소자들, 예컨대 트랜지스터, 커패시터 및 각종 배선들을 매우 좁은 영역에 형성해야 한다. 따라서, 반도체 장치를 구성하는 각 구성 요소들 사이의 거리가 좁기 때문에, 각 구성 요소들 사이의 절연을 더욱 강화할 필요가 있다. 종래에는 반도체 장치를 구성하는 반도체 소자들을 전기적으로 분리시키기 위한 수단으로서, 국소적으로 실리콘 기판을 산화시켜 형성하는 로코스(LOCOS)형 필드 산화막이 널리 사용되어 왔다.

그러나, 로코스형 필드 산화막은 그 형성 과정에서 발생하는 버즈 비크(bird's beak)로 인하여 반도체 소자들이 형성되는 활성 영역을 일부 침범하게 되므로 반도체 장치의 고집적화를 방해한다. 따라서, 형성되는 영역은 적으면서 동시에 절연성이 뛰어난 필드 산화막이 필요하였는데, 그 대표적인 예가 트랜치형 필드 산화막이며, 특히 얕은 트랜치형 소자 분리막(Shallow Trench Isolation:이하, STI라 함)이 널리 사용되고 있다. 현재까지 제안된 여러 소자 분리막 중에서 트랜치형 소자 분리막이 가장 우수한 것으로 입증되고 있으나, 그 형성 과정에서 후속 공정에 좋지 않은 영향을 줄 수 있는 여러 가지 문제점이 나타나고 있다.

도 1a 내지 도 1b를 참조하여 종래의 STI의 형성 방법을 설명하면 다음과 같다.

(1) 실리콘 기판(10)에 패드 산화막(22) 및 패드 질화막(24)을 차례대로 적층한다. 그리고, 패드 질화막(24) 위에 감광제를 도포한 다음, 리소그래피(Lithography) 공정을 통해 기판의 활성 영역 및 필드 영역을 구분하는 감광막 패턴(도시하지 않음)을 형성한다.

(2) 감광막 패턴을 식각 저지막으로 사용하여 패드 질화막(24), 패드 산화막(22)를 차례대로 식각한다. 그와 동시에 또는 별도의 공정으로 기판(10)의 내부를 소정의 깊이로 식각하여 트랜치(Trench; 20)를 형성한다.

(3) 패드 질화막(24)의 전면에 STI 산화물(30)을 증착하여 트랜치(20)의 내부를 충진한다.

(4) STI 산화물(30)을 트랜치(20)에 충진한 직후에는 그 표면이 하부의 굴곡에 의해 고르지 않게 되므로, 따라서 후속 공정을 위해 STI 산화물(30)의 전면을 화학적 기계적 폴리싱(Chemical Mechanical Polishing:이하, CMP라 한다) 공정을 이용하여 평탄화한다. 이렇게 형성된 STI를 도 1a에 도시하였다.

(5) 다음으로, 기판(10) 위의 패드 산화막(22) 및 패드 질화막(24)을 습식 식각하여 제거한다. 이렇게 형성된 STI의 단면을 도 1b에 도시하였다.

여기서, 패드 산화막(22) 및 패드 질화막(24)을 습식 식각 공정에 의해 제거할 때, STI 산화물(30)의 상부가 동시에 식각된다. 그리하여, 도 1b에서 보듯이, STI 상부의 가장자리 영역에 디벗(Divot; 32)이 발생하게 된다.

또한, 패드 산화막(22) 및 패드 질화막(24)을 제거한 후에는, 웰(Well)을 형성하기 위한 임플란트 공정을 수행하기 전에, 이온 주입의 장벽으로 기능하는 임플란트 희생 산화막을 기판(10) 위에 형성하게 된다. 이러한, 임플란트 희생 산화막은 임플란트 공정 후에 그리고 게이트 산화막을 형성하기 전에 제거되는데, 이때도 습식 식각에 의해 제거하게 된다. 따라서, 임플란트 희생 산화막을 제거할 때에도 STI 산화물(30)의 표면이 함께 식각되므로, 디벗(32)이 더욱 깊게 패이게 된다.

한편, 반도체 소자의 성능을 향상시키고 또한 누설 전류를 감소시키는 것은 고집적 회로를 구현하기 위해 해결해야 할 중요한 문제이다. 특히, 미세한 선폭을 가진 트랜지스터는 오프상태에서 소스-드레인 사이의 전류 누설이 불가피한데, 이 를 보상하기 위한 방안이 끊임없이 연구되고 있다. 이러한 전류 누설의 원인 중에서 STI를 통한 전류 누설이 매우 큰 비중을 차지하고 있으며, 특히 상술한 디벗의 영향이 매우 크다.

상술한 바와 같이, 디벗(32)은 STI의 가장자리 즉, 활성 영역 및 STI의 경계 부위에 발생하며, 이는 게이트 산화막이 얇아지게 하는 주요한 원인이 된다. 이는 트랜지스터의 성능 저하 및 전류 누설의 원인이 된다. 더욱이, 게이트 폭의 감소 추세에 따라 활성 영역에 대하여 디벗이 차지하는 면적이 증가하게 되므로, 반도체 소자의 고집적화를 실현하기 위해서는 디벗의 깊이를 제어하는 것이 매우 중요하다.

본 발명의 목적은, 게이트 산화막을 형성하기 전에 반복되는 습식 식각 공정에 의해 야기된 STI 산화물의 디벗을 보상할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.

또한, 본 발명의 다른 목적은, 디벗으로 인한 손상을 보상하기 위한 디벗 매립 산화물을 기판 전면에 대한 건식 식각 공정에 의해 제거하여 디벗 또는 패턴의 단차에 의해 유발된 기판 표면의 굴곡을 제거할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.

본 발명에 따른 디벗이 형성된 STI 산화물을 보상하는 반도체 소자의 제조 방법은, 상기 디벗이 형성된 STI 산화물 및 기판 위에 임플란트 희생 산화막을 형 성하는 단계; 임플란트 공정에 의해 상기 기판에 웰을 형성하는 단계; 상기 임플란트 희생 산화막 위에 디벗 매립 산화막을 형성하는 단계; 및 상기 디벗 매립 산화막 및 상기 임플란트 희생 산화막을 제거하는 단계;를 포함한다.

여기서, 상기 디벗 매립 산화막은 화학기상증착(CVD)에 의해 형성되며, 이 경우 O3-TEOS CVD 필름을 이용하는 것이 바람직하다. 또한, 상기 디벗 매립 산화막의 형성 단계 이후에 상기 디벗 매립 산화막을 열처리함으로써 산화막의 막질 향상 및 안정된 습식 식각을 꾀할 수 있다.

또한, 기판에 형성된 디벗 매립 산화막 및 임플란트 희생 산화막은, 디벗 매립 산화막의 소정의 두께를 건식 식각에 의해 제거하는 제1 산화막 제거 단계와, 디벗 매립 산화막의 나머지 및 상기 임플란트 희생 산화막을 습식 식각에 의해 제거하는 제2 산화막 제거 단계로 진행될 수 있다. 여기서, 제1 산화막 제거 단계는 상기 디벗 매립 산화막이 형성된 상기 기판 전면에 대하여 실시함으로써, 기판에 형성된 표면 굴곡을 효과적으로 제거할 수 있다.

또한, 본 발명은 상술한 제조 방법에 의하여 STI 산화물에 형성된 디벗이 디벗 매립 산화물에 의해 보상된 반도체 소자를 제공한다.

이하에서는, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.

먼저, STI를 형성하는 과정은 종래의 방법과 유사하다. 즉, 실리콘 기판에 패드 산화막 및 패드 질화막을 차례대로 적층하고, 패드 질화막 위에 감광제를 도포한 다음, 리소그래피(Lithography) 공정을 통해 기판의 활성 영역 및 필드 영역 을 구분하는 감광막 패턴(도시하지 않음)을 형성한다. 그 후, 패드 질화막 및 패드 산화막을 식각하고, 기판에 트랜치를 형성한다.

다음으로, STI 산화물을 트랜치(20)의 내부에 충진한다. 그 후, STI 산화물 표면을 화학적 기계적 폴리싱(Chemical Mechanical Polishing:이하, CMP라 한다) 공정을 이용하여 평탄화한다.

일반적인 반도체 소자의 제조 공정에서는, 위와 같은 방법으로 STI를 형성한 후에 기판에 웰 또는 소스/드레인 정션을 형성하기 위한 임플란트 공정을 수행한다. 그러나, 도 1b에서 설명하였듯이, 후속 공정을 위하여 기판 위의 패드 산화막 및 패드 질화막을 습식 식각하게 되는데, 이 때 STI의 상부 가장자리 영역에 디벗이 발생하게 된다.

본 발명에서는 디벗으로 인한 STI 산화물의 손상을 보상하기 위한 별도의 공정을 실시한다.

즉, 도 2a에서와 같이, 패드 질화막 및 패드 산화막을 습식 식각하여 제거한 후, 기판(10) 및 STI 산화물(30) 위에 임플란트 희생 산화막(40)을 증착한다. 임플란트 희생 산화막(40)은 기판 전체에 고르게 형성되는데, 이 때 STI 산화물(30)에 형성된 디벗(32)의 내부에도 형성된다. 그러나, 임플란트 희생 산화막(40)의 증착 두께는 디벗(32)으로 인한 STI의 손상 부위를 충분히 보상하지 못한다.

다음으로, 임플란트 희생 산화막(40)을 이온 주입의 장벽으로 하여 웰을 형성하기 위한 임플란트 공정을 실시한다. 그 후, 디벗(32)로 인한 STI의 손상을 보상하기 위하여 디벗 매립 산화막(42)을 기판(10) 위에 증착한다.(도 2b 참조)

여기서, 디벗 매립 산화막(42)의 증착 공정은 화학기상증착(CVD)을 이용하여 수행된다. 이 때, 산화막 증착시 실리콘 소스로 사용되는 CVD 산화 필름은 O3-TEOS CVD 필름 등의 리플로우(Reflow) 특성이 우수한 CVD 산화 필름을 사용하면, 디벗(32)의 내부를 효과적으로 매립할 수 있다. 또한, 디벗 매립 산화막(42)의 증착 두께는 소자의 크기에 따라 적절하게 선택될 수 있으나, 반도체 소자의 활성 영역 및 STI의 단차로 인해 유발되는 산화물의 거칠기(Roughness)를 억제할 수 있는 두께로 선택되는 것이 바람직하다. 나아가, O3-TEOS 산화막의 막질 향상 및 안정된 습식 식각을 유도하기 위하여 열처리 공정을 수행하는 것이 바람직하다. 이 때, 열처리 온도는 높을 수록 유리하지만 웰의 프로파일을 보존하기 위하여 750℃ 이하의 온도에서 유지되는 것이 바람직하다.

다음으로, 게이트 산화막(미도시)을 형성하기 위하여 디벗 매립 산화막(42) 및 임플란트 희생 산화막(40)을 제거한다. 일반적으로 산화막 제거는 수회에 걸친 습식 식각 공정을 통해 수행된다. 그러나, 만약 여러 번의 습식 식각에 의해 디벗 매립 산화막(42) 및 임플란트 희생 산화막(40)을 제거하게 되면, STI 산화물(30)의 디벗(32)의 깊이를 더욱 심화시킬 수 있다. 따라서, 본 발명에서는 이러한 디벗의 발생을 억제하게 위하여 2단계의 산화막 제거 공정을 거치게 된다.

본 발명에서의 산화막 제거는 다음과 같이 수행되는데, 먼저 디벗 매립 산화막(42)의 전면에 건식 식각을 실시한다. 이와 같이 전면 건식 식각을 수행하는 이유는 잔존하는 산화막의 균일도를 향상시키기 위한 것이다. 그리하여, 디벗 또는 패턴의 단차에 의해 유발되는 기판 표면의 굴곡을 제거할 수 있다. 이러한 건식 식각을 통해서 기판(10) 위에 형성된 디벗 매립 산화막(42)의 두께의 약 90%를 제거하게 된다.(도 2c 참조) 만약, 건식 식각만으로 디벗 매립 산화막(42) 및 임플란트 희생 산화막(40)을 모두 제거하게 되면, 기판(10)의 표면이 플라즈마에 의해 손상될 수 있다.

위와 같이, 건식 식각을 통해 디벗 매립 산화막(42)의 상당량의 두께를 제거한 후에는, 잔존하는 디벗 매립 산화막(42) 및 임플란트 희생 산화막(40)을 습식 식각에 의해 제거한다. 이 때, 잔존하는 디벗 매립 산화막(42) 및 임플란트 희생 산화막(40)의 두께는 최소의 두께로 형성되어 있다. 따라서, 단 1회의 습식 식각 공정만으로도 이들 산화막을 모두 제거할 수 있게 된다. 비록, 습식 식각을 통해 산화막을 제거하기는 하나 그 횟수를 현저히 줄일 수 있으므로 디벗(32)의 깊이를 최소화할 수 있게 된다. 이렇게 형성된 반도체 소자의 STI의 단면을 도 2d에 나타내었다.

이후에는 기판(10)에 새로운 산화막을 증착시켜 이를 게이트 산화막으로 이용한다. 그리고, 후속하는 공정 예컨대 다결정 실리콘층의 증착 공정 등을 진행함으로써 반도체 소자를 완성하게 된다.

본 발명에 따르면, 게이트 산화막을 형성하기 전에 반복되는 습식 식각 공정에 의해 야기된 STI 산화물의 디벗을 디벗 매립 산화물에 의해 보상하여, 디벗으로 인한 전류 누설을 방지할 수 있다. 또한, 디벗 매립 산화물을 기판 전면에 대한 건식 식각 공정에 의해 제거하므로 디벗 또는 패턴의 단차에 의해 유발된 기판 표 면의 굴곡을 제거할 수 있다. 따라서, 본 발명은 디벗으로 인한 성능 저하가 보다 심각한 0.09㎛급 이하의 미세 선폭을 가진 반도체 소자에 적용되는 경우 보다 효과적이다.

지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (7)

1. 디벗이 형성된 STI 산화물을 보상하는 반도체 소자의 제조 방법으로서,

   상기 디벗이 형성된 상기 STI 산화물 및 기판 위에 임플란트 희생 산화막을 형성하는 단계;

   임플란트 공정에 의해 상기 기판에 웰을 형성하는 단계;

   상기 임플란트 희생 산화막 위에 디벗 매립 산화막을 형성하는 단계; 및

   상기 디벗 매립 산화막 및 상기 임플란트 희생 산화막을 제거하는 단계;를 포함하는 반도체 소자의 제조 방법.
2. 제1항에 있어서, 상기 디벗 매립 산화막은 화학기상증착(CVD)에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제2항에 있어서, 상기 디벗 매립 산화막은 O3-TEOS CVD 필름을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제1항에 있어서, 상기 디벗 매립 산화막의 형성 단계 이후에 상기 디벗 매립 산화막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제1항에 있어서, 상기 디벗 매립 산화막 및 상기 임플란트 희생 산화막을 제거하는 단계는, 상기 디벗 매립 산화막의 소정의 두께를 건식 식각에 의해 제거하는 제1 산화막 제거 단계; 및 상기 디벗 매립 산화막의 나머지 및 상기 임플란트 희생 산화막을 습식 식각에 의해 제거하는 제2 산화막 제거 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 제5항에 있어서, 상기 제1 산화막 제거 단계는 상기 디벗 매립 산화막이 형성된 상기 기판 전면에 대하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
7. 삭제

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