KR100487630B1 - 반도체 소자의 소자분리방법 - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 반도체 소자의 소자분리방법을 개시한다. 개시된 본 발명의 방법은, 좁은 액티브 영역과 넓은 액티브 영역을 갖도록 설계된 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계와, 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착하는 단계와, 상기 HDP-산화막의 증착 두께가 넓은 액티브 영역과 트렌치 상에서 유사하게 되도록 상기 넓은 액티브 영역 상의 HDP-산화막 부분을 일부 식각하는 단계와, 상기 HDP-산화막의 증착 두께가 기판 액티브 영역과 트렌치 상에서 유사하게 되도록 상기 식각된 HDP-산화막의 표면을 Ar 스퍼터링하는 단계와, 상기 패드질화막이 노출될 때까지 식각 및 Ar 스퍼터링된 HDP-산화막을 CMP하는 단계와, 상기 패드질화막과 패드산화막을 제거하는 단계를 포함한다. 본 발명에 따르면, HDP-산화막을 CMP하기 전에 PL(planarization) 식각 및 Ar 스퍼터링 공정을 추가 수행하여 상기 HDP-산화막의 표면 단차를 제거해 줌으로써 CMP 균일성을 향상시킬 수 있다.
Description
본 발명은 얕은 트렌치 소자분리(Shallow Trench Isolation : 이하, STI) 공정을 이용한 반도체 소자의 소자분리방법에 관한 것으로, 보다 상세하게는, 단차로 인한 CMP 불균일을 방지하기 위한 방법에 관한 것이다.
주지된 바와 같이, 최근의 반도체 소자는 소자들간을 전기적으로 분리시키는 소자분리막을 STI(Shallow Trench Isolation) 공정을 이용하여 형성하고 있다. 이것은 기존의 로코스(LOCOS) 공정의 경우 소자분리막의 상단 가장자리에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 액티브 영역의 크기를 감소시키게 되지만, 상기 STI 공정의 경우 작은 폭으로의 소자분리막 형성이 가능하여 액티브 영역의 크기를 확보할 수 있음으로 인해 고집적 소자를 구현할 수 있기 때문이다.
이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성한 다음, 상기 패드질화막과 패드산화막을 패터닝하여 필드(field) 영역에 해당하는 기판 부분이 노출시킨다.
그런다음, 노출된 기판 부분을 식각하여 트렌치를 형성한 후, 상기 기판 결과물에 대해 희생 산화(sacrificial oxidation) 및 리니어 산화(liner oxidation) 공정을 차례로 수행한다.
이어서, 트렌치를 매립하도록 기판 전면 상에 매립 특성이 우수한 HDP(High Density Plasma)-산화막을 증착한 후, 리버스 마스크(reverse mask) 및 이를 이용한 리버스 식각을 행하여 필드 영역 보다 상대적으로 두껍게 증착된 기판 액티브 영역 상의 HDP-산화막 부분을 식각한다.
그 다음, 패드질화막이 노출될때까지 HDP-산화막을 CMP(Chemical Mechanical Polishing)한 후, 트렌치 식각시에 식각 장벽으로 이용된 패드질화막을 제거함으로써 트렌치형의 소자분리막 형성을 완성한다.
그러나, 전술한 바와 같은 종래의 소자분리방법은 CMP 공정전에 리버스 마스크 및 이를 이용한 식각을 행하여 필드 영역에 비해 상대적으로 두껍게 증착된 기판 액티브 영역 상의 HDP-산화막 부분을 제거해 줌으로써 후속 CMP 공정의 균일도를 어느 정도 확보할 수 있지만, 이 경우에도 좁은 액티브 영역과 넓은 액티브 영역간의 단차는 제거하기 힘들며, 그래서, 여전히 CMP 불균일이 발생됨으로써 소자 특성 저하를 유발하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 좁은 액티브 영역과 넓은 액티브 영역간의 단차를 제거할 수 있는 반도체 소자의 소자분리방법에 제공함에 그 목적이 있다.
또한, 본 발명은 좁은 액티브 영역과 넓은 액티브 영역간의 단차를 제거함으로써 CMP 균일도를 확보할 수 있는 반도체 소자의 소자분리방법에 제공함에 그 다른 목적이 있다.
게다가, 본 발명은 CMP 균일도를 확보함으로써 소자 특성 저하를 방지할 수 있는 반도체 소자의 소자분리방법에 제공함에 그 또 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 좁은 액티브 영역과 넓은 액티브 영역을 갖도록 설계된 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계; 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착하는 단계; 상기 HDP-산화막의 증착 두께가 넓은 액티브 영역과 트렌치 상에서 유사하게 되도록 상기 넓은 액티브 영역 상의 HDP-산화막 부분을 일부 식각하는 단계; 상기 HDP-산화막의 증착 두께가 기판 액티브 영역과 트렌치 상에서 유사하게 되도록 상기 식각된 HDP-산화막의 표면을 Ar 스퍼터링하는 단계; 상기 패드질화막이 노출될 때까지 식각 및 Ar 스퍼터링된 HDP-산화막을 CMP하는 단계; 및 상기 패드질화막과 패드산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리방법을 제공한다.
여기서, 상기 Ar 스퍼터링은 HDPCVD 장비를 사용하여 수행하며, 이때, Ar의 양을 4∼40sccm 정도로 한다.
본 발명에 따르면, HDP-산화막을 CMP하기 전에 PL(planarization) 식각 및 Ar 스퍼터링 공정을 추가 수행하여 상기 HDP-산화막의 표면 단차를 제거해 줌으로써 CMP 균일성을 향상시킬 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 소자분리방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 좁은 액티브 영역(A)과 넓은 액티브 영역(B)을 갖도록 갖도록 설계된 반도체 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한다. 그런다음, 공지의 포토 및 식각 공정에 따라 기판 필드 영역을 노출시키도록 패드질화막(3)과 패드산화막(2)을 패터닝한 후, 패터닝된 패드질화막(3)을 식각 장벽으로 이용하여 노출된 기판 필드 영역의 소정 깊이만큼을 식각하고, 이를 통해, 트렌치(4)를 형성한다.
다음으로, 기판 트렌치 식각시의 식각 데미지를 회복시키기 위해 희생 산화 및 리니어 산화 공정을 차례로 수행한다. 그런다음, HDPCVD 장비를 이용해서 트렌치(4)를 완전 매립하도록 기판 전면 상에 HDP-산화막(5)을 증착한다. 이때, HDP-산화막(5)은 증착되면서 스퍼터되는 각도가 다르기 때문에 넓은 액티브 영역(B) 상에 증착되는 HDP-산화막 부분은 좁은 액티브 영역(A)에 증착되는 HDP-산화막 부분 보다 상대적으로 두껍게 증착된다.
도 1b를 참조하면, HDP-산화막(5)이 상대적으로 두껍게 증착된 넓은 액티브 영역(B) 상의 상기 HDP-산화막 부분 상에 리버스 마스크(도시안됨)를 형성한 후, 이를 이용한 PL(planarization) 식각을 행하여 상기 넓은 액티브 영역(B) 상의 HDP-산화막 부분의 일부를 제거하고, 이를 통해, 상기 HDP-산화막(5)이 넓은 액티브 영역(B)과 트렌치(4) 상에서 유사한 증착 두께를 갖도록 만든다.
도 1c 및 도 1d를 참조하면, 기판 결과물에 대해 Ar 스퍼터링(6)을 행하여 기판 필드 영역, 즉, 트렌치(4) 상에서 보다 상대적으로 두껍게 증착된 기판 액티브 영역(A, B) 상의 HDP-산화막 부분을 일부 식각하고, 이를 통해, 상기 HDP-산화막(5)의 증착 두께가 기판(1)의 전 영역에서 유사한 두께를 갖도록 만든다. 즉, 상기 HDP-산화막(5)의 표면 단차를 처음 보다 작게 만들어준다. 여기서, 상기 Ar 스퍼터링(6)은 HDPCVD 장비를 사용하여 수행하며, Ar의 양을 4∼40sccm 정도로 한다.
도 1e를 참조하면, 패드질화막이 노출될 때까지 HDP-산화막을 CMP한다. 그런다음, 공지의 습식 식각 공정에 따라 기판 트렌치 식각시에 식각 장벽으로 이용된 패드질화막을 제거한 후, 연이어, 패드산화막을 제거하여 본 발명에 따른 소자분리막(10)을 형성한다.
여기서, 상기 CMP 공정은 이전 공정에서 PL 식각 및 Ar 스퍼터링을 통해 기판 전 영역에 대해 대략적인 평탄화가 이루어진 HDP-산화막을 연마하게 되므로, 상기 CMP 공정의 결과 CMP 균일성을 얻을 수 있게 된다.
이상에서와 같이, 본 발명은 트렌치 매립 산화막을 CMP하기 전에 PL 식각 및 Ar 스퍼터링 공정을 추가 수행하여 상기 트렌치 매립 산화막의 표면 단차를 제거해 줌으로써 CMP 균일성을 향상시킬 수 있으며, 그래서, STI 공정의 신뢰성을 확보할 수 있음은 물론 궁극적으로는 누설 전류를 개선하는 등의 소자 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 및 도 1e는 본 발명의 실시예에 따른 반도체 소자의 소자분리방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 패드산화막
3 : 패드질화막 4 : 트렌치
5 : HDP-산화막 6 : Ar 스퍼터링
10 : 소자분리막
Claims (3)
- 좁은 액티브 영역과 넓은 액티브 영역을 갖도록 설계된 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계;상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 매립하도록 기판 결과물 상에 HDP-산화막을 증착하는 단계;상기 HDP-산화막의 증착 두께가 넓은 액티브 영역과 트렌치 상에서 유사하게 되도록 상기 넓은 액티브 영역 상의 HDP-산화막 부분을 일부 식각하는 단계;상기 HDP-산화막의 증착 두께가 기판 액티브 영역과 트렌치 상에서 유사하게 되도록 상기 식각된 HDP-산화막의 표면을 Ar 스퍼터링하는 단계;상기 패드질화막이 노출될 때까지 식각 및 Ar 스퍼터링된 HDP-산화막을 CMP하는 단계; 및상기 패드질화막과 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리방법.
- 제 1 항에 있어서, 상기 Ar 스퍼터링은 HDPCVD 장비를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리방법.
- 제 2 항에 있어서, 상기 Ar의 양을 4∼40sccm으로 하는 것을 특징으로 하는 반도체 소자의 소자분리방법.
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