TW201225258A - Semiconductor device and method of fabricating the same - Google Patents

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Masakazu Goto
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Toshiba Kk
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Description

201225258 六、發明說明 【發明所屬之技術領域】 本發明揭露之實施例大致上關於金屬氧化物半導體場 效電晶體（MOSFETs)及其製造方法。 【先前技術】 除了其他裝置技藝外，大型矽積體電路日益增加其用 途，以提供對於未來先進資訊社會的支援。欲生產一具有 多樣化功能之積體電路時，可使用高性能之半導體裝置 (例如MOSFETs或CMOSFETs(互補式MOSFETs))以構成 積體電路。 在積體電路中所含之一MOSFET、一 CMOSFET、及/ 或類似裝置之設計中，臨限電壓之控制有助於減少漏電流 而同時維持性能。以往藉由一技術，半導體裝置之臨限電 壓可以透過通道離子植入而調整。例如，一較高臨限電壓 之區域係相當於一較高植入劑濃度之區域。惟，較高之植 入劑濃度會引起MOSFET特徵（例如臨限電壓及驅動電流） 的變異。此變異（稱爲隨機摻雜變動）在小型MOSFETs中 尤其明顯，例如包括在靜態隨機存取記憶體（SRAM)單元 內之MOSFETs，因爲隨機摻雜變動係與閘極長度及閘極 寬度之乘積的平方根呈反比。藉由將現有之大型積合技術 延伸到較小型（例如22奈米及更小者），隨機摻雜變動使 得具有一充分靜態雜訊容限（static noise margin)之積體電 路（例如倂合式SRAM電路）之製造變複雜。額外項用於調 201225258 制臨限電壓之技術係將一金屬元素添加至一MOSFET閘 極之介電層中。惟，此項技術會造成一閘極介電質因沈積 及/或剝離期間之損壞而劣化。此劣化導致MOSFET之可 靠性不良。據此’吾人想要的是執行技術透過適當且可靠 .之程序，以控制半導體裝置之臨限電壓。 【發明內容及實施方式】 本發明提供一種具有一可調整臨限電壓之半導體裝 置。半導體裝置可包括一適於一靜態隨機存取記憶體 (SRAM)單元之高臨限電壓，以減少漏電流及改善一靜態 雜訊容限。在額外範例中，半導體裝置可包括一低臨限電 壓，以提供適於一邏輯電路之增強性能。在一實施例中， 鍺（G e)及氮（N)之組合可用於調制臨限電壓。例如，包括 在半導體裝置之一界面層（interfacial layer)內的Ge及N 可以偏移臨限電壓。 在額外實施例中，本發明提供一種具有二類型以上臨 限電壓之半導體裝置，其可用於一具有倂合式SRAM之邏 輯積體電路中。半導體裝置可包括至少二電晶體。兩電晶 體可以是相同導電類型（例如η型或p型）或不同導電類 型。此外，兩電晶體可以具有相似電壓臨限値或不同電壓 臨限値。Ge及/或Ν可以各自倂入兩電晶體之各別界面 層，以致使兩電晶體包括不同濃度之Ge及/或N，導致不 同電壓臨限値。在又一實施例中，本發明提供一種根據至 少上述者之半導體裝置之製造方法。 -6- 201225258 以下說明及附圖載明本說明書之某些揭示態樣。惟， 這些態樣僅爲象徵性，本說明書之原理仍有一些不同使用 方式。本說明書之其他優點及新穎性可從本案之以下詳細 說明並參考附圖而獲得瞭解。 所請求之標的現在即參考圖式說明於後，其中相同參 考編號表示相同元件。在以下之說明中，爲了闡釋清楚， 文內載明許多特定細節，以供方便瞭解所請求之標的。 惟，可以瞭解的是所請求之標的可以在沒有這些特定細節 下實施。在其他情況下，習知結構及裝置係以方塊圖形式 揭示，以利揭述所請求之標的。 請先參閱圖1，一示範性半導體裝置100之截面圖係 根據一實施例而提供。如圖1中所示，半導體裝置100可 包括一基板102、一金屬氧化物半導體（MOS)電晶體或 MOSFET 104、及隔離元件 106。MOSFET 104 可以是一 p 型電晶體（亦稱爲PMOS或pFET)或一η型電晶體（亦稱爲 nMOS或nFET)。隔離元件106可以是STIs (淺溝渠隔 離）。再者，基板1〇2可以是砂基板。 根據一實施例’ MOSFET 104可包括一形成於基板 102上之活性區（圖中未示）。此外’ MOSFET 104包括形 成於活性區中之—源極區108及—汲極區且源極區 1 0 8及汲極區1 1 〇分隔於彼此。一形成於活性區中之通道 區（圖中未示）可以將源極區108及汲極區11〇分隔。 MOSFET 1 04可包括一位於通道區上且位於閘極與源極/汲 極區之間之界面層（IL) 1 1 2。在一特定之非限制性範例 201225258 中’界面層112可包含一通道材料（例如砂、鍺、碳、等 等）。此外，氧及選項上之氮也可以倂入。 MOSFET 104可進一步包括一介電層114。介電層 114可包括一具有筒介電常數k之閘極或高k介電質。例 如，介電層114可以使用許多金屬-矽材料及/或其他具有 局介電常數之適當材料構成。例如，介電層114可以使用 之材料包括具有以下化學式之成分：HfiSi^C^、
HfxSii-xON、ZrxSii—x〇2、ZrxSii.xON、LaxSii-x〇2、 LaxSii-xON 、 GdxSii.xC^ 、 GdxSij-χθΝ 、 HfZrSiO 、 HfZrSiON、HfLaSiO ' 及 HfGdSiO，其中 \在 〇跑 ^之 間。惟，應該瞭解的是以上之表列僅爲舉例說明，且其他 成分亦可使用。 M0SFET 104可進一步包括一位於介電層ι14上之閘 極電極116及/或118。在一實施例中，鬧極電極可包括一 金屬閘或第一導電層116及一圖樣電極或第二導電層 118。惟，應該瞭解的是閘極電極可包括單一導電層（例如 第一導電層116或第二導電層118)。在額外非限制性範 例中，閘極電極可使用金屬或金屬合金形成。可用於閘極 電極之成分的特定範例包括金屬，例如鈦、飴、鉬、鎢、 錫、钌、鉑、銶、銅、鎳、鈀、銥、及/或鉬；氮化物及 碳化物，例如氮化鈦、氮化钽、碳化鈦、碳化鉬、氮化 鎢、碳化鎢 '及/或氮化飴；導電性氧化物，例如RuOx及 /或ReOx ;金屬-金屬-合金，例如鈦-鋁、給-鋁 '鉬-鋁、 及/或氮化鉬鋁（TaAIN);上述成分之多堆疊式結構，例如 201225258 氮化鈦/鎢、氮化鈦/鈦-鋁、鉬/氮化鈦/鈦-鋁，或類似 者。惟，應該瞭解的是以上之表列僅爲舉例說明，且其他 成分亦可使用於閘極電極。 在額外實施例中，MOSFET 104可包括一第一間隔物 12〇、一第二間隔物122'及一矽化物層124。矽化物層 124可堆疊於閘極電極上及/或源極區108及汲極區110 上。矽化物層 124可由矽及金屬矽化物構成，例如 NiSix、PtSix、PdSix、CoSix、TiSix、WSix、等等。惟， 應該瞭解的是以上之表列僅爲舉例說明，.且其他成分亦可 使用於砂化物層124。 關於半導體裝置100之構成，以及本文內所揭示及描 述之許多其他半導體裝置，可以瞭解的是根據裝置結構、 導電類型、操作電壓、等等而具有各別最佳臨限電壓之閘 極電極的形成可能較爲複雜及產生負面影響。據此，可以 瞭解吾人想要的是透過適當且可靠程序以控制半導體裝置 之臨限電壓的機構。因此，根據一實施例，不屬於半導體 裝置中之界面層之一主要成分的額外元素也可以摻入界面 層中。在一範例中，臨限電壓偏移至少一部分可以基於導 入界面層中之額外元素的量而達成。藉由此方式構成半導 體裝置，可以瞭解的是相較於習知方法，功函可以藉由較 少變化及較可靠程序而輕易調制，造成裝置性能的改善。 關於上述及文後之實施例，可以瞭解的是儘管圖1及 文內所提供之各別圖式皆揭示可實施諸實施例之半導體裝 置範例，本文內所述之實施例也適用於新穎之通道裝置 -9- 201225258 (例如SiGe、SiC、SiGeC、III-V族材料、等等）、新穎之 裝置結構（例如絕緣層覆矽（SOI)、3D電晶體（例如鯧式 FET、V型FET '奈米線、奈米管、…）、等等）、及/或任 意其他適當之裝置類型。 根據一實施例，對於半導體裝置1〇〇之增強臨限電壓 調制可以藉由導入一元素至界面層Π2而達成。舉例而 言，如圖1中所示，鍺可倂入界面層112中，藉此依據導 電類型而影響對於半導體裝置1〇〇之正或負臨限電壓偏 移。此項技術對比於習知半導體製造技術，習知技術係透 過離子植入以延長氮化或將一金屬元素倂入閘極介電質。 如圖2中所示，圖表200說明一平帶電壓（供臨限電壓依 據於此者）相對於界面層氮化時間（任意單位（a.u.))之偏移 或偏差（毫伏（mV))。隨著氮化時間增加，界面層中之氮濃 度增加。圖表200揭示當鍺倂入界面層時及鍺未倂入時之 平帶電壓偏移。此外，圖表200說明pFETs及nFETs兩 者之平帶電壓偏移。在一實施例中，平帶電壓中之一負偏 移係對應於pFETs之臨限電壓絕對値增加量（即較高之臨 限電壓）及nFETs之臨限電壓絕對値減少量（即較低之臨限 電壓）。 如圖表200中所示，鍺倂入界面層可以對pFETs及 nFETs兩者之平帶電壓產生一負偏移。界面層中無鍺則在 延長氮化後，緊接一負偏移之後產生一正偏移。根據一實 施例，鍺及氮之一最高濃度可出現在時間=5且各別大約 爲 5xl015 atom/cm2 及 2xl015 atom/cm2。 c -10- 201225258 復參閱圖1，及如上所述，在一實施例中鍺可倂入包 括Si ON材料在內之界面層112中《在一範例中，界面層 112中之鍺可用於調制半導體裝置1〇〇之臨限電壓。例 如，當半導體裝·置100爲pFET時鍺可增大臨限電壓，及 當半導體裝置100爲nFET時可減小臨限電壓。 接著請參閱圖3，所揭示者爲根據不同實施例在一調 制臨限電壓之第一步驟後，半導體裝置300之一部分。半 導體裝置3 00可包括一基板3 02，基板具有,一第一活性區 3 04及一第二活性區3 06且由一隔離元件3 0 8 (例如淺溝渠 隔離）分隔。各別電晶體可在活性區3 04、3 06上製成。在 一實施例中，第一活性區3 04上之一電晶體之臨限電壓不 同於第二活性區3 06上之一電晶體之臨限電壓。欲達成不 同之臨限電壓，則可將額外元素（例如鍺或任意其他適當 材料）倂入半導體裝置3 00之一界面層中。在一範例中’ —遮罩310可以覆蓋第二活性區3 06，同時一鍺倂入層 3 1 2形成於第一活性區3 04上。根據一範例，鍺併入層 312可以是一透過磊晶生長而形成之矽鍺磊晶層。在額外 範例中，鍺倂入層312可以透過鍺離子植入而形成。 請參閱圖4，所揭示者爲緊接在圖3所示步驟之一後 續步驟後，半導體裝置400之一部分。圖4揭示基板3 02 具有第一活性區304及第二活性區306且由隔離元件308 分隔，如上所述。一界面層可形成於第一活性區3〇4及第 二活性區306上。在一範例中，界面層可以藉由一沈積於 基板3 02上之氧化物層（例如Si 0)之氮化而形成，以產生 -11 - 201225258 一 SiON界面層。由於鍺倂入層312係依上述如圖3所示 形成，界面層之形成則在第一活性區3 04上產生一鍺倂入 界面層402及在第二活性區3 06上產生一無鍺之界面層 404。界面層402、404之間之差異即如上所述提供不同臨 限電壓。一介電層406可沈積於界面層4〇2、4〇4上。 請參閱圖5，一示範性半導體裝置5 00之截面圖係根 據一實施例而提供。如圖5中所示，半導體裝置5 00可包 括一第一電晶體或 MOSFET 510及一第二電晶體或 M0SFET 53 0。半導體裝置500亦可包括一矽基板 502， 矽基板包括一第一活性區504及一第二活性區506且由隔 離元件508分隔。M0SFET 510可在基板502之第一活性 區504上製成，及M0SFET 530可在第二活性區506上製 成。 根據一實施例，M0SFET 510及M0SFET 530可以是 相同導電類型。例如，M0SFET 510及M0SFET 530兩者 可以都是 pFETs或 nFETs。在又一實施例中，MOSFET 510及M0SFET 530可以具有不同臨限電壓，而同時是相 同導電類型。此外，MOSFET 510及MOSFET 530可以是 不同導電類型（例如，MOSFET 510爲 pFET及 MOSFET 530爲nFET，反之亦然）。在此情況中，MOSFET 510及 MOSFET 5 3 0可以具有相同臨限電壓，儘管其爲不同導電 類型。 根據一實施例，MOSFET 510可包括形成於基板502 上之第一活性區504。此外，MOSFET 510包括形成於第 -12- 201225258 一活性區5 04中之—源極區512及—汲極區514。 MOSFET 510可包括—位於第一活性區5〇4之—通道區上 的界面層5 1 6 °在一特定之非限制性範例中，界面層5 i 6 可包含一通道材料（例如矽）。此外，氧及選項上之氮也可 以倂入’以致使界面層516爲SiON層。 M0SFET 510可進—步包括一介電層518。介電層 518可包括一具有高介電常數k之閘極或高k介電質。例 如，介電層518可以使用許多金屬-矽材料及/或其他具有 高介電常數之適當材料構成。例如，介電層518可以使用 之材料包括具有以下化學式之成分：HfxSi^C^、
HfxSi!.xON ' ZrxSi!.x〇2 ^ ZrxSi!.xON ' LaxSi,.x02 '
LaxSii_xON 、 GdxSii.x〇2 ' GdxSii.xON ' HfZrSiO 、 HfZrSiON、HfLaSiO ' 及 HfGdSiO，其中 x 在 〇 與 1 之 間。惟’應該瞭解的是以上之表列僅爲舉例說明，且其他 成分亦可使用。 M0SFET 510可進一步包括一位於介電層518上之閘 極電極。在一實施例中，閛極電極可包括一金屬閘或第一 導電層520及一圖樣電極或第二導電層522。惟，應該瞭 解的是閘極電極可包括單一導電層（例如第一導電層520 或第二導電層522)。在額外非限制性範例中，閘極電極 可使用金屬或金屬合金形成。可用於閘極電極之成分的特 定範例包括金屬，例如鈦、給、鉬、鎢、鋁、釕、鉑、 銶、銅、鎳、鈀、銥、及/或鉬；氮化物及碳化物，例如 氮化鈦、氮化钽、碳化鈦、碳化鉬、氮化鎢、碳化鎢、及 λ -13- 201225258 /或氮化給；導電性氧化物，例如RuOx及/或ReOx ;金屬-金屬-合金，例如鈦-鋁、給-鋁、鉅-鋁、及/或氮化鉅鋁 (TaAIN);上述成分之多堆疊式結構，例如氮化鈦/鎢、氮 化鈦/鈦-鋁、鉬/氮化鈦/鈦-鋁，或類似者。惟，應該瞭解 的是以上之表列僅爲舉例說明，且其他成分亦可使用於閘 極電極。 在額外實施例中，MOSFET 104可包括一第一間隔物 524、一第二間隔物526、及一矽化物層548。矽化物層 548可堆疊於閘極電極上及/或源極區512及汲極區514 上。矽化物層 548可由矽及金屬矽化物構成，例如 NiSix、PtSix、PdSix、CoSix、TiSix、WSix、等等。惟， 應該瞭解的是以上之表列僅爲舉例說明，且其他成分亦可 使用於矽化物層5 4 8。 相似於MOSFET 510，MOSFET 5 3 0可包括形成於第 二活性區506上之一源極區532及一汲極區534。此外， MOSFET 530可包括一位於第二活性區506之一通道區上 的界面層 536。堆疊於界面層 536上者可以是一與 MOSFET 510之介電層518相似的介電層538。MOSFET 5 3 0也可包括一閘極電極，閘極電極則包括一金屬閘或第 —導電層540及一第二導電層542。MOSFET 530也包括 一第一間隔物544及一第二間隔物546。 根據一實施例，MOSFET 530可相對於MOSFET 510 而具有一不同臨限電壓。在額外實施例中，MOSFET 530 及 MOSFET 510可以是相同導電類型（例如兩者皆爲 -14 - 201225258 pFETs 或皆爲 nFETs)。在一範例中，MOSFET 510 —第一臨限電壓及MOSFET 530可具有一第二臨限 當MOSFET 510、530爲pFETs時，第一臨限電壓 二臨限電壓高。據此，就一 pFET而言，MOSFET 用於邏輯電路，因爲低臨限電壓可提供改善之 MOSFET 530可用於SRAM單元，因爲高臨限電壓 漏電流及達成較高之靜態雜訊邊界。在額外範例 MOSFET 510、530爲nFETs時，第一臨限電壓高 臨限電壓低。據此，就nFETs而言，MOSFET 510 SRAM單元及MOSFET 530可用於邏輯電路。 根據一實施例，第一及第二臨限電壓中之上述 藉由額外元素倂入其中一MOSFET之界面層而達 一範例中，MOSFET 510之界面層516及MOSFET 界面層5 3 6兩者可包括矽、氧、氮（例如SiON % 外，對於SiON，界面層536可包括鍺，如上所述 倂入界面層時使pFETs之臨限電壓偏移高些及使 之臨限電壓偏移低些。 接著請參閱圖6-15，在此揭示用於製造具有 臨限電壓之半導體裝置的不同技藝。惟，應該瞭解 導體可以使用任意適當之製程或製程組合產生，且 說明係以非限制性之範例說明。再者，應該瞭解的 說明中揭示之製程可用於製成任意適當產品且不限 半導體裝置。 請先參閱圖6，其揭示根據一實施例之半導體 可具有 電壓。 低且第 510可 性能。 可減少 中，當 且第二 可用於 差異係 成。在 530之 ,)。此 ，可在 nFETs 複數個 的是半 文後之 是文後 於上述 製造之 -15- 201225258 第一示範性步驟。如圖6中所示，可以執行井狀隔離以分 隔一矽基板6 02上之活性區。在一實施例中，井狀隔離包 括隔離元件之形成，例如淺溝渠隔離（STIs) 604。在一範 例中，STIs 604可以藉由將一墊塊氧化物及一保護性氮化 物層沈積於基板602上而形成。一開孔可形成於保護性氮 化物層中且基板602可經蝕刻以形成一溝渠。溝渠可由介 電質塡充，例如二氧化矽。可以隨後藉由去除保護性氮化 物及墊塊氧化物而進行拋光。 如圖7中所示，一硬遮罩702可形成於基板602上。 硬遮罩702可以例如藉由沈積正矽酸乙酯（TEOS)而形成， 正矽酸乙酯可在有水的情況下轉變成二氧化矽（Si02)。 惟，可以瞭解的是硬遮罩702可包括二氧化矽以外之其他 材料，及可以透過替代性製程形成。請參閱圖8，所揭示 者爲硬遮罩7 02圖案化後之結果。硬遮罩702可以透過微 影蝕刻及稀釋氫氟酸（DHF)之清洗而蝕刻或製成圖案。圖 案化可曝露出基板6 02之一第一活性區，同時將硬遮罩 7 02之一上覆物保持在基板602之一第二活性區上。 在一實施例中，在圖案化後可以形成一含鍺層902及 剝離剩餘之硬遮罩702，結果即說明於圖9中。鍺層902 可以透過SiGe磊晶生長於基板602之第一活性區上而形 成。此外，硬遮罩702可以透過DHF蝕刻而剝離。圖10 揭示一 SiON界面層形成於基板602上後之結果。界面層 可以透過氧化及/或氮化而形成。由於鍺層902較早形 成，界面層包括一位於第二活性區上且含有SiON之部分 ir -16- 201225258 1 002及一位於第一活性區上且除了 SiON而另含有鍺之部 分 1004 ° 一硬遮罩1102可形成於界面層上且在第二活性區上 方，如圖11中所示。硬遮罩1102可以是透過氮化矽（SiN) 沈積而形成之SiN層。界面層位於第一活性區上方之部分 10〇4可曝露於一第二氮化製程（例如透過電漿氮化）。第二 氮化.製程產生一界面層1202，如圖12中所示，其含有鍺 及具有一相對於界面層1 002而較高濃度之氮。隨後，硬 遮罩1 1 02可以透過例如熱磷酸蝕刻而剝離，如圖1 3中所 不 ° 如圖1 4中所示，一閘極堆疊可以透過化學氣相沈積 及/或物理氣相沈積而形成於界面層上。閘極堆疊可包括 一介電層14〇2(例如高k介電質）、金屬閘極層或第一導電 層14〇4、及一第二導電層14〇6。習知電晶體製造過程可 用於產生閘極或MOSFET 1502、1504，如圖15中所示。 MOSFET 1 502、1504可以是p型電晶體及/或n型電晶 體。在一實施例中，MOSFET 1 502包括具有較低氮濃度 之界面層1002。MOSFET 1 5 04包括具有倂入其中之鍺及 較高氮濃度之界面層1 202。由於界面層1002及界面層 1 202中之差異，MOSFET 1 5 02、1 5 04即有不同臨限電 壓。 文上所述者包括本發明之範例。當然，吾人無法-- 揭述用於說明本發明之組件或方法的可能組合方式，但是 習於此技者應該瞭解到本發明之許多其他組合及變換方式 -3 .. -17- 201225258 是可行的。據此，本發明應涵蓋文後申請專利範圍之精神 及範疇內的所有諸此替代型式、修改及變化。再者’就詳 細說明或申請專利範圍中所用之語詞「含有」、「包 括」、「具有」、「關於」 '或其變化而言，諸此語詞係 涵蓋性地相似於「包含」一詞，如同「包含」在申請專利 範圍內使用作爲轉折詞時之解釋。 關於某一特徵之任意圖式或數値範圍，來自一範圍內 之圖式或參數可與同一特徵之不同範圍內之額外圖式或一 參數組合，以產生一數値範圍。 除了操作範例以外，或是另有指明，可以瞭解的是本 說明書及申請專利範圍中所用之關於內含量、反應條件、 等等的所有數、値及/或算式皆以「大約」一詞表示。 再者，儘管有些實施例已揭述於上，可以瞭解的是這 些實施例僅爲舉例說明，而非侷限申請專利範圍。事實 上’文內所述之新穎方法及裝置可以在不脫離本說明之精 神下達成。文後申請專利範圍及其等效技術應涵蓋本發明 之精神及範疇內的所有諸此形式或修改。 此外，應該瞭解的是爲了簡明起見，儘管各別方法已 藉由一連串步驟揭示及說明於上，諸此方法並不受限於步 驟之順序’根據一或多個態樣，有些步驟可依不同順序進 行及/或本文內所述之其他步驟同時進行。例如，習於此 技者應該瞭解的是一方法可以變換表示成_連串相關聯之 狀況或事件，如一狀態圖中所示。再者，並非所有揭示之 步驟皆需要根據一或多個態樣而在一方法中實施。 -18 - 201225258 【圖式簡單說明】 圖1係根據本發明之一實施例之一示範性MOSFET 之一部分的截面圖。 圖2揭示根據本發明之不同實施例之各別半導體裝置 之電壓偏移。 圖3及4揭示根據本發明之不同實施例之臨限電壓調 制。 圖5係根據本發明之一實施例之一示範性半導體裝置 之一部分的截面圖。 圖6至15揭示根據本發明之一實施例之一用於製造 半導體裝置之示範性方法。 【主要元件符號說明】 100 :半導體裝置 102 :基板 104 ： MOSFET 106 :隔離元件 1 0 8 :源極區 1 1 〇 ·汲極區 1 12 :界面層 114 :介電層 1 16 :金屬閘（第一導電層） 118:圖樣電極（第二導電層） -19- 201225258 1 2 0 :第一·間隔物 1 2 2 :第二間隔物 1 2 4 :矽化物層 200 :圖表 300 :半導體裝置 302 :基板 3 04 :第一活性區 3 0 6 :第二活性區 3 08 :隔離元件 3 1 0 :遮罩 3 1 2 :鍺倂入層 400 :半導體裝置 402 :界面層 404 :界面層 4 0 6 :介電層 500 :半導體裝置 5 02 :矽基板 5 0 4 :第一活性區 5 0 6 :第二活性區 5 0 8 :隔離元件 5 10: MOSFET 5 1 2 :源極區 5 1 4 :汲極區 516 :界面層 -20 201225258 5 1 8 :介電層 5 2 0 :金屬閘（第一導電層） 522 :圖樣電極（第二導電層） 5 2 4 :第一間隔物 526 :第二間隔物 5 3 0 ： MOSFET 5 3 2 :源極區 5 3 4 :汲極區 5 3 6 :界面層 53 8 :介電層 540 :金屬閘（第一導電.層） 542 :圖樣電極（第二導電層） 5 4 4 :第一間隔物 546 :第二間隔物 5 4 8 :矽化物層 602 :矽基板 604 :淺溝渠隔離區 702 :硬遮罩 902 :鍺層 1 002 :界面層之一部分 1004:界面層之一部分 1 1 02 :硬遮罩 1 202 :界面層 1 402 :介電層 -21 - 201225258
1 404 ： 金屬閘（第一導電層） 1 406 ： 第二導電層 1 502 ： MOSFET 1 504： MOSFET •22-

Claims (1)

  1. 201225258 七、申請專利範圍 1. 一種具有複數個臨限電壓之半導體裝置，其包含： —基板； 一第一電晶體，其設於該基板上及具有一第一臨限® 壓，該第一電晶體包含： 一第一界面層，其形成於該基板之一第一通道區上； 一第一閘極介電層，其形成於該第一界面層上；及 一第一閘極電極，其形成於該第一閘極介電層上； 及 一第二電晶體，其設於該基板上及具有一第二臨 壓，該第二電晶體包含： 一第二界面層，其形成於該基板之一第二通道區上’ 其中該第二界面層具有倂入其中之額外元素，該額外元 不存在於該第一界面層中且不同於矽、氧及氮； 一第二閘極介電層，其形成於該第二界面層上；及 一第二閘極電極，其形成於該第二閘極介電層上’ 其中該第一臨限電壓及該第二臨限電壓不同且該第一 電晶體及該第二電晶體具有一相同導電類型。 2·如申請專利範圍第1項之半導體裝置，其中該第一 閘極介電層及該第二閘極介電層實質上爲相同材料，該第 一閘極電極及該第二閘極電極實質上爲相同材料，且除了 併入該第二界面層的該額外元素以外，該第一界面層及該 第二界面層實質上爲相同材料》 3.如申請專利範圍第1項之半導體裝置，其中該第一 -23- 201225258 電晶體及該第二電晶體係p型電晶體。 4. 如申請專利範圍第3項之半導體裝置，其中該第― 臨限電壓較小於該第二臨限電壓。 5. 如申請專利範圍第4項之半導體裝置，其中，該第 一電晶體係包括在一靜態隨機存取記憶體（SRAM)單元內 及該第二電晶體係包括在一邏輯電路內。 6. 如申請專利範圍第1項之半導體裝置，其中，該第 一電晶體及該第一電晶體係η型電晶體。 7. 如申請專利範圍第6項之半導體裝置，其中，該第 一臨限電壓較大於該第二臨限電壓。 ’ 8. 如申請專利範圍第7項之半導體裝置，其中，該第 一電晶體係包括在一邏輯電路內及該第二電晶體係包括在 一靜態隨機存取記憶體（SRAM)單元內。 9. 如申請專利範圍第1項之半導體裝置，其中，該額 外元素包含鍺（Ge)。 10. 如申請專利範圍第9項之半導體裝置，其中，鍺 在該第二界面層中之最高濃度大約爲5xl015 atom/cm2。 11. 如申請專利範圍第1項之半導體裝置，其中，該 第一界面層及該第二界面層至少包含矽、氮及氧，及其 中，氮在該第二界面層中之濃度較大於氮在該第一界面層 中之濃度。 12. 如申請專利範圍第11項之半導體裝置，其中，氮 在該第二界面層中之最高濃度大約爲2xl015 atom/cm2。 13. —種半導體裝置，其包含： -24- 201225258 —基板；及 一金屬氧化物半導體（MOS)電晶體，其包含： 一半導體區，其形成於該基板上； 一源極區及一汲極區，其形成於該半導體區中，其中 該源極區及該第一汲極區係彼此分離； 一通道區，其形成於該半導體區中並將該源極區及該 汲極區分隔； 一界面層，其形成於該通道區上及具有一倂入其中之 額外元素，該額外元素不同於矽、氧及氮且其最高濃度大 約爲 5xl019 atom/cm2 ; 一閘極介電層，其形成於該界面層上；及 一閘極電極，其形成於該閘極介電層上。 14. 如申請專利範圍第13項之半導體裝置，其中，該 額外元素係鍺（Ge)。 15. 如申請專利範圍第13項之半導體裝置，其中，氮 在該界面層中之最高濃度大約爲2xl015 atom/cm2。 16. 如申請專利範圍第13項之半導體裝置，其中，該 金屬氧化物半導體（MOS)電晶體係一併合於一靜態隨機存 取記憶體（SRAM)單元中之p型電晶體。 17. 如申請專利範圍第13項之半導體裝置，其中，該 電晶體係一倂合於一邏輯電路中之η型電晶體。 I8·—種製造半導體裝置之方法，該半導體裝置具有 相同導電類型但是不同臨限電壓之一第一電晶體及一第二 電晶體，其包含： -25- 201225258 形成一磊晶層於一基板之一第一通道區上，該第一通 道區係與該第一電晶體相關聯，該磊晶層包括一鍺原子； 形成一界面層於該基板上，其中該界面層具有一與該 第一電晶體相關聯之第一部分及一與該第二電晶體相關聯 之第二部分，該第一部分係與該磊晶層倂合； 形成一閘極堆疊於該界面層之該第一部分及該第二部 分上；及 蝕刻該閘極堆疊，以各別形成該第一電晶體及該第二 電晶體。 19. 如申請專利範·圍第18項之方法，進一步包含： 形成一硬遮罩於該基板上；及 將該硬遮罩圖案化，以曝露出該基板之該第一通道 區。 20. 如申請專利範圍第18項之方法，進一步包含： 形成一硬遮罩於該界面層之該第二部分上；及 在該界面層之該第一部分上執行氮化。 -26-
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