CN113394220B - FinFET SRAM静态噪声容限的边界设计方法 - Google Patents
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Abstract
本发明提供一种FinFET SRAM静态噪声容限的边界设计方法，提供位于基底上沿纵向间隔排列的P型Fin结构和N型Fin结构，P型Fin结构位于N型Fin结构的一侧；Fin结构上覆盖有沿横向间隔排列的多个栅结构，并且沉积覆盖栅结构以及栅结构之间的Fin结构的TaN层；沉积第一金属功函数层；将位于P型Fin结构一侧的全部第一金属功函数层去除，暴露出的TaN层与剩余的第一金属功函数层的分界面位于N型Fin结构中与P型Fin分界处的第一个N型Fin结构上的中线位置；沉积覆盖暴露出的TaN层和剩余的第一金属功函数层的第二金属功函数层。本发明将N型Fin结构分为两个器件结构，其一半的阈值电压高，一半的阈值电压低，起到调制阈值电压的作用，有利于提高噪声容限。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种FinFET SRAM静态噪声容限的边界设计方法。
背景技术
如图1所示，图1显示为传统的SRAM电路结构示意图。SRAM噪声容限包括：保持噪声容限、读取噪声容限和写入噪声容限，设α＝PU/PD；β＝PD/PG；γ＝PG/PU，其中PU为上拉管的噪声容限；PD为下拉管的噪声容限；PG为通过门的噪声容限；当α越高，则保持稳定性越好；当β越高，则提高了访问的稳定性或可读性；当γ越高则增加了可写性。
对于平面器件，α、PD/PG的离子约为PU的2倍，β、γ的比例可通过有源区的宽度、阈值电压VT等进一步调整；对于较大的噪声容限，很容易得到合适的β和γ，但是对于FinFET来说，有源区是量子化的，通过有源区的大小来调整α、β并不容易。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种FinFET SRAM静态噪声容限的边界设计方法，用于解决现有技术中SRAM单元中噪声容限低下的问题。
为实现上述目的及其他相关目的，本发明提供一种FinFET SRAM静态噪声容限的边界设计方法，该方法至少包括以下步骤：
步骤一、提供位于基底上沿纵向间隔排列的多个Fin结构，所述Fin结构的长度方向沿与所述纵向垂直的横向；所述Fin结构上覆盖有沿横向间隔排列的多个栅结构，所述栅结构的长度方向沿所述纵向；所述Fin结构中一部分为P型Fin结构，另一部分为N型Fin结构，并且所述P型Fin结构位于所述N型Fin结构的一侧；
步骤二、沉积TaN层，所述TaN层覆盖所述栅结构以及所述栅结构之间的所述Fin结构的上表面；
步骤三、沉积第一金属功函数层，所述第一金属功函数层覆盖所述TaN层；
步骤四、将位于所述P型Fin结构一侧的全部所述第一金属功函数层去除，将所述TaN层暴露出来，并且暴露出的所述TaN层与剩余的所述第一金属功函数层的分界面位于所述N型Fin结构中与所述P型Fin分界处的第一个所述N型Fin结构上的中线位置；
步骤五、沉积第二金属功函数层，所述第二金属功函数层覆盖暴露出的所述TaN层和剩余的所述第一金属功函数层。
优选地，步骤一中所述Fin结构沿其高度方向的一部分嵌于所述基底内部，另一部分高于所述基底上表面。
优选地，步骤一中所述Fin结构位于嵌于所述基底内的部分彼此之间由STI区隔离。
优选地，步骤一中所述P型Fin结构为用作上拉管的Fin结构。
优选地，步骤一中的所述N型Fin结构为用作下拉管的Fin结构。
优选地，步骤一中提供位于所述基底上沿纵向间隔排列的三个Fin结构，所述Fin结构中的一个为P型Fin结构，其余两个为N型Fin结构，并且所述P型Fin结构位于所述N型Fin结构的一侧。
优选地，步骤四中将位于所述P型Fin结构一侧的全部所述第一金属功函数层去除，将所述TaN层暴露出来，并且暴露出的所述TaN层与剩余的所述第一金属功函数层的分界面位于所述两个N型Fin结构中与所述一个P型Fin结构分界处的第一个所述N型Fin结构上的中线位置。
优选地，步骤五中与所述P型Fin分界处的第一个所述N型Fin结构上覆盖有所述第一金属功函数层的部分，其阈值电压高；该第一个所述N型Fin结构上覆盖有所述第一、第二金属功函数层的部分，其阈值电压低。
如上所述，本发明的FinFET SRAM静态噪声容限的边界设计方法，具有以下有益效果：本发明将N型Fin结构分为两个器件结构，其一半的阈值电压高，一半的阈值电压低，起到调制阈值电压的作用，有利于提高噪声容限。
附图说明
图1显示为传统的SRAM电路结构示意图。
图2显示为本发明中位于基底上的Fin结构和栅结构示意图；
图3显示为本发明中沉积第一金属功函数层后的结构示意图；
图4显示为本发明中去除P型Fin结构一侧的全部第一金属功函数层后的结构示意图；
图5显示为本发明中沉积第二经书功函数层后的结构示意图；
图6显示为本发明的FinFET SRAM静态噪声容限的边界设计方法流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种FinFET SRAM静态噪声容限的边界设计方法，如图6所示，图6显示为本发明的FinFET SRAM静态噪声容限的边界设计方法流程图，该方法至少包括以下步骤：
步骤一、提供位于基底上沿纵向间隔排列的多个Fin结构，所述Fin结构的长度方向沿与所述纵向垂直的横向；所述Fin结构上覆盖有沿横向间隔排列的多个栅结构，所述栅结构的长度方向沿所述纵向；所述Fin结构中一部分为P型Fin结构，另一部分为N型Fin结构，并且所述P型Fin结构位于所述N型Fin结构的一侧；
如图2所示，图2显示为本发明中位于基底上的Fin结构和栅结构示意图。该步骤一中提供位于基底上沿纵向间隔排列的多个Fin结构，所述纵向为图2中的Y方向，该该纵向设有多个Fin结构(01、02、03)，所述Fin结构(01、02、03)的长度方向沿与所述纵向垂直的横向(图2中的X方向)；所述Fin结构(01、02、03)上覆盖有沿横向(X方向)间隔排列的多个栅结构(图2中被TaN层04覆盖的结构为所述栅结构)，所述栅结构的长度方向沿所述纵向(Y方向)；所述Fin结构中一部分为P型Fin结构03，另一部分为N型Fin结构(01和02)，并且所述P型Fin结构03位于所述N型Fin结构(01和02)的一侧。
本发明进一步地，本实施例的步骤一中所述Fin结构沿其高度方向的一部分嵌于所述基底内部，另一部分高于所述基底上表面。如图2所示，所述Fin结构中高于所述基底上表面的部分被所述栅结构上的所述TaN层04覆盖。
本发明进一步地，本实施例的步骤一中所述Fin结构位于嵌于所述基底内的部分彼此之间由STI区隔离。也就是说，嵌于所述基底内部的所述Fin结构的部分，在沿Y方向上由所述STI区A隔离。
本发明进一步地，本实施例的步骤一中所述P型Fin结构为用作上拉管(PU)的Fin结构。
本发明进一步地，本实施例的步骤一中的所述N型Fin结构为用作下拉管(PD)的Fin结构。
本发明进一步地，本实施例的步骤一中提供位于所述基底上沿纵向间隔排列的三个Fin结构，所述三个Fin结构中的一个为P型Fin结构03，其余两个为N型Fin结构(01和02)，并且所述P型Fin结构03位于所述N型Fin结构(01和02)的一侧，在图2中所述P型Fin结构03位于所述N型Fin结构(01和02)的左侧。
步骤二、沉积TaN层，所述TaN层覆盖所述栅结构以及所述栅结构之间的所述Fin结构的上表面；如图2所示，该步骤二在所述栅结构以及所述Fin结构上沉积所述TaN层04，由于所述栅结构间隔位于所述Fin结构上，因此所述Fin结构间隔地暴露在外，因此所述TaN层04在覆盖所述栅结构的同时，也覆盖了暴露在外的所述Fin结构上。
步骤三、沉积第一金属功函数层，所述第一金属功函数层覆盖所述TaN层；如图3所示，图3显示为本发明中沉积第一金属功函数层后的结构示意图。该步骤三沉积第一金属功函数层05，所述第一金属功函数层05覆盖所述TaN层04。
步骤四、将位于所述P型Fin结构一侧的全部所述第一金属功函数层去除，将所述TaN层暴露出来，并且暴露出的所述TaN层与剩余的所述第一金属功函数层的分界面位于所述N型Fin结构中与所述P型Fin分界处的第一个所述N型Fin结构上的中线位置；如图4所示，图4显示为本发明中去除P型Fin结构一侧的全部第一金属功函数层后的结构示意图。该步骤四将位于所述P型Fin结构03一侧的全部所述第一金属功函数层05去除，将所述TaN层04暴露出来，并且暴露出的所述TaN层04与剩余的所述第一金属功函数层05的分界面位于所述N型Fin结构中与所述P型Fin分界处的第一个所述N型Fin结构上的中线位置。
本发明进一步地，本实施例的步骤四中将位于所述P型Fin结构一侧的全部所述第一金属功函数层05去除，将所述TaN层04暴露出来，并且暴露出的所述TaN层04与剩余的所述第一金属功函数层05的分界面位于所述两个N型Fin结构(01、02)中与所述P型Fin结构03分界处的第一个所述N型Fin结构(01)上的中线位置。
步骤五、沉积第二金属功函数层，所述第二金属功函数层覆盖暴露出的所述TaN层和剩余的所述第一金属功函数层。如图5所示，图5显示为本发明中沉积第二经书功函数层后的结构示意图。该步骤五中沉积所述第二金属功函数层06，所述第二金属功函数层06覆盖暴露出的所述TaN层04和剩余的所述第一金属功函数层05，形成如图5所示的结构。
本发明进一步地，本实施例的步骤五中与所述P型Fin分界处的第一个所述N型Fin结构01上覆盖有所述第一金属功函数层05的部分，其阈值电压VT高；该第一个所述N型Fin结构01上覆盖有所述第一、第二金属功函数层(05和06)的部分，其阈值电压VT低，因此该部分离子变少，α＝PU/PD的值将变大，有利于提高噪声容限。
综上所述，本发明将N型Fin结构分为两个器件结构，其一半的阈值电压高，一半的阈值电压低，起到调制阈值电压的作用，有利于提高噪声容限。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (6)
1.FinFET SRAM静态噪声容限的边界设计方法，其特征在于，该方法至少包括以下步骤：
步骤一、提供位于基底上沿纵向间隔排列的多个Fin结构，所述Fin结构的长度方向沿与所述纵向垂直的横向；所述Fin结构上覆盖有沿横向间隔排列的多个栅结构，所述栅结构的长度方向沿所述纵向；所述Fin结构中一部分为P型Fin结构，另一部分为N型Fin结构，并且所述P型Fin结构位于所述N型Fin结构的一侧；所述P型Fin结构为用作上拉管的Fin结构；所述N型Fin结构为用作下拉管的Fin结构；所述N型Fin结构分为两个器件结构，其一半的阈值电压高，一半的阈值电压低；
步骤二、沉积TaN层，所述TaN层覆盖所述栅结构以及所述栅结构之间的所述Fin结构的上表面；
步骤三、沉积第一金属功函数层，所述第一金属功函数层覆盖所述TaN层；
步骤四、将位于所述P型Fin结构一侧的全部所述第一金属功函数层去除，将所述TaN层暴露出来，并且暴露出的所述TaN层与剩余的所述第一金属功函数层的分界面位于所述N型Fin结构中与所述P型Fin分界处的第一个所述N型Fin结构上的中线位置；
步骤五、沉积第二金属功函数层，所述第二金属功函数层覆盖暴露出的所述TaN层和剩余的所述第一金属功函数层。
2.根据权利要求1所述的FinFET SRAM静态噪声容限的边界设计方法，其特征在于：步骤一中所述Fin结构沿其高度方向的一部分嵌于所述基底内部，另一部分高于所述基底上表面。
3.根据权利要求2所述的FinFET SRAM静态噪声容限的边界设计方法，其特征在于：步骤一中所述Fin结构位于嵌于所述基底内的部分彼此之间由STI区隔离。
4.根据权利要求1所述的FinFET SRAM静态噪声容限的边界设计方法，其特征在于：步骤一中提供位于所述基底上沿纵向间隔排列的三个Fin结构，所述三个Fin结构中的一个为P型Fin结构，其余两个为N型Fin结构，并且所述P型Fin结构位于所述N型Fin结构的一侧。
5.根据权利要求4所述的FinFET SRAM静态噪声容限的边界设计方法，其特征在于：步骤四中将位于所述P型Fin结构一侧的全部所述第一金属功函数层去除，将所述TaN层暴露出来，并且暴露出的所述TaN层与剩余的所述第一金属功函数层的分界面位于所述两个N型Fin结构中与所述P型Fin结构分界处的第一个所述N型Fin结构上的中线位置。
6.根据权利要求5所述的FinFET SRAM静态噪声容限的边界设计方法，其特征在于：步骤五中与所述P型Fin分界处的第一个所述N型Fin结构上覆盖有所述第一金属功函数层的部分，其阈值电压高；该第一个所述N型Fin结构上覆盖有所述第一、第二金属功函数层的部分，其阈值电压低。
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