KR100463970B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

미세화 요구 및 신뢰성 요구를 만족시키는 것이 가능한 CMOS 트랜지스터 및 그 제조 방법을 제공한다.
매립 채널형의 PMOS 트랜지스터는 고전압 대응의 CMOS 트랜지스터(100B)에만 배치되고, 저전압 NMOS 영역 LNR, 및 고전압 NMOS 영역 HNR에는 표면 채널형의 NMOS 트랜지스터가 형성되며, 저전압 PMOS 영역 LPR에는 표면 채널형의 PMOS 트랜지스터가 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, CMOS 트랜지스터 및 그 제조 방법에 관한 것이다.
N채널 MOSFET(이후, NMOS 트랜지스터로 호칭)과 P채널 MOSFET(이후, PMOS 트랜지스터로 호칭)을 조합하여 이용하는 CMOS(Complementary MOS) 트랜지스터의 형성에 있어서는, NMOS 트랜지스터 및 PMOS 트랜지스터를 형성하지만, 그 때에는 각각의 특성에 맞는 게이트 전극을 형성할 필요가 있다.
게이트 길이가 0.25∼0.35㎛인 MOS 트랜지스터까지는, NMOS 트랜지스터에는표면 채널형을 사용하고, PMOS 트랜지스터에는 매립 채널형을 사용하며, 양 타입 모두 게이트 전극에는 불순물로서 인(P)을 도입한 폴리실리콘을 사용하고 있었다.
그러나, 기판의 내부에 채널을 형성하는 매립 채널형을 채용하는 PMOS 트랜지스터에서는 미세화가 어려워, 최근에는 NMOS 트랜지스터와 PMOS 트랜지스터 모두 표면 채널형을 사용하고, NMOS 트랜지스터의 게이트 전극에는 불순물로서 N형 불순물을 도입하고, PMOS 트랜지스터의 게이트 전극에는 불순물로서 P형 불순물을 도입하는 이중 게이트 프로세스가 일반화되고 있다. 또한, 이중 게이트 프로세스에 반하여, 어떤 게이트 전극에도 동일한 종류의 불순물을 도입하는 프로세스는 싱글 게이트 프로세스로 호칭된다.
이중 프로세스에서는, 게이트 전극으로서 비도핑의 폴리실리콘층을 형성하고, 게이트 주입 공정이나, 소스·드레인 주입 공정에서 불순물의 주입을 행한다.
그러나, 표면 채널형에서는, 채널이 게이트 절연막의 바로 아래에 형성되기 때문에, 강한 수직 전계에 의해 캐리어의 이동도가 저하될 가능성이 있다. 또한, 전계가 강하기 때문에, 핫 캐리어 스트레스 하에서의 신뢰성이나, 바이어스-온도 스트레스 하에서의 신뢰성(NBTI: Negative Bias Temperature Instability)의 저하가 현저하다.
그 때문에, 비교적 낮은 전압에서 동작하는 저전압부의 트랜지스터 및, 비교적 높은 전압에서 동작하는 고전압부의 트랜지스터와 같이, 동작 전압이 다른 복수 종류의 트랜지스터를 갖는 최근의 반도체 장치에서는, 고전압부의 트랜지스터의 성능, 및 신뢰성이 손상되는 경우가 많다.
<제1 종래예>
우선, 도 30∼도 38을 이용하여, 싱글 게이트 프로세스의 일례로서, CMOS 트랜지스터(70A) 및 CMOS 트랜지스터(70B)를 갖는 반도체 장치의 제조 방법에 대하여 설명한다. 또한, 저전압 대응의 CMOS 트랜지스터(70A) 및 고전압 대응의 CMOS 트랜지스터(70B)의 구성은 최종 공정을 설명하는 도 38에 도시된다.
우선, 도 30에 도시한 바와 같이, 실리콘 기판(10)의 표면 내에 소자 분리 절연막(20)을 선택적으로 형성하여, 저전압 NMOS 트랜지스터 및 저전압 PMOS 트랜지스터를 형성하는 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR을 규정함과 함께, 고전압 NMOS 트랜지스터 및 고전압 PMOS 트랜지스터를 형성하는 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR을 규정한다.
그리고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에 대응하여, 실리콘 기판(10)의 표면 내에 P형 불순물을 포함한 P웰 영역 PW를, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에 대응하여, 실리콘 기판(10)의 표면 내에 N형 불순물을 포함한 N웰 영역 NW를 형성한다. 또한, 이하의 설명에서는, P웰 영역 PW 및 N웰 영역 NW를 구별하지 않고서, 단순히 실리콘 기판이라 호칭하는 경우도 있다.
또한, 실리콘 기판(10) 상의 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR 상의 전면에, 실리콘 산화막 등의 절연막으로 구성되는 게이트 절연막(41)을 형성한다. 또한, 실리콘 기판(10)의 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR 상의 전면에는 실리콘 산화막 등의 절연막으로 구성되는 게이트 절연막(42)을 형성한다.
여기서, 게이트 절연막(41)의 두께는 실리콘 산화막으로 환산한 막 두께가 0.5∼3㎚ 정도가 되도록 설정되고, 게이트 절연막(42)의 두께는 실리콘 산화막으로 환산한 막 두께가 3∼10㎚ 정도가 되도록 설정된다.
그리고, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에서의 실리콘 기판(10)의 표면 내에, P형 불순물을 이온 주입에 의해 비교적 저농도(P-)로 도입하여 저농도 불순물층(30)을 형성한다. 또한, 도 30에서는, 사진 제판(포토리소그래피)에 의한 패터닝에 의해, 고전압 PMOS 영역 HPR 상부 이외를 레지스트 마스크 R1로 피복하고, 고전압 PMOS 영역 HPR에 P형 불순물을 이온 주입하고 있는 상태를 나타낸다. 동일한 공정에 의해, 저전압 PMOS 영역 LPR에서의 실리콘 기판(10)의 표면 내에 P형 불순물을 도입하여 저농도 불순물층(30)을 형성한다.
다음으로, 도 31에 도시한 공정에서, 실리콘 기판(10)의 전면에 비단결정 실리콘막(50)을 배치한다. 이 비단결정 실리콘막(50)은 폴리실리콘막 혹은 비정질 실리콘막으로 형성되며, P(인) 등의 N형 불순물을 포함하도록 구성되어 있다.
다음으로, 도 32에 도시한 공정에서, 비단결정 실리콘막(50)을 사진 제판에 의해 패터닝함으로써, 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR에는 게이트 전극(51)을, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에는 게이트 전극(52)을 형성한다.
다음으로, 도 33에 도시한 공정에서, 저전압 PMOS 영역 LPR에서의 실리콘 기판(10)의 표면 내에, P형 불순물을 이온 주입에 의해 비교적 저농도(P-)로 도입하여한쌍의 확장층(62)을 형성한다. 도 33은, 사진 제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부 이외를 레지스트 마스크 R2로 피복하고, 게이트 전극(51)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR에 P형 불순물을 이온 주입하고 있는 상태를 나타내고 있다.
한쌍의 확장층(62)은 게이트 전극(51) 하부의 저농도 불순물층(30)을 사이에 두고 대향하도록 배치된다. 이 경우, 저농도 불순물층(30) 하부의 실리콘 기판(10) 영역이 채널 영역이 된다.
여기서, 확장층은, 후에 형성되는 소스·드레인 주요층보다 얕은 접합이 되도록 형성되는 불순물층으로, 소스·드레인 주요층과 동일한 도전형이며, 소스·드레인층으로서 기능하기 때문에 소스·드레인 확장층이라고 호칭해야 하지만, 편의상 확장층이라 호칭한다. 동일한 공정에 의해, 다른 영역에도 확장층을 형성한다.
도 34는 각 영역에 확장층을 형성한 후의 공정을 나타내고 있고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR의 실리콘 기판(10)의 표면 내에는, N형 불순물을 비교적 저농도(N-)로 도입하여, 한쌍의 확장층(61, 63)이 형성되고, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR의 실리콘 기판(10)의 표면 내에는, P형 불순물을 비교적 저농도(P-)로 도입하여, 각각 한쌍의 확장층(62, 64)이 형성되어 있다.
또한, 한쌍의 확장층(64)은 저농도 불순물층(30)을 사이에 두고 있다.
또한, 도 34는 게이트 전극(51, 52)의 측벽을 보호하기 위한 측벽 보호막(측벽 절연막)을 형성하는 공정을 나타내고 있고, 실리콘 기판(10)의 전면에, 실리콘 산화막 등의 절연막 OX1이 형성된 상태를 나타내고 있다.
그 후, 도 35에 도시한 공정에서, 절연막 OX1이 게이트 전극(51, 52)의 측벽부에만 남도록, 게이트 전극(51, 52)의 상부 및 실리콘 기판(1) 상의 절연막 OX1을 이방성 에칭에 의해 제거하여, 측벽 보호막(70)을 형성한다. 이 때, 게이트 전극(51) 및 측벽 보호막(70)으로 피복되지 않은 게이트 절연막(41)도 제거되며, 게이트 전극(52) 및 측벽 보호막(70)으로 피복되지 않은 게이트 절연막(42)도 제거된다.
다음으로, 도 36에 도시한 공정에서 사진 제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부 이외를 레지스트 마스크 R3으로 피복하고, 또한, 게이트 전극(51) 및 측벽 보호막(70)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR에 P형 불순물을 비교적 고농도(P+)로 이온 주입하여, 실리콘 기판(10)의 표면 내에 한쌍의 소스·드레인층(82)을 형성한다. 동일한 공정에 의해, 다른 영역에도 소스·드레인층을 형성한다. 또한, 소스·드레인층 형성 후에 열 처리를 가함으로써, 이온 주입에 의한 손상을 회복할 수 있다.
도 37은 각 영역에 소스·드레인층을 형성한 상태를 나타내고 있고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR의 실리콘 기판(10)의 표면 내에는, N형 불순물을 비교적 고농도(N+)로 도입하여, 한쌍의 소스·드레인층(81, 83)이 형성되고, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR의 실리콘 기판(10)의 표면 내에는,P형 불순물을 비교적 고농도(P+)로 도입하여, 한쌍의 소스·드레인층(82, 84)이 형성된다.
다음으로, 도 38에 도시한 공정에서, 실리콘 기판(10)의 전면을 피복하도록 코발트(Co) 등의 고융점 금속막을 스퍼터링법 등에 의해 형성하고, 350∼600℃의 고온 처리에 의해, 실리콘 기판(10)의 노출면이나, 게이트 전극(51, 52)의 노출면과 고융점 금속막과의 접촉 부분에 실리사이드막을 형성한다. 그 후, 실리사이드화되지 않고 남은 고융점 금속막을 제거하고, 열 처리를 추가로 행함으로써, 코발트 실리사이드막(CoSi2; 90)을 형성하여, 도 38에 도시한 저전압 대응의 CMOS 트랜지스터(70A) 및 고전압 대응의 CMOS 트랜지스터(70B)가 얻어진다.
도 38에서, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에는 매립 채널형의 PMOS 트랜지스터가 형성되고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에는 표면 채널형의 NMOS 트랜지스터가 형성된다. 그리고, 매립 채널형의 PMOS 트랜지스터의 게이트 전극에는 N형 불순물이 도입되기 때문에, 결과적으로 싱글 게이트 프로세스로 된다.
<제2 종래예>
다음으로, 도 39∼도 47을 이용하여, 이중 게이트 프로세스의 일례로서, CMOS 트랜지스터(80A) 및 CMOS 트랜지스터(80B)를 갖는 반도체 장치의 제조 방법에 대하여 설명한다. 또한, 저전압 대응의 CMOS 트랜지스터(80A) 및 고전압 대응의 CMOS 트랜지스터(80B)의 구성은 최종 공정을 설명하는 도 47에 도시되어 있다. 또한, 도 30∼도 38을 이용하여 설명한 저전압 대응의 CMOS 트랜지스터(70A) 및 고전압 대응의 CMOS 트랜지스터(70B)의 제조 방법과 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
우선, 도 39에 도시한 바와 같이, 실리콘 기판(10) 상의 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR 상의 전면에, 실리콘 산화막 등의 절연막으로 구성되는 게이트 절연막(41)을 형성한다. 또한, 실리콘 기판(10)의 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR 상의 전면에는 실리콘 산화막 등의 절연막으로 구성되는 게이트 절연막(42)을 형성한다.
그리고, 실리콘 기판(10)의 전면에 비단결정 실리콘막(50A)을 배치한다. 이 비단결정 실리콘막(50A)은 불순물을 포함하고 있지 않다.
다음으로, 도 40에 도시한 공정에서, 비단결정 실리콘막(50A)을 사진 제판에 의해 패터닝함으로써, 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR에는 게이트 전극(51A)을, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에는 게이트 전극(52A)을 형성한다.
다음으로, 도 41에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부 이외를 레지스트 마스크 R2로 피복하고, 또한, 게이트 전극(51A)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR에서의 실리콘 기판(10)의 표면 내에, P형 불순물을 이온 주입에 의해 비교적 저농도(P-)로 도입하여 한쌍의 확장층(62)을 형성한다.
도 42는, 각 영역에 확장층을 형성한 후에, 게이트 전극(51A, 52A)의 측벽을 보호하기 위한 측벽 보호막(측벽 절연막)을 형성하는 공정을 나타내고 있고, 실리콘 기판(10)의 전면에, 실리콘 산화막 등의 절연막 OX1이 형성된 상태를 나타내고 있다.
이 후, 도 43에 도시한 공정에서, 절연막 OX1이 게이트 전극(51A, 52A)의 측벽부에만 남도록, 게이트 전극(51A, 52A)의 상부 및 실리콘 기판(10) 상의 절연막 OX1을 이방성 에칭에 의해 제거하여 측벽 보호막(70)을 형성한다. 이 때, 게이트 전극(51A) 및 측벽 보호막(70)으로 피복되지 않은 게이트 절연막(41)도 제거되며, 게이트 전극(52A) 및 측벽 보호막(70)으로 피복되지 않은 게이트 절연막(42)도 제거된다.
다음으로, 도 44에 도시한 공정에서 사진 제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부 이외를 레지스트 마스크 R3으로 피복하고, 또한, 게이트 전극(51A) 및 측벽 보호막(70)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR에 P형 불순물을 비교적 고농도(P+)로 이온 주입하여, 실리콘 기판(10)의 표면 내에 한쌍의 소스·드레인층(82)을 형성한다. 이 때, 게이트 전극(51A)에도 P형 불순물이 도입되어, 확장층(62) 형성과 아울러, 게이트 전극(51A)은 소스·드레인층(82)과 동일한 정도 이상의 P형 불순물을 포함한 게이트 전극(512A)이 된다.
다음으로, 도 45에 도시한 공정에서, 고전압 PMOS 영역 HPR 상부 이외를 레지스트 마스크 R4로 피복하고, 또한, 게이트 전극(52A) 및 측벽 보호막(70)을 주입마스크로 하여, 고전압 PMOS 영역 HPR에 P형 불순물을 비교적 고농도(P+)로 이온 주입하여, 실리콘 기판(10)의 표면 내에 한쌍의 소스·드레인층(84)을 형성한다. 이 때, 게이트 전극(52A)에도 P형 불순물이 도입되어, 확장층(64) 형성과 아울러, 게이트 전극(52A)은 소스·드레인층(84)과 동일한 정도 이상의 P형 불순물을 포함한 게이트 전극(522A)이 된다.
마찬가지로, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에서의 소스·드레인층(81, 83)의 형성 시에, 게이트 전극(51A, 52A)에 N형 불순물을 도입하여, 확장층(61, 63) 형성과 아울러, 소스·드레인층(84)과 동일한 정도 이상의 N형 불순물을 포함한 게이트 전극(511A, 521A)이 된다.
도 46은 각 영역에 소스·드레인층을 형성한 상태를 나타내고 있고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR의 실리콘 기판(10)의 표면 내에는, N형 불순물을 비교적 고농도(N+)로 도입하여, 한쌍의 소스·드레인층(81, 83)이 형성되고, 저전압 PMOS 영역, LPR 및 고전압 PMOS 영역 HPR의 실리콘 기판(10)의 표면 내에는, P형 불순물을 비교적 고농도(P+)로 도입하여, 한쌍의 소스·드레인층(82, 84)이 형성된다.
다음으로, 도 47에 도시한 공정에서, 실리콘 기판(10)의 전면을 피복하도록 코발트(Co) 등의 고융점 금속막을 스퍼터링법 등에 의해 형성하고, 350∼600℃의 고온 처리에 의해, 실리콘 기판(10)의 노출면이나, 게이트 전극(511A, 512A, 521A, 522A)의 노출면과 고융점 금속막과의 접촉 부분에 실리사이드막을 형성한다. 그후, 실리사이드화되지 않고 남은 고융점 금속막을 제거하고, 열 처리를 추가로 행함으로써, 코발트 실리사이드막(CoSi2; 90)을 형성하여, 저전압 대응의 CMOS 트랜지스터(80A) 및 고전압 대응의 CMOS 트랜지스터(80B)가 얻어진다.
<제3 종래예>
다음으로, 도 48∼도 51을 이용하여, CMOS 트랜지스터(80A) 및 CMOS 트랜지스터(80B)를 갖는 반도체 장치의 다른 제조 방법에 대하여 설명한다. 저전압 대응의 CMOS 트랜지스터(80A) 및 고전압 대응의 CMOS 트랜지스터(80B)의 구성은 도 47에 도시한 것과 동일하기 때문에, 도시는 생략한다. 또한, 도 30∼도 38을 이용하여 설명한 저전압 대응의 CMOS 트랜지스터(70A) 및 고전압 대응의 CMOS 트랜지스터(70B)의 제조 방법과 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
우선, 도 48에 도시한 바와 같이, 게이트 절연막(41, 42)의 전면에 비단결정 실리콘막(50A)을 배치한다. 이 비단결정 실리콘막(50A)은 불순물을 포함하고 있지 않다.
다음으로, 도 49에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해 저전압 NMOS 영역 LNR 상부 및 고전압 NMOS 영역 HNR 상부 이외를 레지스트 마스크 R5로 피복하고, 비단결정 실리콘막(50A) 내에 N형 불순물을 이온 주입에 의해 비교적 고농도(N+)로 도입하여, N형의 비단결정 실리콘막(511, 521)을 형성한다.
다음으로, 도 50에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부 및 고전압 PMOS 영역 HPR 상부 이외를 레지스트 마스크 R6으로 피복하고, 비단결정 실리콘막(50A) 내에 P형 불순물을 이온 주입에 의해 비교적 고농도(P+)로 도입하여, P형의 비단결정 실리콘막(512, 522)을 형성한다.
다음으로, 도 51에 도시한 공정에서, 비단결정 실리콘막(511, 512, 521, 522)을 사진 제판에 의해 패터닝함으로써, 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR에는 게이트 전극(511A, 512A)을, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에는 게이트 전극(521A, 522A)을 형성한다. 이후에는, 도 41∼도 47을 이용하여 설명한 공정을 거쳐, 도 47에 도시한 저전압 대응의 CMOS 트랜지스터(80A) 및 고전압 대응의 CMOS 트랜지스터(80B)의 구성을 얻는다.
또한, 도 48∼도 51을 이용하여 설명한 제조 방법에 따르면, 게이트 전극으로의 불순물의 도입은, 소스·드레인층 형성 시의 불순물의 도입과 독립하여 행할 수 있을 뿐만 아니라, 게이트 전극이, 비단결정 실리콘과 금속막 혹은 실리사이드막과의 다층막으로 구성된 경우에는, 소스·드레인층 형성 시의 불순물 도입에 병행하여 불순물 도입을 행할 수 없기 때문에, 도 48∼도 51에 도시한 제조 방법이 유효하다.
이상 설명한 바와 같이, CMOS 트랜지스터(70A) 및 CMOS 트랜지스터(70B)는, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에는 매립 채널형의 PMOS 트랜지스터를 갖고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에는 표면 채널형의NMOS 트랜지스터를 갖고 있지만, 매립 채널형의 MOS 트랜지스터에서는 미세화가 어렵다고 하는 문제가 있었다.
또한, CMOS 트랜지스터(80A) 및 CMOS 트랜지스터(80B)는, NMOS 트랜지스터나 PMOS 트랜지스터 모두 표면 채널형으로, 미세화의 관점에서는 문제가 없지만, 전계에 의한 캐리어의 이동도 저하나, 핫 캐리어 스트레스 하에서의 신뢰성 저하나, NBTI 저하의 문제가 있었다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해 이루어진 것으로, 미세화의 요구 및 신뢰성의 요구를 만족시키는 것이 가능한 CMOS 트랜지스터 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 2는 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 3은 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 4는 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 5는 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 6은 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 7은 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 8은 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 9는 본 발명에 따른 실시예 1의 반도체 장치의 제조 공정을 나타내는 단면도.
도 10은 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 11은 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 12는 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 13은 본 발명에 따른 실시예 2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 14는 본 발명에 따른 실시예 3의 반도체 장치의 제조 공정을 나타내는 단면도.
도 15는 본 발명에 따른 실시예 3의 반도체 장치의 제조 공정을 나타내는 단면도.
도 16은 본 발명에 따른 실시예 3의 반도체 장치의 제조 공정을 나타내는 단면도.
도 17은 본 발명에 따른 실시예 3의 반도체 장치의 제조 공정을 나타내는 단면도.
도 18은 본 발명에 따른 실시예 3의 반도체 장치의 제조 공정을 나타내는 단면도.
도 19는 본 발명에 따른 실시예 3의 반도체 장치의 제조 공정을 나타내는 단면도.
도 20은 본 발명에 따른 실시예 3의 반도체 장치의 제조 공정을 나타내는 단면도.
도 21은 본 발명에 따른 실시예 3의 반도체 장치의 제조 공정을 나타내는 단면도.
도 22는 본 발명에 따른 실시예 4의 반도체 장치의 제조 공정을 나타내는 단면도.
도 23은 본 발명에 따른 실시예 4의 반도체 장치의 제조 공정을 나타내는 단면도.
도 24는 본 발명에 따른 실시예 4의 반도체 장치의 제조 공정을 나타내는 단면도.
도 25는 본 발명에 따른 실시예 4의 반도체 장치의 제조 공정을 나타내는 단면도.
도 26은 본 발명에 따른 실시예 4의 반도체 장치의 제조 공정을 나타내는 단면도.
도 27은 본 발명에 따른 실시예 5의 반도체 장치의 제조 공정을 나타내는 단면도.
도 28은 본 발명에 따른 실시예 5의 반도체 장치의 제조 공정을 나타내는 단면도.
도 29는 본 발명에 따른 실시예 5의 반도체 장치의 제조 공정을 나타내는 단면도.
도 30은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 31은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 32는 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 33은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 34는 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 35는 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 36은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 37은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 38은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 39는 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 40은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 41은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 42는 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 43은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 44는 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 45는 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 46은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 47은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 48은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 49는 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 50은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
도 51은 종래의 반도체 장치의 제조 공정을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
50, 50A, 50B, 50C, 50D : 비단결정 실리콘막
51∼57 : 게이트 전극
61∼64 : 확장층
81∼84 : 소스·드레인층
본 발명에 따른 반도체 장치는, 반도체 기판의 표면 내에 규정되는 제1 NMOS 영역 및 제1 PMOS 영역에 각각 배치된 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터와, 상기 반도체 기판의 표면 내에 규정되는 제2 NMOS 영역 및 제2 PMOS 영역에 각각 배치된 제2 NMOS 트랜지스터 및 제2 PMOS 트랜지스터를 포함하고, 상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 각각 상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터보다 동작 전압이 높고, 상기 제2 PMOS 트랜지스터는 상기 반도체 기판 내부에 채널이 형성되는 매립 채널형의 MOS 트랜지스터이며, 상기 제1 NMOS 트랜지스터, 상기 제1 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터는, 상기 반도체 기판의 표면 내에 채널이 형성되는 표면 채널형의 MOS 트랜지스터이다.
본 발명에 따른 반도체 장치는, 상기 제2 PMOS 트랜지스터가, 상기 제2 PMOS 영역의 상기 반도체 기판의 표면 상에 선택적으로 배치된 게이트 절연막과, 상기 게이트 절연막 상에 배치된 게이트 전극과, 상기 게이트 절연막 바로 아래의 상기 반도체 기판의 표면 내에 배치된 비교적 저농도의 P형 불순물층과, 상기 게이트 전극의 측면 외측의 상기 반도체 기판의 표면 내에 배치되며, 상기 불순물층과 접촉하는 한쌍의 P형 소스·드레인층을 갖는다.
본 발명에 따른 반도체 장치는, 상기 한쌍의 P형 소스·드레인층이 서로 마주보는 단부로부터, 대향하도록 연장되는 한쌍의 P형 확장층을 포함한다.
본 발명에 따른 반도체 장치는, 상기 게이트 전극이 N형 불순물을 비교적 고농도로 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면 내에, 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터를 형성하기 위한 제1 NMOS 영역 및 제1 PMOS 영역을 규정하고, 상기 제1 NMOS 트랜지스터보다 동작 전압이 높은 제2 NMOS 트랜지스터를 형성하기 위한 제2 NMOS 영역 및, 상기 제1 PMOS 트랜지스터보다 동작 전압이 높은 제2 PMOS 트랜지스터를 형성하기 위한 제2 PMOS 영역을 규정하는 공정 (a)와, 상기 제1 NMOS 영역 및 상기 제1 PMOS 영역에 제1 게이트 절연막을 형성하고, 상기 제2 NMOS 영역 및 상기 제2 PMOS 영역에 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 형성하는 공정 (b)와, 제2 PMOS 영역의 상기 반도체 기판의 표면 내에 비교적 저농도의 P형 불순물층을 형성하는 공정 (c)와, 상기 제1 및 제2 게이트 절연막 상에, N형 불순물을 비교적 고농도로 포함하는 비단결정 실리콘막을 형성하는 공정 (d)와, 상기 제1 PMOS 영역의 상기 비단결정 실리콘막에만 P형 불순물을 비교적 고농도로 도입하는 공정 (e)와, 상기 비단결정 실리콘막을 패터닝하여, 상기 제1 NMOS 영역, 상기 제1 PMOS 영역, 상기 제2 NMOS 영역 및 상기 제2 PMOS 영역에 각각 게이트 전극을 형성하는 공정 (f)를 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판의 표면 내에, 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터를 형성하기 위한 제1 NMOS 영역 및 제1 PMOS 영역을 규정하고, 상기 제1 NMOS 트랜지스터보다 동작 전압이 높은 제2 NMOS 트랜지스터를 형성하기 위한 제2 NMOS 영역 및, 상기 제1 PMOS 트랜지스터보다 동작 전압이 높은 제2 PMOS 트랜지스터를 형성하기 위한 제2 PMOS 영역을 규정하는 공정 (a)와, 상기 제1 NMOS 영역 및 상기 제1 PMOS 영역에 제1 게이트 절연막을 형성하고, 상기 제2 NMOS 영역 및 상기 제2 PMOS 영역에 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 형성하는 공정 (b)와, 제2 PMOS 영역의 상기 반도체 기판의 표면 내에 비교적 저농도의 P형 불순물층을 형성하는 공정 (c)와, 상기 제1 및 제2 게이트 절연막 상에, 불순물을 포함하지 않는 비단결정 실리콘막을 형성하는 공정 (d)와, 상기 제1 NMOS 영역, 상기 제1 PMOS 영역, 상기 제2 NMOS 영역 및 상기 제2 PMOS 영역의 상기 비단결정 실리콘막에만 N형 불순물을 비교적 고농도의 제1 농도로 도입하는 공정 (e)와, 상기 비단결정 실리콘막을 이용하여, 상기 제1 NMOS 영역, 상기 제1 PMOS 영역, 상기 제2 NMOS 영역 및 상기 제2 PMOS 영역에 각각 게이트 전극을 형성하고, 상기 제1 PMOS 영역에 형성되는 게이트 전극에 P형 불순물을 비교적 고농도의 제2 농도로 도입하는 공정 (f)를 포함한다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 상기 공정 (f)는, 상기 비단결정 실리콘막을 패터닝한 후에, 상기 제1 PMOS 트랜지스터를 구성하는 소스·드레인층의 형성 시에, 상기 제1 PMOS 영역에 형성된 상기 게이트 전극에 P형 불순물을 상기 제2 농도로 도입하는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 상기 공정 (f)는, 상기 제1 PMOS 영역의 상기 비단결정 실리콘막에 P형 불순물을 상기 제2 농도로 도입한 후, 상기 비단결정 실리콘막을 패터닝하는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 상기 제1 농도가 상기 제2 농도 이상이다.
본 발명에 따른 반도체 장치의 제조 방법에서는, 상기 공정 (e)는, 상기 제1 NMOS 영역, 상기 제1 PMOS 영역, 상기 제2 NMOS 영역 및 상기 제2 PMOS 영역의 상기 비단결정 실리콘막에, 질소를 도입하는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 비단결정 실리콘막을 패터닝한 후에, 불순물의 이온 주입에 의해, 각각의 상기 게이트 전극의 측면 외측의 상기 반도체 기판의 표면 내에 한쌍의 확장층을 형성하는 공정 (g)를 더 포함하며, 상기 공정 (g)는, 상기 제1 및 제2 PMOS 영역에 형성된 각각의 상기 게이트 전극을 주입 마스크로서 사용하여, 동시에 P형 불순물을 이온 주입하여, 각각 한쌍의 P형 확장층을 형성하는 공정을 포함한다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 비단결정 실리콘막을 패터닝한 후에, 불순물의 이온 주입에 의해, 각각의 상기 게이트 전극의 측면 외측의상기 반도체 기판의 표면 내에 한쌍의 확장층을 형성하는 공정 (g)를 더 포함하고, 상기 공정 (g)는, 상기 제1 PMOS 영역에 형성된 상기 게이트 전극을 주입 마스크로서 사용하여, 한쌍의 P형 확장층을 상기 제1 PMOS 영역의 상기 반도체 기판의 표면 내에만 형성하는 공정을 포함한다.
<A. 실시예 1>
<A-1. 제조 방법>
본 발명에 따른 실시예 1의 반도체 장치의 제조 방법으로서, 도 1∼도 9를 이용하여, CMOS 트랜지스터(100A) 및 CMOS 트랜지스터(100B)를 갖는 반도체 장치의 제조 방법에 대하여 설명한다. 또한, 저전압 대응의 CMOS 트랜지스터(100A) 및 고전압 대응의 CMOS 트랜지스터(100B)의 구성은 최종 공정을 설명하는 도 9에 도시한다.
우선, 도 1에 도시한 바와 같이, 실리콘 기판(10)의 표면 내에 소자 분리 절연막(20)을 선택적으로 형성하여, 저전압 NMOS 트랜지스터 및 저전압 PMOS 트랜지스터를 형성하는 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR을 규정함과 함께, 고전압 NMOS 트랜지스터 및 고전압 PMOS 트랜지스터를 형성하는 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR을 규정한다.
그리고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에 대응하여, 실리콘 기판(10)의 표면 내에 P형 불순물을 포함한 P웰 영역 PW를, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에 대응하여, 실리콘 기판(10)의 표면 내에 N형 불순물을 포함한 N웰 영역 NW를 형성한다. 또한, 이하의 설명에서는, P웰 영역 PW 및 N웰영역 NW를 구별하지 않고서 단순히 실리콘 기판으로 호칭하는 경우도 있다.
또한, 실리콘 기판(10) 상의 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR 상의 전면에, 실리콘 산화막 등의 절연막으로 구성되는 게이트 절연막(41)을 형성한다. 또한, 실리콘 기판(10)의 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR 상의 전면에는 실리콘 산화막 등의 절연막으로 구성되는 게이트 절연막(42)을 형성한다.
여기서, 게이트 절연막(41)의 두께는 실리콘 산화막으로 환산한 막 두께가 0.5∼3㎚ 정도가 되도록 설정되고, 게이트 절연막(42)의 두께는 실리콘 산화막으로 환산한 막 두께가 3∼10㎚ 정도가 되도록 설정된다.
그리고, 후에 매립 채널형의 MOS 트랜지스터를 형성하는 고전압 PMOS 영역 HPR에서의 실리콘 기판(10)의 표면 내에, P형 불순물을 이온 주입에 의해 비교적 저농도(P-)로 도입하여, 저농도 불순물층(30)을 형성한다. 또한, 도 1에서는, 사진 제판(포토리소그래피)에 의한 패터닝에 의해, 고전압 PMOS 영역 HPR 상부 이외를 레지스트 마스크 R11로 피복하고, 고전압 PMOS 영역 HPR에 P형 불순물을 이온 주입하는 상태를 나타낸다. 또한, 저농도 불순물층(30)은 붕소(B) 혹은 2불화 붕소(BF2)를 이온 주입함으로써 형성된다.
다음으로, 도 2에 도시한 공정에서, 실리콘 기판(10)의 전면에, CVD법에 의해 두께 50∼300㎚의 비단결정 실리콘막(50)을 배치한다. 이 비단결정 실리콘막(50)은 폴리실리콘막 혹은 비정질 실리콘막으로 형성되며, P(인) 등의 N형불순물을 5×1020∼1×1022/㎤의 농도로 포함한다.
다음으로, 도 3에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해, 저전압 PMOS 영역 LPR 상부 이외를 레지스트 마스크 R12로 피복하고, 저전압 PMOS 영역 LPR 상의 비단결정 실리콘막(50)에 B 혹은 BF2등의 P형 불순물을 이온 주입하여, P형의 비단결정 실리콘막(50B)을 형성한다. 이 때의 이온 주입 조건은, B의 경우에는 주입 에너지 1keV∼10keV, 도우즈량 1×1015∼1×1016/㎠이고, BF2의 경우에는 주입 에너지 5keV∼50keV, 도우즈량 1×1015∼1×1016/㎠로, 비단결정 실리콘막(50)에 포함되는 N형 불순물에 의한 효과를 상쇄할 수 있는 농도로 설정된다.
레지스트 마스크 R12를 제거한 후, 도 4에 도시한 바와 같이, 비단결정 실리콘막(50) 및 비단결정 실리콘막(50B)을 사진 제판에 의해 패터닝함으로써, 저전압 NMOS 영역 LNR에는 게이트 전극(51)을, 저전압 PMOS 영역 LPR에는 게이트 전극(53)을, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에는 게이트 전극(52)을 형성한다.
그리고, 도 4에 도시한 바와 같이, 사진 제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부 이외를 레지스트 마스크 R13으로 피복하고, 또한, 게이트 전극(53)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR에서의 실리콘 기판(10)의 표면 내에, B 혹은 BF2등의 P형 불순물을 이온 주입에 의해 비교적 저농도(P-)로도입하여, 한쌍의 확장층(62)을 형성한다. 이 때의 이온 주입 조건은, B의 경우에는 주입 에너지 0.1keV∼3keV, 도우즈량 5×1013∼1×1015/㎠이고, BF2의 경우에는 주입 에너지 1keV∼10keV, 도우즈량 5×1013∼1×1015/㎠이다.
한쌍의 확장층(62)은 게이트 전극(53) 하부의 실리콘 기판(10) 영역을 사이에 두고, 대향하도록 배치되어 있다. 또한, 게이트 전극(53) 하부의 실리콘 기판(10) 영역이 채널 영역이 된다.
여기서, 확장층은 단채널 효과의 억제에 유효한 구성으로, 후에 형성되는 소스·드레인 주요층보다 얕은 접합이 되도록 형성되는 불순물층이고, 소스·드레인 주요층과 동일한 도전형이며, 소스·드레인층으로서 기능하기 때문에 소스·드레인 확장층이라고 호칭해야 하지만, 편의상 확장층이라고 호칭한다. 동일한 공정에 의해, 다른 영역에도 확장층을 형성한다.
도 5는 각 영역에 확장층을 형성한 후의 공정을 나타내고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR의 실리콘 기판(10)의 표면 내에는, 비소(As) 등의 N형 불순물을 비교적 저농도(주입 에너지 0.2keV∼10keV, 도우즈량 1×1014∼2×1015/㎠)로 도입하여, 한쌍의 확장층(61, 63)이 형성되고, 고전압 PMOS 영역 HPR의 실리콘 기판(10)의 표면 내에는, B 혹은 BF2등의 P형 불순물을 이온 주입에 의해 비교적 저농도(P-)로 도입하여 한쌍의 확장층(64)이 형성된다. 이 때의 이온 주입 조건은, B의 경우에는 주입 에너지 0.1keV∼3keV, 도우즈량 5×1013∼1×1015/㎠이고, BF2의 경우에는 주입 에너지 1keV∼10keV, 도우즈량 5×1013∼1×1015/㎠이다.
또한, 한쌍의 확장층(64)은 저농도 불순물층(30)을 사이에 두고 있다.
도 5는 게이트 전극(51, 52, 53)의 측벽을 보호하기 위한 측벽 보호막(측벽 절연막)을 형성하는 공정을 나타내고, 실리콘 기판(10)의 전면에, 실리콘 산화막 등의 절연막 OX1이 형성된 상태를 나타낸다.
이 후, 도 6에 도시한 공정에서, 절연막 OX1이 게이트 전극(51, 52, 53)의 측벽부에만 남도록, 게이트 전극(51, 52, 53)의 상부 및 실리콘 기판(10) 상의 절연막 OX1을 이방성 에칭에 의해 제거하여, 측벽 보호막(70)을 형성한다. 이 때, 게이트 전극(51, 53) 및 측벽 보호막(70)으로 피복되지 않은 게이트 절연막(41)도 제거되며, 게이트 전극(52) 및 측벽 보호막(70)으로 피복되지 않은 게이트 절연막(42)도 제거된다.
다음으로, 도 7에 도시한 공정에서 사진 제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부 이외를 레지스트 마스크 R14로 피복하고, 게이트 전극(53) 및 측벽 보호막(70)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR에 B 혹은 BF2등의 P형 불순물을 이온 주입하여, 실리콘 기판(10)의 표면 내에 한쌍의 소스·드레인층(82)을 형성한다.
이 때의 이온 주입 조건은, B의 경우에는 주입 에너지 1keV∼10keV, 도우즈량 1×1015∼1×1016/㎠이고, BF2의 경우에는 주입 에너지 5keV∼50keV, 도우즈량 1×1015∼1×1016/㎠이다.
동일한 공정에 의해, 다른 영역에도 소스·드레인층을 형성한다. 또한, 소스·드레인층의 형성 후에 열 처리를 가함으로써, 이온 주입에 의한 손상을 회복할 수 있다.
도 8은 각 영역에 소스·드레인층을 형성한 상태를 나타내고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR의 실리콘 기판(10)의 표면 내에는, As 등의 N형 불순물을 비교적 고농도(주입 에너지 10keV∼80keV, 도우즈량 1×1015∼6×1015/㎠)로 도입하여, 한쌍의 소스·드레인층(81, 83)이 형성되고, 고전압 PMOS 영역 HPR의 실리콘 기판(10)의 표면 내에는 B 혹은 BF2등의 P형 불순물을 비교적 저농도로 도입하여, 한쌍의 소스·드레인층(84)이 형성된다.
이 때의 이온 주입 조건은, B의 경우에는 주입 에너지 1keV∼10keV, 도우즈량 1×1015∼1×1016/㎠이고, BF2의 경우에는 주입 에너지 5keV∼50keV, 도우즈량 1×1015∼1×1016/㎠이다.
다음으로, 도 9에 도시한 공정에서, 실리콘 기판(10)의 전면을 피복하도록 코발트(Co) 등의 고융점 금속막을 스퍼터링법 등에 의해 형성하고, 350∼600℃의 고온 처리에 의해, 실리콘 기판(10)의 노출면이나, 게이트 전극(51, 52, 53)의 노출면과 고융점 금속막과의 접촉 부분에 실리사이드막을 형성한다. 그 후, 실리사이드화되지 않고 남은 고융점 금속막을 제거하고, 열 처리를 추가로 행함으로써, 코발트 실리사이드막(CoSi2; 90)을 형성하여, 저전압 대응의 CMOS 트랜지스터(100A) 및 고전압 대응의 CMOS 트랜지스터(100B)가 얻어진다.
<A-2. 장치 구성>
도 9에서, 매립 채널형의 PMOS 트랜지스터는 고전압 대응의 CMOS 트랜지스터(100B)에만 배치되고, 저전압 NMOS 영역 LNR, 및 고전압 NMOS 영역 HNR에는 표면 채널형의 NMOS 트랜지스터가 형성되며, 저전압 PMOS 영역 LPR에는 표면 채널형의 PMOS 트랜지스터가 형성된다.
<A-3. 작용 효과>
채널 구조를 매립 채널형으로 함으로써, 채널에 인가되는 전계가 완화되고, 캐리어의 이동도가 향상된다. 그 결과, 고전압 대응의 CMOS 트랜지스터(100B)에서 PMOS 트랜지스터를 매립 채널형으로 함으로써, 표면 채널형보다 드레인 전류를 향상시킬 수 있다.
또한, 고전압 대응의 PMOS 트랜지스터 이외에는 표면 채널형이기 때문에, 핫 캐리어 스트레스 하에서의 신뢰성이나, 바이어스-온도 스트레스 하에서의 신뢰성(NBTI)이 저하될 가능성도 있지만, 저전압 대응의 CMOS 트랜지스터에서는 전계가 약해서, 신뢰성 저하의 문제가 잘 발생하지 않는다.
또한, 고전압 대응의 PMOS 트랜지스터만을 매립 채널형으로 하기 때문에, 반도체 장치의 미세화를 촉진할 수 있다.
또한, 고전압 대응의 PMOS 트랜지스터의 게이트 전극이 N형 불순물을 고농도로 포함하기 때문에, 해당 게이트 전극의 전기 저항을 저하시킬 수 있다.
또한, 모든 MOS 트랜지스터의 게이트 전극으로의 불순물 도입은, 도 2 및 도 3을 이용하여 설명한 바와 같이, 게이트 전극 성형 전에 행하기 때문에, 소스·드레인층 형성 시의 불순물 도입과 독립하여 행할 수 있어, 불순물 도입량의 제어가 용이하다. 또한, 게이트 전극이, 비단결정 실리콘과 금속막 혹은 실리사이드막과의 다층막으로 구성되는 경우에는, 소스·드레인층 형성 시의 불순물 도입에 병행하여 불순물 도입을 행할 수 없기 때문에, 본 실시예의 제조 방법이 유효해진다.
<B. 실시예 2>
<B-1. 제조 방법>
본 발명에 따른 실시예 2의 반도체 장치의 제조 방법으로, 도 10∼도 13을 이용하여 CMOS 트랜지스터(200A) 및 CMOS 트랜지스터(200B)를 갖는 반도체 장치의 제조 방법에 대하여 설명한다. 또한, 저전압 대응의 CMOS 트랜지스터(200A) 및 고전압 대응의 CMOS 트랜지스터(200B)의 구성은 최종 공정을 설명하는 도 13에 도시된다. 또한, 도 1∼도 9를 이용하여 설명한 저전압 대응의 CMOS 트랜지스터(100A) 및 고전압 대응의 CMOS 트랜지스터(100B)의 제조 방법과 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
우선, 도 1 및 도 2를 이용하여 설명한 공정을 거쳐, 도 10에 도시한 바와 같이, 실리콘 기판(10) 상의 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR 상의전면에 게이트 절연막(41)을, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR 상의 전면에 게이트 절연막(42)을 형성하고, 고전압 PMOS 영역 HPR에서의 실리콘 기판(10)의 표면 내에 저농도 불순물층(30)을 형성한다.
그리고, 게이트 절연막(41, 42)의 상부에, CVD법에 의해 비단결정 실리콘막(50A)을 형성한다. 이 비단결정 실리콘막(50A)은 불순물을 포함하고 있지 않다.
그리고, 도 10에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해, 저전압 PMOS 영역 LPR 상부만을 레지스트 마스크 R21로 피복하고, 저전압 NMOS 영역 LNR, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에 인(P) 등의 N형 불순물을 이온 주입하여, N형의 비단결정 실리콘막(50C)을 형성한다. 이 때의 이온 주입 조건은, 주입 에너지 5keV∼30keV, 도우즈량 4×1015∼1×1016/㎠이다.
레지스트 마스크 R21을 제거한 후, 도 11에 도시한 바와 같이, 비단결정 실리콘막(50A) 및 비단결정 실리콘막(50C)을 사진 제판에 의해 패터닝함으로써, 저전압 NMOS 영역 LNR에는 게이트 전극(54)을, 저전압 PMOS 영역 LPR에는 게이트 전극(55)을, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에는 게이트 전극(56)을 형성한다.
이후, 도 4∼도 6을 이용하여 설명한 공정을 거쳐 확장층(61∼64)을 형성하고, 게이트 전극(54, 55, 56)의 측벽을 보호하기 위한 측벽 보호막(측벽 절연막; 70)을 형성한다.
그리고, 도 12에 도시한 공정에서 사진 제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부 이외를 레지스트 마스크 R22로 피복하고, 게이트 전극(55) 및 측벽 보호막(70)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR에 B 혹은 BF2등의 P형 불순물을 비교적 고농도로 이온 주입하여, 실리콘 기판(10)의 표면 내에 한쌍의 소스·드레인층(82)을 형성한다.
이 때의 이온 주입 조건은, B의 경우에는 주입 에너지 1keV∼10keV, 도우즈량 1×1015∼1×1016/㎠이고, BF2의 경우에는 주입 에너지 5keV∼50keV, 도우즈량 1×1015∼1×1016/㎠이다.
또한, 이 때, 비도핑의 게이트 전극(55)에는 소스·드레인층(82)과 동일한 P형 불순물이 도입되어, 게이트 전극(55)과 실리콘 기판(10)과의 일함수 차를 작게 할 수 있으며, 임계치 전압을 내릴 수 있다.
이후, 도 8을 이용하여 설명한 공정을 거쳐 소스·드레인층(81, 83, 84)을 형성한다. 또한, 소스·드레인층(84)의 형성 시에 고전압 PMOS 영역 HPR의 게이트 전극(56)에 P형 불순물이 도입되지만, 고전압 PMOS 영역 HPR에서는 게이트 전극(56)을 N형으로 유지하는 것이 바람직하기 때문에, 도 10에 도시한 공정에서 N형 불순물의 도우즈량을 4×1015/㎠ 이상으로 한 경우에는, 소스·드레인층(84)의 형성 시에 P형 불순물의 도우즈량을 4×1015/㎠ 이하로 한다. 또한, P(인)가 B(붕소)보다 쉽게 활성화되기 때문에, 도우즈량이 동일한 경우에는 N형이 된다.
또한, 소스·드레인층의 형성 후에, 열 처리를 가함으로써, 이온 주입에 의한 손상을 회복할 수 있다.
다음으로, 도 13에 도시한 공정에서, 실리콘 기판(10)의 전면을 피복하도록 코발트(Co) 등의 고융점 금속막을 스퍼터링법 등에 의해 형성하고, 350∼600℃의 고온 처리에 의해, 실리콘 기판(10)의 노출면이나, 게이트 전극(54, 55, 56)의 노출면과 고융점 금속막과의 접촉 부분에 실리사이드막을 형성한다. 그 후, 실리사이드화되지 않고 남은 고융점 금속막을 제거하고, 열 처리를 추가로 행함으로써, 코발트 실리사이드막(CoSi2; 90)를 형성하여, 저전압 대응의 CMOS 트랜지스터(200A) 및 고전압 대응의 CMOS 트랜지스터(200B)가 얻어진다.
<B-2. 장치 구성>
도 13에서, 매립 채널형의 PMOS 트랜지스터는 고전압 대응의 CMOS 트랜지스터(200B)에만 배치되고, 저전압 NMOS 영역 LNR, 및 고전압 NMOS 영역 HNR에는 표면 채널형의 NMOS 트랜지스터가 형성되며, 저전압 PMOS 영역 LPR에는 표면 채널형의 PMOS 트랜지스터가 형성된다.
<B-3. 작용 효과>
채널 구조를 매립 채널형으로 함으로써, 채널에 인가되는 전계가 완화되고, 캐리어의 이동도가 향상된다. 그 결과, 고전압 대응의 CMOS 트랜지스터(200B)에서 PMOS 트랜지스터를 매립 채널형으로 함으로써, 표면 채널형보다 드레인 전류를 향상시킬 수 있다.
또한, 고전압 대응의 PMOS 트랜지스터 이외에는 표면 채널형이기 때문에, 핫 캐리어 스트레스 하에서의 신뢰성이나, 바이어스-온도 스트레스 하에서의 신뢰성(NBTI) 저하의 가능성도 있지만, 저전압 대응의 CMOS 트랜지스터에서는 전계가 약해서, 신뢰성 저하의 문제가 잘 발생하지 않는다.
또한, 고전압 대응의 PMOS 트랜지스터만을 매립 채널형으로 하기 때문에, 반도체 장치의 미세화를 촉진할 수 있다.
또한, 저전압 대응의 PMOS 트랜지스터 이외의 게이트 전극으로의 불순물 도입은, 도 10을 이용하여 설명한 바와 같이, 게이트 전극 성형 전에 행하기 때문에, 소스·드레인층 형성 시의 불순물 도입과 독립하여 행할 수 있어, 불순물 도입량의 제어가 용이하다.
<B-4. 변형예>
도 10을 이용하여 설명한 불순물 주입에 의한 N형의 비단결정 실리콘막(50C)의 형성 시에는, 질소(N)를, 예를 들면, 주입 에너지 3∼20keV, 도우즈량 1×1015∼4×1015/㎠의 조건으로 주입함으로써, 소스·드레인층(84)의 형성 시에 도입되는 P형 불순물(여기서는 붕소)의 확산을 방지하여, 게이트 전극(56)을 N형으로 유지할 수 있다.
또한, 질소의 주입 조건은, 소스·드레인층(84)의 형성 시에 도입되는 P형 불순물보다는 깊지만, 게이트 절연막에는 도달하지 않는 깊이로, 바람직하게는 P형 불순물층이 근접하여 존재하는 위치에 질소층이 형성되는 조건이면 된다.
또한, 질소를 도입함으로써, NMOS 트랜지스터의 신뢰성이나 구동 능력을 향상시킬 수 있다.
<C. 실시예 3>
<C-1. 제조 방법>
본 발명에 따른 실시예 3의 반도체 장치의 제조 방법으로서, 도 14∼도 21을 이용하여, CMOS 트랜지스터(300A) 및 CMOS 트랜지스터(300B)를 갖는 반도체 장치의 제조 방법에 대하여 설명한다. 또한, 저전압 대응의 CMOS 트랜지스터(300A) 및 고전압 대응의 CMOS 트랜지스터(300B)의 구성은 최종 공정을 설명하는 도 21에 도시된다. 또한, 도 1∼도 9를 이용하여 설명한 저전압 대응의 CMOS 트랜지스터(100A) 및 고전압 대응의 CMOS 트랜지스터(100B)의 제조 방법과 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
우선, 도 1 및 도 2를 이용하여 설명한 공정을 거쳐, 도 14에 도시한 바와 같이, 실리콘 기판(10) 상의 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR 상의 전면에 게이트 절연막(41)을, 또한, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR 상의 전면에 게이트 절연막(42)을 형성하고, 고전압 PMOS 영역 HPR에서의 실리콘 기판(10)의 표면 내에 저농도 불순물층(30)을 형성한다.
그리고, 게이트 절연막(41, 42)의 상부에, CVD법에 의해 비단결정 실리콘막(50A)을 형성한다. 이 비단결정 실리콘막(50A)은 불순물을 포함하고 있지 않다.
다음으로, 도 14에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해, 저전압 PMOS 영역 LPR 상부만을 레지스트 마스크 R31로 피복하고, 저전압 NMOS 영역 LNR, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에, P 등의 N형 불순물을 이온 주입하여 N형의 비단결정 실리콘막(50C)을 형성한다. 이 때의 이온 주입 조건은 주입 에너지 5keV∼30keV, 도우즈량 4×1015∼1×1016/㎠이다.
레지스트 마스크 R31을 제거한 후, 도 15에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해, 저전압 PMOS 영역 LPR 상부 이외를 레지스트 마스크 R32로 피복하고, 저전압 PMOS 영역 LPR 상의 비단결정 실리콘막(50A)에 B 혹은 BF2등의 P형 불순물을 이온 주입하여 P형의 비단결정 실리콘막(50D)을 형성한다.
이 때의 이온 주입 조건은, B의 경우에는 주입 에너지 1keV∼10keV, 도우즈량 1×1015∼1×1016/㎠이고, BF2의 경우에는 주입 에너지 5keV∼50keV, 도우즈량 1×1015∼1×1016/㎠이다.
레지스트 마스크 R32를 제거한 후, 도 16에 도시한 공정에서, 비단결정 실리콘막(50C) 및 비단결정 실리콘막(50D) 상의 전면을 피복하도록 코발트(Co) 등의 고융점 금속막을 스퍼터링법 등에 의해 형성하고, 350∼600℃의 고온 처리에 의해 실리사이드막을 형성한다. 그 후, 실리사이드화되지 않고서 남은 고융점 금속막을 제거하고, 열 처리를 추가로 행함으로써, 코발트 실리사이드막(CoSi2; 91)을 형성한다.
그리고, 코발트 실리사이드막(91)의 전면에 실리콘 질화막 SN을 형성한다.실리콘 질화막 SN은 코발트 실리사이드막(91)의 보호막으로서 기능한다.
다음으로, 도 17에 도시한 공정에서, 비단결정 실리콘막(50C) 및 비단결정 실리콘막(50D)과 함께 코발트 실리사이드막(91) 및 실리콘 질화막 SN을 사진 제판에 의해 패터닝함으로써, 저전압 NMOS 영역 LNR에는 게이트 전극(54)을, 저전압 PMOS 영역 LPR에는 게이트 전극(57)을, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에는 게이트 전극(56)을 형성한다. 또한, 모든 게이트 전극의 상부에는 코발트 실리사이드막(91) 및 실리콘 질화막 SN이 남는다.
이후, 도 4∼도 6을 이용하여 설명한 공정을 거쳐, 확장층(61∼64)을 형성하고, 게이트 전극(54, 57, 56)의 측벽을 보호하기 위한 측벽 보호막(측벽 절연막; 70)을 형성한다. 이 때, 측벽 보호막(70)은 코발트 실리사이드막(91) 및 실리콘 질화막 SN의 측면에도 형성된다.
다음으로, 도 18에 도시한 공정에서 사진 제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부 이외를 레지스트 마스크 R33으로 피복하고, 게이트 전극(57), 코발트 실리사이드막(91), 실리콘 질화막 SN의 적층체 및 측벽 보호막(70)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR에 B 혹은 BF2등의 P형 불순물을 비교적 고농도로 이온 주입하여, 실리콘 기판(10)의 표면 내에 한쌍의 소스·드레인층(82)을 형성한다.
이 때의 이온 주입 조건은, B의 경우에는 주입 에너지 1keV∼10keV, 도우즈량 1×1015∼1×1016/㎠이고, BF2의 경우에는 주입 에너지 5keV∼50keV, 도우즈량 1×1015∼1×1016/㎠이다.
동일한 공정에 의해, 다른 영역에도 소스·드레인층을 형성한다. 또한, 소스·드레인층의 형성 후에 열 처리를 가함으로써, 이온 주입에 의한 손상을 회복할 수 있다.
도 19는 각 영역에 소스·드레인층을 형성한 상태를 나타내고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR의 실리콘 기판(10)의 표면 내에는, As 등의 N형 불순물을 비교적 고농도(주입 에너지 10keV∼80keV, 도우즈량 1×1015∼6×1015/㎠)로 도입하여, 한쌍의 소스·드레인층(81, 83)이 형성되고, 고전압 PMOS 영역 HPR의 실리콘 기판(10)의 표면 내에는, B 혹은 BF2등의 P형 불순물을 비교적 저농도로 도입하여, 한쌍의 소스·드레인층(84)이 형성된다.
이 때의 이온 주입 조건은, B의 경우에는 주입 에너지 1keV∼10keV, 도우즈량 1×1015∼1×1016/㎠이고, BF2의 경우에는 주입 에너지 5keV∼50keV, 도우즈량 1×1015∼1×1016/㎠이다.
다음으로, 도 20에 도시한 공정에서, 실리콘 기판(10)의 전면을 피복하도록 코발트(Co) 등의 고융점 금속막을 스퍼터링법 등에 의해 형성하고, 350∼600℃의 고온 처리에 의해, 실리콘 기판(10)의 노출면과 고융점 금속막과의 접촉 부분에 실리사이드막을 형성한다. 또한, 코발트 실리사이드막(91)의 상부에는 실리콘 질화막 SN이 형성되어 있기 때문에, 또한 실리사이드막이 형성되는 것이 방지된다.
그 후, 실리사이드화되지 않고서 남은 고융점 금속막을 제거하고, 열 처리를 추가로 행함으로써, 코발트 실리사이드막(CoSi2; 90)을 형성한다.
마지막으로, 각 게이트 전극 상의 실리콘 질화막 SN을 에칭에 의해 제거함으로써, 도 21에 도시한 저전압 대응의 CMOS 트랜지스터(300A) 및 고전압 대응의 CMOS 트랜지스터(300B)가 얻어진다. 또한, 각 게이트 전극 상의 실리콘 질화막 SN을 제거하지 않고 남겨, 도 20의 구성을 CMOS 트랜지스터(300A, 300B)로 해도 된다.
<C-2. 장치 구성>
도 21에서, 매립 채널형의 PMOS 트랜지스터는 고전압 대응의 CMOS 트랜지스터(300B)에만 배치되고, 저전압 NMOS 영역 LNR, 및 고전압 NMOS 영역 HNR에는 표면 채널형의 NMOS 트랜지스터가 형성되며, 저전압 PMOS 영역 LPR에는 표면 채널형의 PMOS 트랜지스터가 형성된다.
<C-3. 작용 효과>
채널 구조를 매립 채널형으로 함으로써, 채널에 인가되는 전계가 완화되고, 캐리어의 이동도가 향상된다. 그 결과, 고전압 대응의 CMOS 트랜지스터(300B)에서 PMOS 트랜지스터를 매립 채널형으로 함으로써, 표면 채널형보다 드레인 전류를 더 향상시킬 수 있다.
또한, 고전압 대응의 PMOS 트랜지스터 이외에는 표면 채널형이기 때문에, 핫 캐리어 스트레스 하에서의 신뢰성이나, 바이어스-온도 스트레스 하에서의신뢰성(NBTI)이 저하될 가능성도 있지만, 저전압 대응의 CMOS 트랜지스터에서는 전계가 약해서, 신뢰성 저하의 문제가 잘 발생하지 않는다.
또한, 고전압 대응의 PMOS 트랜지스터만을 매립 채널형으로 하기 때문에, 반도체 장치의 미세화를 촉진할 수 있다.
또한, 저전압 대응의 PMOS 트랜지스터 이외의 게이트 전극으로의 불순물 도입은, 도 14 및 도 15를 이용하여 설명한 바와 같이, 게이트 전극 형성 전에 행하기 때문에, 소스·드레인층 형성 시의 불순물 도입과 독립하여 행할 수 있어, 불순물 도입량의 제어가 용이하다.
<D. 실시예 4>
<D-1. 제조 방법>
본 발명에 따른 실시예 4의 반도체 장치의 제조 방법으로서, 도 22∼도 26을 이용하여, CMOS 트랜지스터(200A) 및 CMOS 트랜지스터(200B)를 갖는 반도체 장치의 제조 방법에 대하여 설명한다. 저전압 대응의 CMOS 트랜지스터(200A) 및 고전압 대응의 CMOS 트랜지스터(200B)의 구성은 도 13에 도시한 것과 동일하다. 또한, 도 1∼도 9를 이용하여 설명한 저전압 대응의 CMOS 트랜지스터(100A) 및 고전압 대응의 CMOS 트랜지스터(100B)의 제조 방법과 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
우선, 도 1 및 도 2를 이용하여 설명한 공정을 거쳐, 도 22에 도시한 바와 같이, 실리콘 기판(10) 상의 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR 상의 전면에 게이트 절연막(41)을, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR 상의전면에 게이트 절연막(42)을 형성하고, 고전압 PMOS 영역 HPR에서의 실리콘 기판(10)의 표면 내에 저농도 불순물층(30)을 형성한다.
그리고, 게이트 절연막(41, 42)의 상부에, CVD법에 의해 비단결정 실리콘막(50A)을 형성한다. 이 비단결정 실리콘막(50A)은 불순물을 포함하고 있지 않다.
그리고, 도 22에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해, 저전압 PMOS 영역 LPR 상부만을 레지스트 마스크 R21로 피복하고, 저전압 NMOS 영역 LNR, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에, P 등의 N형 불순물을 이온 주입하여 N형의 비단결정 실리콘막(50C)을 형성한다. 이 때의 이온 주입 조건은 주입 에너지 5keV∼30keV, 도우즈량 4×1015∼1×1016/㎠이다.
레지스트 마스크 R21을 제거한 후, 도 23에 도시한 바와 같이, 비단결정 실리콘막(50A) 및 비단결정 실리콘막(50C)을 사진 제판에 의해 패터닝함으로써, 저전압 NMOS 영역 LNR에는 게이트 전극(54)을, 저전압 PMOS 영역 LPR에는 게이트 전극(55)을, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에는 게이트 전극(56)을 형성한다.
다음으로, 도 24에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해 고전압 NMOS 영역 HNR 상부 이외를 레지스트 마스크 R41로 피복하고, 또한, 게이트 전극(56)을 주입 마스크로 하여, 고전압 NMOS 영역 HNR에서의 실리콘 기판(10)의 표면 내에, As 및 P(양방의 경우도 있음) 등의 N형 불순물을 이온 주입에 의해 비교적 저농도(N-)로 도입하여, 한쌍의 확장층(63)을 형성한다. 이 때의 이온 주입 조건은, As의 경우에는 주입 에너지 10keV∼200keV, 도우즈량 5×1011∼5×1014/㎠이고, P의 경우에는 주입 에너지 10keV∼50keV, 도우즈량 5×1011∼5×1014/㎠이다.
다음으로, 도 25에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해 저전압 NMOS 영역 LNR 상부 이외를 레지스트 마스크 R42로 피복하고, 게이트 전극(54)을 주입 마스크로 하여, 저전압 NMOS 영역 LNR에서의 실리콘 기판(10)의 표면 내에, As 등의 N형 불순물을 이온 주입에 의해 비교적 저농도(N-)로 도입하여, 한쌍의 확장층(61)을 형성한다. 이 때의 이온 주입 조건은 주입 에너지 0.2keV∼10keV, 도우즈량 1×1014∼2×1015/㎠이다.
다음으로, 도 26에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부 및 고전압 PMOS 영역 HPR 상부 이외를 레지스트 마스크 R43으로 피복하고, 또한, 게이트 전극(55, 56)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에서의 실리콘 기판(10)의 표면 내에, B 혹은 BF2등의 P형 불순물을 이온 주입에 의해 비교적 저농도(P-)로 도입하여, 한쌍의 확장층(62, 64)을 각각 형성한다. 이 때의 이온 주입 조건은, B의 경우에는 주입 에너지 1keV∼10keV, 도우즈량 1×1015∼1×1016/㎠이고, BF2의 경우에는 주입 에너지 5keV∼50keV, 도우즈량 1×1015∼1×1016/㎠이다.
이하, 도 12 및 도 13을 이용하여 설명한 공정을 거쳐, 도 13에 도시한 저전압 대응의 CMOS 트랜지스터(200A) 및 고전압 대응의 CMOS 트랜지스터(200B)를 얻는다.
<D-2. 작용 효과>
본 실시예의 제조 방법에 따르면, 도 26에 도시한 바와 같이, 게이트 전극(55, 56)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에서의 실리콘 기판(10)의 표면 내에, 확장층(62, 64)을 동시에 형성하기 때문에, 확장층 형성을 위한 프로세스를 삭감할 수 있다.
즉, 고전압 PMOS 영역 HPR에서는 매립 채널형의 PMOS 트랜지스터를 형성하기 때문에, 채널 형성 위치가 게이트 절연막 바로 아래가 아니라, 저농도 불순물층(30)의 하부가 되기 때문에, 게이트 절연막으로부터 떨어진 위치이므로, 실효 전계가 표면 채널형보다 작아진다.
그 결과, 캐리어의 게이트 절연막으로의 유입 확률이 상당히 낮아져, 드레인 전계가 강해도 신뢰성은 저하되지 않는다. 따라서, 저전압 대응의 PMOS 트랜지스터와 동일한 조건에서 확장층을 형성해도, 핫 캐리어 내성이나, NBTI 내성이 손상되지 않기 때문에, 확장층(62, 64)을 동시에 형성하는 공정을 채용할 수 있다.
또한, 도 39∼도 47을 이용하여 설명한 종래의 제조 방법에서는, 모든 MOS 트랜지스터가 표면 채널형이었기 때문에, MOS 트랜지스터 각각에 확장층을 형성할필요가 있었으므로, 4종류의 MOS 트랜지스터의 형성을 위해서는 4회의 확장층 형성 프로세스가 필요하였지만, 본 실시예의 제조 방법에 따르면, 3회의 공정으로 끝나기 때문에 공정을 3/4로 삭감할 수 있다.
또한, 본 실시예의 제조 방법은, CMOS 트랜지스터(200A) 및 CMOS 트랜지스터(200B)를 갖는 반도체 장치의 제조 방법에 적용한 예를 나타냈지만, CMOS 트랜지스터(100A) 및 CMOS 트랜지스터(100B)를 갖는 반도체 장치의 제조 방법, 또한 CMOS 트랜지스터(300A) 및 CMOS 트랜지스터(300B)를 갖는 반도체 장치의 제조 방법에 적용해도 되는 것은 물론이다.
<E. 실시예 5>
<E-1. 제조 방법>
본 발명에 따른 실시예 5의 반도체 장치의 제조 방법으로서, 도 27∼도 29를 이용하여, CMOS 트랜지스터(400A) 및 CMOS 트랜지스터(400B)를 갖는 반도체 장치의 제조 방법에 대하여 설명한다. 저전압 대응의 CMOS 트랜지스터(400A) 및 고전압 대응의 CMOS 트랜지스터(400B)의 구성은 최종 공정을 설명하는 도 30에 도시된다.
또한, 본 실시예의 제조 방법은, 도 22∼도 26을 이용하여 설명한 실시예 3의 제조 방법과 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
즉, 도 22∼도 25를 이용하여 설명한 공정을 거쳐, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에서의 실리콘 기판(10)의 표면 내에 각각 확장층(61, 63)을 형성한 후, 도 27에 도시한 공정에서, 사진 제판에 의한 패터닝에 의해 저전압PMOS 영역 LPR 상부 이외를 레지스트 마스크 R51로 피복하고, 게이트 전극(55)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR에서의 실리콘 기판(10)의 표면 내에, B 혹은 BF2등의 P형 불순물을 이온 주입에 의해 비교적 저농도(P-)로 도입하여, 한쌍의 확장층(62)을 형성한다. 이 때의 이온 주입 조건은, B의 경우에는 주입 에너지 1keV∼10keV, 도우즈량 1×1015∼1×1016/㎠이고, BF2의 경우에는 주입 에너지 5keV∼50keV, 도우즈량 1×1015∼1×1016/㎠이다.
이하, 도 12를 이용하여 설명한 공정을 거쳐, 도 28에 도시한 바와 같이, 저전압 NMOS 영역 LNR, 저전압 PMOS 영역 LPR, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에서의 실리콘 기판(10)의 표면 내에, 각각 한쌍의 소스·드레인층(81, 82, 83, 84)을 형성한다.
또한, 도 28에 도시한 바와 같이, 저전압 NMOS 영역 LNR, 저전압 PMOS 영역 LPR 및 고전압 NMOS 영역 HNR에는, 각각 한쌍의 확장층(61, 62, 63)을 갖고 있지만, 고전압 PMOS 영역 HPR에는 확장층은 형성되어 있지 않다.
이하, 도 13을 이용하여 설명한 공정을 거쳐, 도 29에 도시한 저전압 대응의 CMOS 트랜지스터(400A) 및 고전압 대응의 CMOS 트랜지스터(400B)를 얻는다.
<E-2. 장치 구성>
도 29에 도시한 바와 같이, 고전압 대응의 CMOS 트랜지스터(400B)의 PMOS 트랜지스터는 매립 채널형으로, 확장층을 갖지 않는 구성으로 된다.
<E-3. 작용 효과>
본 실시예의 제조 방법에 따르면, 고전압 대응의 CMOS 트랜지스터(400B)의 PMOS 트랜지스터에는 확장층을 형성하지 않기 때문에, 확장층 형성을 위한 프로세스를 삭감할 수 있다.
이와 같이, 확장층을 생략할 수 있는 것은 CMOS 트랜지스터(400B)의 PMOS 트랜지스터가 매립 채널형이기 때문이다.
즉, 상기 매립 채널형의 PMOS 트랜지스터에서는, 도 29에 도시한 바와 같이, P+인 한쌍의 소스·드레인층(84) 간에 P-의 저농도 불순물층(30)이 접속되고, 드레인에 전압을 인가하면, 공핍층이 저농도 불순물층(30)으로 신장되기 때문에, 채널이 형성되기 쉽고, 확장층이 존재하지 않아도 정상적으로 온 동작할 수 있다.
또한, 도 39∼도 47을 이용하여 설명한 종래의 제조 방법에서는, 모든 MOS 트랜지스터가 표면 채널형이었기 때문에, 각 MOS 트랜지스터 각각에 확장층을 형성할 필요가 있었기 때문에, 4종류의 MOS 트랜지스터의 형성을 위해서는 4회의 확장층 형성 프로세스가 필요하였지만, 본 실시예의 제조 방법에 따르면, 3회의 공정으로 끝나기 때문에 공정을 3/4로 삭감할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 제2 PMOS 트랜지스터만이 매립 채널형의 MOS 트랜지스터이기 때문에, 채널에 인가되는 전계가 완화되고, 캐리어의 이동도가 향상되어 드레인 전류를 향상시킬 수 있다. 또한, 동작 전압이 낮고, 채널근방에서의 전계가 약한 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터가 표면 채널형의 MOS 트랜지스터이기 때문에, 핫 캐리어 스트레스 하에서의 신뢰성이나, 바이어스-온도 스트레스 하에서의 신뢰성 저하의 문제가 잘 발생하지 않는다. 또한, 미세화가 어려운 매립 채널형을 제2 PMOS 트랜지스터에만 적용하기 때문에, 반도체 장치의 미세화를 촉진할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 제2 PMOS 트랜지스터의 게이트 절연막 바로 아래에 배치된 P형 불순물층의 존재에 의해, 채널이 반도체 기판 내부에 형성되어, 제2 PMOS 트랜지스터를 확실하게 매립 채널형으로 할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 한쌍의 P형 소스·드레인층이 한쌍의 P형 확장층을 포함하기 때문에, 단채널 효과를 억제할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 제2 PMOS 트랜지스터의 게이트 전극이 N형 불순물을 비교적 고농도로 포함하기 때문에, 해당 게이트 전극의 전기 저항을 낮게 할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 공정 (d) 및 공정 (e)에 의해, 게이트 전극을 위한 불순물 도입은 게이트 전극 성형 전에 행하기 때문에, 소스·드레인층 형성 시의 불순물의 도입과 독립하여 행할 수 있어, 불순물 도입량의 제어가 용이하다. 또한, 게이트 전극이, 예를 들면, 비단결정 실리콘과 금속막 혹은 실리사이드막과의 다층막으로 구성되는 경우에는, 소스·드레인층 형성 시의 불순물 도입에 병행하여 불순물 도입을 행할 수 없기 때문에 유효한 방법이 된다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 적어도 상기 제1 NMOS트랜지스터, 상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 게이트 전극으로의 불순물 도입은, 공정 (e)에 의해, 게이트 전극 성형 전에 행하기 때문에, 소스·드레인층 형성 시의 불순물 도입과 독립하여 행할 수 있어, 불순물 도입량의 제어가 용이하다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 제1 PMOS 트랜지스터의 게이트 전극으로의 불순물 도입은 소스·드레인층의 형성 시에 행하기 때문에, 제조 공정을 간략화할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 제1 PMOS 트랜지스터의 게이트 전극으로의 불순물 도입도 게이트 전극 성형 전에 행하기 때문에, 소스·드레인층 형성 시의 불순물 도입과 독립하여 행할 수 있어, 불순물 도입량의 제어가 용이하다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 제1 농도, 즉 게이트에 포함되는 불순물 농도가, 제2 농도, 즉 소스·드레인층에 포함되는 불순물 농도 이상이기 때문에, 임계치 전압을 제어할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 제1 NMOS 영역, 제1 PMOS 영역, 제2 NMOS 영역 및 제2 PMOS 영역의 비단결정 실리콘막에, N형 불순물뿐만 아니라 질소도 도입하기 때문에, 소스·드레인층 형성 시에 도입되는 P형 불순물의 확산을 방지하여, 게이트 전극을 N형으로 유지할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 제1 및 제2 PMOS 영역에 형성된 각각의 게이트 전극을 주입 마스크로서 사용하여, 동시에 P형 불순물을 이온 주입하여, 각각 한쌍의 P형 확장층을 형성하기 때문에, 확장층 형성을 위한 프로세스를 삭감할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 제1 PMOS 영역에 형성된 게이트 전극을 주입 마스크로서 사용하여, 한쌍의 P형 확장층을 제1 PMOS 영역의 상기 반도체 기판의 표면 내에만 형성하기 때문에, 확장층 형성을 위한 프로세스를 삭감할 수 있다.

Claims (3)

  1. 반도체 기판의 표면 내에 규정되는 제1 NMOS 영역 및 제1 PMOS 영역에 각각 배치된 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터와,
    상기 반도체 기판의 표면 내에 규정되는 제2 NMOS 영역 및 제2 PMOS 영역에 각각 배치된 제2 NMOS 트랜지스터 및 제2 PMOS 트랜지스터를 포함하고,
    상기 제2 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터는 각각 상기 제1 NMOS 트랜지스터 및 상기 제1 PMOS 트랜지스터보다 동작 전압이 높고,
    상기 제2 PMOS 트랜지스터는 상기 반도체 기판 내부에 채널이 형성되는 매립 채널형의 MOS 트랜지스터이며,
    상기 제1 NMOS 트랜지스터, 상기 제1 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터는, 상기 반도체 기판의 표면 내에 채널이 형성되는 표면 채널형의 MOS 트랜지스터인 반도체 장치.
  2. (a) 반도체 기판의 표면 내에, 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터를 형성하기 위한 제1 NMOS 영역 및 제1 PMOS 영역을 규정하고, 상기 제1 NMOS 트랜지스터보다 동작 전압이 높은 제2 NMOS 트랜지스터를 형성하기 위한 제2 NMOS 영역 및, 상기 제1 PMOS 트랜지스터보다 동작 전압이 높은 제2 PMOS 트랜지스터를 형성하기 위한 제2 PMOS 영역을 규정하는 공정과,
    (b) 상기 제1 NMOS 영역 및 상기 제1 PMOS 영역에 제1 게이트 절연막을 형성하고, 상기 제2 NMOS 영역 및 상기 제2 PMOS 영역에 상기 제1 게이트 절연막보다 두꺼운 제2 게이트 절연막을 형성하는 공정과,
    (c) 제2 PMOS 영역의 상기 반도체 기판의 표면 내에 비교적 저농도의 P형 불순물층을 형성하는 공정과,
    (d) 상기 제1 및 제2 게이트 절연막 상에, N형 불순물을 비교적 고농도로 포함하는 비단결정 실리콘막을 형성하는 공정과,
    (e) 상기 제1 PMOS 영역의 상기 비단결정 실리콘막에만 P형 불순물을 비교적 고농도로 도입하는 공정과,
    (f) 상기 비단결정 실리콘막을 패터닝하여, 상기 제1 NMOS 영역, 상기 제1 PMOS 영역, 상기 제2 NMOS 영역 및 상기 제2 PMOS 영역에 각각 게이트 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  3. (a) 반도체 기판의 표면 내에, 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터를 형성하기 위한 제1 NMOS 영역 및 제1 PMOS 영역을 규정하고, 상기 제1 NMOS 트랜지스터보다 동작 전압이 높은 제2 NMOS 트랜지스터를 형성하기 위한 제2 NMOS 영역 및, 상기 제1 PMOS 트랜지스터보다 동작 전압이 높은 제2 PMOS 트랜지스터를 형성하기 위한 제2 PMOS 영역을 규정하는 공정과,
    (b) 상기 제1 NMOS 영역 및 상기 제1 PMOS 영역에 제1 게이트 절연막을 형성하고, 상기 제2 NMOS 영역 및 상기 제2 PMOS 영역에 상기 제1 게이트 절연막보다두꺼운 제2 게이트 절연막을 형성하는 공정과,
    (c) 제2 PMOS 영역의 상기 반도체 기판의 표면 내에 비교적 저농도의 P형 불순물층을 형성하는 공정과,
    (d) 상기 제1 및 제2 게이트 절연막 상에, 불순물을 포함하지 않는 비단결정 실리콘막을 형성하는 공정과,
    (e) 상기 제1 NMOS 영역, 상기 제2 NMOS 영역 및 상기 제2 PMOS 영역의 상기 비단결정 실리콘막에만, N형 불순물을 비교적 고농도의 제1 농도로 도입하는 공정과,
    (f) 상기 비단결정 실리콘막을 이용하여, 상기 제1 NMOS 영역, 상기 제1 PMOS 영역, 상기 제2 NMOS 영역 및 상기 제2 PMOS 영역에 각각 게이트 전극을 형성하고, 상기 제1 PMOS 영역에 형성되는 게이트 전극에 P형 불순물을 비교적 고농도의 제2 농도로 도입하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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