KR20000025134A - 네이티브 트랜지스터가 구비된 씨모스 제조방법 - Google Patents

네이티브 트랜지스터가 구비된 씨모스 제조방법 Download PDF

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Abstract

공정 단순화를 이룰 수 있도록 한 네이티브 트랜지스터가 구비된 CMOS 제조방법이 개시된다. 반도체 기판 위에 채널을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 반도체 소자를 제조하는 방법에 있어, 감광막을 이용하여 상기 NMOS 트랜지스터 채널의 일정 부분(네이티브 NMOS 트랜지스터 채널이 형성될 부분)과 상기 PMOS 트랜지스터 채널의 전 부분을 동시에 브로킹(blockind)한 후, 상기 감광막에 의해 브로킹되지 않은 일반 NMOS 트랜지스터 채널 내로 BF2를 이온주입하여, 감광막에 의해 브로킹되지 않은 NMOS 트랜지스터 채널은 0.6 ~ 1.1 volts의 문턱전압을 가지도록 하고, 감광막에 의해 브로킹된 NMOS 트랜지스터 채널의 일정 부분은 상기 일반 문턱전압보다 작은 -0.2 ~ 0.2 volts의 문턱전압을 가지도록 한다. 그 결과, 일반 NMOS 트랜지스터 채널의 문턱전압과 네이티브 NMOS 트랜지스터 채널의 문턱전압을 하나의 감광막을 마스크를 이용하여 동시에 조절할 수 있게 되므로, 소자 제조시 마스크 수 1매를 절감할 수 있게 되어 공정 단순화와 비용 절감을 실현할 수 있게 된다.

Description

네이티브 트랜지스터가 구비된 씨모스 제조방법
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 네이티브(native) NMOS 트랜지스터가 구비된 CMOS(complementary metal oxide semiconductor) 제조방법에 관한 것이다.
반도체 소자의 문턱전압은 MOS FET(field effect transistor)의 채널 내로 도프드 물질(doped materal)을 주입하는 문턱전압 조절용 이온주입 공정에 의해 결정되는데, P-채널 FETs(인핸스먼트 PMOS 트랜지스터)의 경우는 -0.6 ~ -1.1 volts의 문턱전압을 가지도록 이온주입이 진행되고, N-채널 FETs(인핸스먼트 NMOS 트랜지스터)의 경우는 0.6 ~ 1.1 volts의 문턱전압을 가지도록 이온주입이 진행되는 것이 일반적이다.
따라서, PMOS 트랜지스터와 NMOS 트랜지스터를 포함하는 일반(normal) CMOS의 경우는 통상 다음과 같은 공정을 거쳐 소자 제조가 이루어지게 된다.
먼저, 로커스(LOCOS) 공정이나 PBL(Poly Buffered LOCOS) 공정을 이용하여 기판 상의 소정 부분에 필드 산화막을 성장시켜 액티브영역과 소자격리영역을 구분한 다음, NMOS 트랜지스터 형성부의 기판 내부에만 선택적으로 불순물을 이온주입하여 P-웰을 형성하고, NMOS 트랜지스터의 문턱전압을 0.6 ~ 1.1 volts으로 조절하기 위한 제 1 문턱전압 조절용 이온주입 공정을 실시한다. 이어, PMOS 트랜지스터 형성부의 기판 내부에만 불순물을 이온주입하여 N-웰을 형성하고 PMOS 트랜지스터의 문턱전압을 -0.6 ~ -1.1 volts으로 조절하기 위한 제 2 문턱전압 조절용 이온주입 공정을 실시한 다음, 일반적인 트랜지스터 제조 공정을 적용하여 P-웰 상에는 인헨스먼트 NMOS 트랜지스터를 형성하고, N-웰 상에는 인헨스먼트 PMOS 트랜지스터를 형성해 주는 방식으로 소자가 제조된다.
그러나, 이와 같이 일반 트랜지스터만을 가지고 CMOS를 구현할 경우에는 소자 구동을 위한 전압 패스(voltage pass)시 NMOS 트랜지스터를 거치는 과정에서 큰 폭의 전압 강하(voltage drop)가 발생하게 되어, 소자의 동작 특성이 저하되는 현상이 야기될 뿐 아니라 심할 경우 동작 불능 상태가 초래되는 문제가 발생하게 된다.
이를 해결하기 위하여, 최근에는 EEPROM 셀 동작시 승압회로(펌핑 회로)나 셀 내부 센서 라인의 입력단자 혹은 스위치 회로 등으로 사용되는 네이티브 NMOS 트랜지스터를 CMOS 내에 별도로 더 추가해 주어 전압 패스시 전압 강하가 이루어지지 않도록 하는 소자 제조 기술이 제안된 바 있다. 여기서, 네이티브 트랜지스터란 제로 volts(예컨대, -0.2 ~ 0.2 volts)의 문턱전압을 갖는 트랜지스터를 나타낸다.
이와 같이 CMOS를 제조할 경우, 네이티브 트랜지스터가 전류 흐름의 유·무에 상관없이 전압 패스에만 관여하게 되므로 소자 구동을 위한 전압 패스시 이를 이용하여 전압 강하를 최대한 억제할 수 있다는 잇점을 얻을 수 있게 된다.
일 실험예로서, CMOS에 15 volts 내외의 고전압 인가시 일반 트랜지스터(예컨대, 인핸스먼트 NMOS 트랜지스터와 인핸스먼트 PMOS 트랜지스터)만을 사용하여 CMOS를 제조하였을 경우에는 약 4 ~ 5 volts 정도의 전압 강하가 이루어진 반면, 네이티브 NMOS 트랜지스터가 구비되도록 CMOS를 제조하였을 경우에는 약 1 ~ 2 volts 정도의 전압 강하만이 이루어짐을 확인할 수 있었다.
그러나, 상기 기술을 적용하여 CMOS를 제조할 경우에는 소자 제조시 네이티브 NMOS 트랜지스터의 문턱전압을 제로 volts 수준으로 낮추어 주기 위하여, P-웰 형성후 별도의 마스크를 사용하여 네이티브 NMOS 트랜지스터가 형성될 부분의 P-웰 표면이 노출되도록 그 이외의 영역을 브로킹(blocking)한 다음, P-웰과 반대 타입의 불순물을 상기 P-웰의 표면 노출부로 이온주입해 주어야 하므로, 종래의 일반 CMOS 제조 공정에 비해 공정 진행 자체가 복잡화될 뿐 아니라 마스크 1매가 더 요구되어져 비용 상승이 초래되는 등의 문제가 발생하게 된다.
이에 본 발명의 목적은, CMOS 제조시 별도의 마스크 추가없이도 네이티브 NMOS 트랜지스터의 문턱전압을 제로 volts로 조절할 수 있도록 공정을 변경해 주므로써, 소자 제조시 공정 단순화와 비용절감을 이룰 수 있도록 한 네이티브 트랜지스터가 구비된 CMOS 제조방법을 제공함에 있다.
도 1 내지 도 10은 본 발명에 의한 네이티브 트랜지스터가 구비된 CMOS 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 위에 채널을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 반도체 소자를 제조하는 방법에 있어, 감광막을 이용하여 상기 NMOS 트랜지스터 채널의 일정 부분과 상기 PMOS 트랜지스터 채널의 전 부분을 동시에 브로킹한 후, 상기 감광막에 의해 브로킹되지 않은 NMOS 트랜지스터 채널은 0.6 ~ 1.1 volts의 일반 문턱전압을 가지도록 하고, 상기 감광막에 의해 브로킹된 상기 NMOS 트랜지스터 채널의 소정 부분은 상기 일반 문턱전압보다 작은 -0.2 ~ 0.2 volts의 문턱전압을 가지도록 하기 위하여, 상기 감광막을 마스크로 이용하여 문턱전압 조절용 이온주입을 실시하도록 이루어진 네이티브 트랜지스터가 구비된 CMOS 제조방법이 제공된다.
이때, 상기 CMOS 제조방법은 NMOS 트랜지스터 채널의 일정 부분과 PMOS 트랜지스터 채널의 전 부분을 동시에 브로킹한 후, 감광막을 마스크로 이용한 P-웰 형성용 이온주입 공정과 필드 이온주입 공정이 더 포함되도록 공정을 진행할 수도 있다.
상기 공정을 적용하여 CMOS를 제조할 경우, 하나의 마스크(예컨대, P-웰 형성용 마스크)를 사용하여 네이티브 NMOS 트랜지스터의 문턱전압과 일반 NMOS 트랜지스터의 문턱전압을 동시에 조절할 수 있게 되므로, 네이티브 트랜지스터의 문턱전압을 조절하기 위한 별도의 마스크 추가없이도 CMOS가 가능하게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1 내지 도 10은 본 발명에 의한 네이티브 트랜지스터가 구비된 CMOS 제조방법을 도시한 공정수순도를 나타낸 것으로, 이를 참조하여 그 제조방법을 제 10 단계로 구분하여 살펴보면 다음과 같다. 상기 도면에서는 편의상, NMOS 트랜지스터가 형성될 부분을 A로 표기하되, 일반 NMOS 트랜지스터가 형성될 부분은 A1으로 그리고 네이티브 NMOS 트랜지스터가 형성될 부분은 A2로 표기하였으며, PMOS가 형성될 부분은 B로 표기하였다.
제 1 단계로서, 도 1에 도시된 바와 같이 P형 반도체 기판(10) 상에 패드 산화막(12)과 질화막 재질의 산화방지막(14)을 순차적으로 형성한 다음, 사진식각공정을 이용하여 산화방지막(14) 상에 액티브영역을 한정하는 제 1 감광막(16)을 형성한다.
제 2 단계로서, 도 2에 도시된 바와 같이 제 1 감광막(16)을 마스크로 이용한 식각공정으로 산화방지막(14)을 선택식각하여 패드 산화막(12)의 표면을 소정 부분 노출시킨다.
제 3 단계로서, 도 3에 도시된 바와 같이 식각처리된 산화방지막(14)을 마스크로 이용하여 열산화 공정을 실시하여 산화방지막(14)이 제거된 부분에 필드 산화막(18)을 성장시켜 액티브영역과 소자격리영역을 구분한 다음, 액티브영역에 잔존된 산화방지막(14)과 패드 산화막(12)을 제거하고, 기판(10) 상의 액티브영역에 게이트 절연막(20)을 형성한다.
제 4 단계로서, 도 4에 도시된 바와 같이 NMOS 트랜지스터 형성부(A)의 일정 부분(certain part)(네이티브 NMOS 트랜지스터가 형성될 A2 부분)과 PMOS 트랜지스터 형성부(B)가 전면 브로킹(blocking)되도록 사진식각공정을 이용하여 상기 결과물 상에 제 2 감광막(22)을 형성한다. 이어, 제 2 감광막(22)을 마스크로 이용하여 상기 기판(10) 내로 도즈량이 ~E13 ions/cm2인 P형 불순물(예컨대, 보론)을 700KeV의 에너지로 이온주입하여 일반 NMOS 트랜지스터 형성부(A1)의 기판(10) 내부에 P-웰(24)을 형성한다.
제 5 단계로서, 도 5에 도시된 바와 같이 필드 산화막(18)의 절연 특성을 강화시키기 위하여 제 2 감광막(22)을 마스크로 이용하여 상기 기판(10) 내로 도즈량이 ~E12 ions/cm2인 P형 불순물(예컨대, 보론)을 170KeV의 에너지로 이온주입하여 일반 NMOS 트랜지스터 형성부(A1)의 필드 산화막(18)(이하, N 필드라 한다) 하부에 N 필드 절연 도핑 영역(26)을 형성한다.
제 6 단계로서, 도 6에 도시된 바와 같이 NMOS 트랜지스터 채널의 문턱전압을 조절할 목적으로 제 2 감광막(22)을 마스크로 이용하여 상기 기판(10) 내로 도즈량이 ~E12 ions/cm2인 BF2를 60KeV의 에너지로 이온주입한다. 그 결과, 제 2 감광막(22)에 의해 브로킹되지 않은 일반 NMOS 트랜지스터 형성부(A1)의 채널은 0.6 ~ 1.1 volts의 일반 문턱전압을 가지게 되고, 제 2 감광막(22)에 의해 브로킹된 네이티브 NMOS 트랜지스터 형성부(A2)의 채널은 일반 문턱전압보다 작은 제로 volts(예컨대, 0.2 ~ 0.2 volts)의 문턱전압을 가지게 된다.
제 7 단계로서, 도 7에 도시된 바와 같이 제 2 감광막(22)을 제거하고, NMOS 트랜지스터 형성부(A)가 전면 브로킹되도록 사진식각공정을 이용하여 상기 결과물 상에 제 3 감광막(30)을 형성한다. 이어, 제 3 감광막(30)을 마스크로 이용하여 상기 기판(10) 내로 도즈량이 ~E13 ions/cm2인 N형 불순물(예컨대, 인)을 1.3 MeV의 에너지로 이온주입하여 PMOS 트랜지스터 형성부(B)의 기판(10) 내부에 N-웰(32)을 형성한다.
제 8 단계로서, 도 8에 도시된 바와 같이 제 3 감광막(30)을 마스크로 이용하여 상기 기판(10) 내로 도즈량이 ~E12 ions/cm2인 N형 불순물(예컨대, 인)을 410KeV의 에너지로 이온주입하여, PMOS 트랜지스터 형성부(B)의 필드 산화막(18)(이하, P 필드라 한다) 하부에 P 필드 절연 도핑 영역(34)을 형성한다. 이 경우 역시, P 필드 하부에 별도의 절연 도핑 영역을 형성한 것은 필드 산화막(18)의 절연 특성을 강화하기 위함이다.
제 9 단계로서, 도 9에 도시된 바와 같이 PMOS 트랜지스터 채널의 문턱전압을 조절할 목적으로 제 3 감광막(30)을 마스크로 이용하여 상기 기판(10) 내로 도즈량이 ~E12 ions/cm2인 BF2를 60KeV의 에너지로 이온주입한다. 그 결과, 제 3 감광막(30)에 의해 브로킹되지 않은 PMOS 트랜지스터 형성부(A1)의 채널이 -0.6 ~ -1.1 volts의 일반 문턱전압을 가지게 된다.
제 10 단계로서, 도 10에 도시된 바와 같이 제 3 감광막(30)을 제거하고, 상기 기판(10) 상의 소정 부분에 게이트 전극(미 도시)을 형성한 다음, 그 양 에지측의 기판(10) 내부에 소스·드레인 영역(미 도시)을 형성해 주므로써, 본 공정 진행을 완료한다.
이와 같이 공정을 진행할 경우, 제 2 감광막(22)을 마스크로 이용한 문턱전압 조절용 이온주입 공정을 통해 일반 NMOS 트랜지스터 채널의 문턱전압과 네이티브 NMOS 트랜지스터 채널의 문턱전압이 동시에 조절되므로, CMOS 제조시 별도의 마스크 추가없이도 네이티브 트랜지스터의 문턱전압을 제로 volts(-0.2 ~ 0.2 volts) 수준으로 조절할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 감광막을 이용하여 NMOS 트랜지스터 채널의 일정 부분(네이티브 NMOS 트랜지스터의 채널이 형성될 부분)과 PMOS 트랜지스터 채널의 전 부분을 동시에 브로킹한 상태에서 문턱전압 조절용 이온주입 공정을 실시해 주는 방식으로 CMOS 제조 공정을 변경해 주므로써, 일반 NMOS 트랜지스터 채널의 문턱전압과 네이티브 NMOS 트랜지스터 채널의 문턱전압을 동시에 조절할 수 있게 되므로, 소자 제조시 마스크 수 1매를 절감할 수 있게 되어 공정 단순화와 비용 절감을 실현할 수 있게 된다.

Claims (4)

  1. 반도체 기판 위에 채널을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 반도체 소자를 제조하는 방법에 있어,
    감광막을 이용하여 상기 NMOS 트랜지스터 채널의 일정 부분과 상기 PMOS 트랜지스터 채널의 전 부분을 동시에 브로킹하는 단계; 및
    상기 감광막을 마스크로 이용하여 문턱전압 조절용 이온주입을 실시하여, 상기 감광막에 의해 브로킹되지 않은 부분의 상기 NMOS 트랜지스터 채널은 0.6 ~ 1.1 volts의 일반 문턱전압을 가지도록 하고, 상기 감광막에 의해 브로킹된 상기 NMOS 트랜지스터 채널의 소정 부분은 상기 일반 문턱전압보다 작은 -0.2 ~ 0.2 volts의 문턱전압을 가지도록 하는 단계로 이루어진 것을 특징으로 하는 네이티브 트랜지스터가 구비된 CMOS 제조방법.
  2. 제 1항에 있어서, 상기 감광막을 이용하여 상기 NMOS 트랜지스터 채널의 일정 부분과 상기 PMOS 트랜지스터 채널의 전 부분을 동시에 브로킹한 후, P-웰을 형성하기 위하여 상기 감광막에 의해 브로킹되지 않은 상기 NMOS 트랜지스터 채널 내로 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 네이티브 트랜지스터가 구비된 CMOS 제조방법.
  3. 제 2항에 있어서, 상기 P-웰 형성후 상기 감광막을 마스크로 이용하여 필드 이온주입을 실시하는 단계를 더 포함하는 것을 특징으로 하는 네이티브 트랜지스터가 구비된 CMOS 제조방법.
  4. 반도체 기판 위에 채널을 갖는 NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 반도체 소자를 제조하는 방법에 있어,
    필드 산화막이 구비된 반도체 기판 상의 액티브영역에 게이트 절연막을 형성하는 단계와;
    NMOS 트랜지스터 채널의 일정 부분과 PMOS 트랜지스터 채널의 전 부분이 브로킹되도록 상기 결과물 상에 감광막을 형성하는 단계와;
    상기 감광막을 마스크로 이용하여, P-웰 형성을 위한 이온주입과 필드 이온주입 및 문턱전압 조절을 위한 이온주입을 순차적으로 실시한 다음 상기 감광막을 제거하여, 상기 감광막에 의해 브로킹되지 않은 상기 NMOS 트랜지스터 채널은 0.6 ~ 1.1 volts의 일반 문턱전압을 가지도록 하고, 상기 감광막에 의해 브로킹된 상기 NMOS 트랜지스터 채널의 소정 부분은 상기 일반 문턱전압보다 작은 -0.2 ~ 0.2 volts의 문턱전압을 가지도록 하는 단계와;
    NMOS 트랜지스터 채널의 전 부분이 브로킹되도록 상기 결과물 상에 감광막을 형성하는 단계와;
    상기 감광막을 마스크로 이용하여, N-웰 형성을 위한 이온주입과 필드 이온주입 및 문턱전압 조절을 위한 이온주입을 순차적으로 실시한 다음 상기 감광막을 제거하여, 상기 감광막에 의해 브로킹되지 않은 PMOS 트랜지스터 채널이 -0.6 ~ -1.1 volts의 일반 문턱전압을 가지도록 하는 단계로 이루어진 것을 특징으로 하는 네이티브 트랜지스터가 구비된 CMOS 제조방법.
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