CN1414620A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明涉及一种高效率地在同一衬底上形成高压MOS晶体管与低压MOS晶体管，同时又可以减小对各晶体管特性损坏的半导体装置制造方法。在衬底(100)上形成的第一氧化膜(110)及第二氧化膜(112)中，去除全部低压晶体管区LV的氧化膜，而保留全部高压晶体管区HV的氧化膜。然后，在衬底(100)的全部表面，形成比标准厚度厚的约2000用于构成侧壁的第六氧化膜(119)，过度蚀刻第六氧化膜，形成侧壁(119SW)。利用抗蚀膜(R15A)，通过蚀刻，将不需要的氧化膜(112)去除，在高压nMOS区HVn的元件形成区，分别打开应成为漏极区与源极区的漏极－源极形成区。不必去除抗蚀膜(R15A)，向开口的漏极－源极形成区注入n型杂质离子。

Description

半导体装置的制造方法
技术领域
本发明涉及一种在同一衬底上具有不同耐压漏极的高压MOS(金属氧化物半导体)晶体管与低压MOS晶体管的半导体装置的制造方法，以及一种根据此方法制造的半导体装置。
背景技术
一般情况下，用于驱动图像传感器、LCD以及印刷磁头等的集成电路(以下称为“驱动IC”)，由具有在+V以上的电源电压下工作的漏极及源极间的耐压(或简称为“漏极耐压”)能力强的高压MOS晶体管的驱动输出单元，以及具有在数伏以下的电源电压下可以使用的漏极耐压能力差的低压MOS晶体管的控制驱动输出单元的逻辑单元构成。另外，在以下的叙述中，有时也会将MOS晶体管简称为晶体管。
对于驱动IC而言，将这些高压晶体管和低压晶体管在同一衬底上形成是比较理想的。耐压能力不同的晶体管在同一衬底上形成的最简单的方法是分别使用不同的处理工艺来进行。即，不论高压晶体管还是低压晶体管，先将其中之一在衬底上形成，再将另外一个在同一衬底上形成。
但是，通过分别处理形成高压晶体管或低压晶体管时，由于制造工艺多，导致效率低并且成本高。
因此，最理想的方法是既不损害高压晶体管和低压晶体管的各自的特性，又能够高效率地在同一衬底上形成高压晶体管和低压晶体管。
发明内容
本发明的目的是解决现有技术存在的问题，提供既不损害高压MOS晶体管和低压MOS晶体管的各自特性，又能够高效率地在同一衬底上形成高压MOS晶体管和低压MOS晶体管的技术和方法。
为了达到所述目的的至少一部分，本发明所述用于制造在同一半导体衬底上具有不同漏极耐压能力的高压MOS晶体管与低压MOS晶体管的半导体装置的方法包括以下步骤：
(a)在衬底的上方已形成的第一绝缘膜上形成栅极后，在包含栅极的衬底表面形成第二绝缘膜，通过蚀刻已形成的第二绝缘膜，在栅极的侧面形成由第二绝缘膜构成的侧壁；
(b)通过引入杂质元素，形成漏极区及源极区；
步骤(b)进而包括：
(b1)至少打开高压MOS晶体管的漏极区及源极区的理应形成的漏极-源极形成区，形成至少对高压MOS晶体管的栅极与漏极区或源极区之间应形成补偿区的补偿形成区进行覆盖的第一掩膜；
(b2)利用已有的所述第一掩膜，在所述衬底上已形成的所述绝缘膜内，通过蚀刻至少将所述漏极-源极形成区上的绝缘膜去除；以及
(b3)利用已有的第一掩膜，在漏极源极形成区引入杂质元素。
根据本发明的制造方法，可以高效率地在同一衬底上形成高压MOS晶体管与低压MOS晶体管。特别是对于高压MOS晶体管栅极周边的绝缘膜的下层区，可以避免引入形成漏极区或者源极区的杂质元素，从而能够控制漏极耐压的降低，不损害高压MOS晶体管的耐压特性。
根据本发明的制造方法，利用第一掩膜，通过蚀刻去除高压MOS晶体管的栅极-漏极形成区上的绝缘膜，此后，由于不去除而继续利用此掩膜，故向漏极-源极形成区引入杂质元素时，不会产生掩膜的位移，从而在向这些区域中引入杂质元素时，可以保证较好精度。
本发明的制造方法还包括：
步骤(a)中第二绝缘膜的厚度比标准厚度厚；
步骤(b1)中，作为第一掩膜，除了在漏极-源极形成区上以外，在低压MOS晶体管的应形成元件的元件形成区进一步打开形成掩膜；以及
步骤(b3)中，除了已开口的漏极-源极形成区以外，在元件形成区也引入杂质元素。
此外，本发明的制造方法中标准厚度约为1300。
采用这样的构成，可以同时向高压MOS晶体管的漏极-源极形成区引入杂质元素和向低压MOS晶体管元件形成区引入杂质元素，这样可以减少工艺步骤。
另外，由于利用比标准厚度厚的第二绝缘膜来形成侧壁，在通过蚀刻去除高压MOS晶体管的漏极源极形成区的绝缘膜时，比如，即使蚀刻去除了一部分低压MOS晶体管的侧壁，也还可以保证侧壁所需要的最终的必要的厚度。
由于第二绝缘膜比较厚，在形成侧壁时，对于高压MOS晶体管，蚀刻后在衬底上残存的绝缘膜的厚度可以变薄，据此，通过蚀刻去除高压MOS晶体管的漏极-源极形成区的绝缘膜在漏极-源极形成区实施开口时，可以减少蚀刻量，还可以减少低压MOS晶体管的侧壁的蚀刻量。
本发明的制造方法进而包括：
步骤(b1)中，作为第一掩膜，除了在补偿形成区以外，也形成对低压MOS晶体管的应形成元件的元件形成区进一步覆盖的掩膜；
(b4)形成至少在低压晶体管的元件形成区上打开的第二掩膜；以及
(b5)利用已有的第二掩膜，至少在元件形成区引入杂质元素。
这样，通过蚀刻去除高压MOS晶体管的漏极-源极形成区的绝缘膜时，作为第一掩膜，由于是利用覆盖着低压MOS晶体管的元件形成区的掩膜，低压MOS晶体管的元件形成区不受任何此时的蚀刻影响，也不会因为蚀刻而发生部分低压MOS晶体管的侧壁被去除的危险。
此外，在形成第二绝缘膜时，因其厚度比标准厚度厚，因而可以准确地控制由此绝缘膜形成的侧壁的厚度。
本发明的制造方法进而包括：
(c)在已有的栅极、漏极区与源极区上形成金属膜，通过对其热处理使构成栅极、漏极区及源极区的各自的半导体的至少一部分与构成金属膜的金属相融合的硅化步骤；
步骤(c)包括，
(c1)至少在补偿形成区上形成保护膜。
采用这样的构成，可以使高压MOS晶体管的栅极周边的绝缘膜的下层区的半导体不致被硅化，因而可以控制下层区的半导体由于硅化而导致的漏极耐压的降低，使高压MOS晶体管的耐压特性不受损害。
附图说明
图1是在场表面形成局部氧化硅膜步骤的剖面示意图；
图2是在高压晶体管区域HV内形成n型势阱步骤的剖面示意图；
图3是在高压晶体管区域HV内形成n型势阱步骤的剖面示意图；
图4是在高压晶体管区域HV内形成p型势阱步骤的剖面示意图；
图5是在高压晶体管区域HV内形成p型势阱步骤的剖面示意图；
图6是形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图；
图7是形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图；
图8是形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图；
图9是在高压nMOS沟道区域内注入n型杂质离子步骤的剖面示意图；
图10是在高压pMOS沟道区域内注入p型杂质离子步骤的剖面示意图；
图11是形成高压晶体管的栅极氧化膜步骤的剖面示意图；
图12是形成高压晶体管的栅极氧化膜步骤的剖面示意图；
图13是在低压pMOS区域LVp内形成n型势阱步骤的剖面示意图；
图14是在低压nMOS区域LVn内形成p型势阱步骤的剖面示意图；
图15是形成低压晶体管的栅极氧化膜步骤的剖面示意图；
图16是形成低压晶体管的栅极氧化膜步骤的剖面示意图；
图17是形成高压晶体管及低压晶体管的栅极步骤的剖面示意图；
图18是形成高压晶体管及低压晶体管的栅极步骤的剖面示意图；
图19是形成高压晶体管及低压晶体管的栅极步骤的剖面示意图；
图20是形成低压nMOS源极及漏极的补偿区步骤的剖面示意图；
图21是形成低压pMOS源极及漏极的补偿区步骤的剖面示意图；
图22是形成侧壁步骤的剖面示意图；
图23是形成侧壁步骤的剖面示意图；
图24是形成高压晶体管以及低压晶体管的源极区及漏极区步骤的剖面示意图；
图25是形成高压晶体管以及低压晶体管的源极区及漏极区步骤的剖面示意图；
图26是形成高压晶体管以及低压晶体管的源极区及漏极区步骤的剖面示意图；
图27是硅化步骤的剖面示意图；
图28是硅化步骤的剖面示意图；
图29是根据普通的制造工艺实施例形成的高压nMOS构造特征的剖面示意图；
图30是根据普通的制造工艺实施例形成的高压nMOS构造特征的剖面示意图；
图31是本发明的半导体制造工艺第一实施例中，应成为高压晶体管栅极氧化膜的氧化膜形成步骤的剖面示意图；
图32是第一实施例的制造工艺中，应成为高压晶体管栅极氧化膜的氧化膜形成步骤的剖面示意图；
图33是第一实施例的制造工艺中形成侧壁步骤的剖面示意图；
图34是第一实施例的制造工艺中形成侧壁步骤的剖面示意图；
图35是第一实施例的制造工艺中，形成高压晶体管及低压晶体管的漏极区及源极区步骤的剖面示意图；
图36是第一实施例的制造工艺中，形成高压晶体管及低压晶体管的漏极区及源极区步骤的剖面示意图；
图37是第一实施例的制造工艺中，成为保护高压nMOS的栅极氧化膜112Gn和侧壁119SW、以及保护高压pMOS的栅极氧化膜112Gp和侧壁119SW的保护氧化膜的形成步骤的剖面示意图；
图38是第一实施例的制造工艺中，成为保护高压nMOS的栅极氧化膜112Gn和侧壁119SW、以及保护高压pMOS的栅极氧化膜112Gp和侧壁119SW的保护氧化膜的形成步骤的剖面示意图；
图39是根据第一实施例的制造工艺形成的高压晶体管的剖面示意图；
图40是本发明的半导体制造工艺第二实施例中，形成低压晶体管的漏极区及源极区步骤的剖面示意图；
图41是第二实施例的制造工艺中，形成高压晶体管的漏极区及源极区步骤的剖面示意图；
图42是第二实施例的制造工艺中，形成低压晶体管的漏极区及源极区步骤的剖面示意图；以及
图43是第二实施例的制造工艺中，形成高压晶体管的漏极区及源极区步骤的剖面示意图。
具体实施方式
根据以下顺序说明本发明的优选实施例的实施方式。
A、构成其前提的普通的制造工艺实施例
B、由普通制造工艺形成的高压晶体管的构造特征
C、根据本发明第一实施例的制造工艺
D、根据本发明第二实施例的制造工艺
E、变化的实施例A、构成其前提的普通的制造工艺实施例
首先，为了说明本发明的半导体装置的制造工艺，先对构成其前提的普通制造工艺进行说明。图1至图28表示构成本发明的半导体制造装置前提的普通制造工艺的剖面示意图。该制造工艺是一个高压与低压的互补型金属氧化物半导体(CMOS)晶体管处于同一衬底工艺的实施例。各图的区域HV表示高压晶体管区域，区域LV表示低压晶体管区域。区域HVp表示高压的P沟道MOS晶体管(以下简称为“pMOS”)区域，区域HVn表示高压的N沟道MOS晶体管(以下简称为“nMOS”)区域。另外，区域LVp表示低压pMOS区域，区域LVn表示低压nMOS区域。
首先，在半导体衬底上，通过将元件形成区域与其它区域(称为“场部”或是“绝缘部”)分离，形成限定的元件形成区域。图1表示在场表面形成局部氧化硅膜步骤的剖面示意图。如图1所示，p型的硅(Si)衬底(Psub)100的场的表面上形成局部氧化硅膜(LOCOS(Local Oxidation of Silicon)膜)102。以下将p型硅衬底简称为“衬底”。LOCOS膜102的形成通过一般的光蚀刻技术完成。LOCOS膜102形成后，在衬底100的全部表面形成第一氧化膜(SiO2)110。以第一氧化膜110为例，通过热氧化形成衬底100的表面。
然后，在高压晶体管区域HV，形成产生高压pMOS的n型势阱(以下简称为“n型势阱”)。图2及图3表示在高压晶体管区域HV内形成n型势阱步骤的剖面示意图。
如图2所示，除了高压晶体管区域HV外，在其它的区域上形成第一保护膜R1。保护膜的形成通过一般的光蚀刻技术完成。然后，在第一保护膜R1的开口区域，即高压晶体管区域HV的衬底100内，注入n型杂质离子。图中的记号X表示被注入的杂质，在以后的图中表示同样的意思。该实施例中，具有2.6MeV能量的磷离子(P+)被注入。然后，如图3所示，除去第一保护膜R1，通过高温和长时间的热处理，被注入的n型杂质(磷)在衬底100中扩散，形成n型势阱120。本实施例中在1200℃状态下进行12小时的热处理。
然后，在高压晶体管区域HV中，形成产生高压nMOS的p型势阱(以下简称为“p型势阱”)。图4及图5表示在高压晶体管区域HV内形成p型势阱步骤的剖面示意图。
如图4所示，除高压nMOS区域HVn外，在其它的区域上形成第二保护膜R2。因此，在第二保护膜R2的开口区域，即高压nMOS区域HVn的n型势阱120内，注入p型杂质离子。本实施例中注入的是具有250keV能量的硼离子(B+)。随后，如图5所示，去除第二保护膜R2，经过高温和长时间的热处理，被注入的p型杂质(硼)在n型势阱120中扩散，形成p型势阱130。本实施例中在1200℃状态下进行12小时的热处理。
然后，为了得到高压晶体管的源极区及漏极区，形成源极补偿区及漏极补偿区(以下均简称为“补偿区”)。图6至图8表示形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图。
首先，如图6所示，除了高压nMOS的漏极及源极的补偿区部分，在其它的区域上形成第三保护膜R3。然后，在第三保护膜R3的开口区域，即与高压nMOS的补偿区相对应的p型势阱130内，注入n型杂质离子。离子注入后，去除第三保护膜R3。在本实施例中注入的是具有300keV能量的磷离子(P+)。
然后，如图7所示，除高压pMOS的漏极及源极的补偿区部分外，在其它的区域上形成第四保护膜R4。然后，在第四保护膜R4的开口区域，即与高压pMOS的补偿区相对应的n型势阱120内，注入p型杂质离子。离子注入后，去除第四保护膜R4。本实施例中注入的是具有150keV能量的硼离子(B+)。
另外，对于图6所示的离子注入步骤与图7所示的离子注入步骤，二者也可反向顺序进行。
然后，如图8所示，通过高温、长时间的热处理，被注入的p型杂质(硼)在n型势阱120中扩散，形成高压pMOS的漏极补偿区122及源极补偿区124。另外，注入其中的n型杂质(磷)在p型势阱130中扩散，形成高压nMOS的漏极补偿区132及源极补偿区134。
为了控制高压晶体管的临界电压，在沟道区域注入杂质离子。图9表示在高压nMOS沟道区域内注入n型杂质离子步骤的剖面示意图。图10表示在高压pMOS沟道区域内注入p型杂质离子步骤的剖面示意图。
首先，如图9所示，除高压nMOS区域HVn外，在其它区域上形成第五保护膜R5。因此，为了控制高压nMOS的临界电压，在第五保护膜R5的开口区域即沟道区域，注入n型杂质离子。本实施例中注入的是具有80keV能量的磷离子(P+)。离子注入后，去除第五保护膜R5。
然后，如图10所示，除高压pMOS区域HVp外，在其它区域上形成第六保护膜R6。因此，为了控制高压pMOS的临界电压，在第六保护膜R6的开口区域即沟道区域，注入p型杂质离子。本实施例中注入的是具有40keV能量的硼离子(B+)。离子注入后，去除第六保护膜R6。
另外，对于图9所示的离子注入步骤与图10所示的离子注入步骤，二者也可反向顺序进行。
然后，形成高压晶体管的栅极氧化膜。图11及图12表示形成高压晶体管的栅极氧化膜步骤的剖面示意图。
如图11所示，首先，利用全面蚀刻去除第一氧化膜110，然后，为了形成高压晶体管的栅极氧化膜，通过热氧化形成第二氧化膜112。接着，作为栅极氧化膜，为了保护必要的区域，形成第七抗蚀膜R7，用蚀刻去除第七抗蚀膜R7开口区域的已不需要的第二氧化膜112。由此，如图12所示，形成高压nMOS所需的栅极氧化膜112Gn及高压pMOS所需的栅极氧化膜112Gp。此外，图中的点划线表示高压nMOS及pMOS的沟道区域，以下的图表示同样的意思。
这里，已完成的栅极氧化膜112Gp和112Gn是由热氧化形成的第二氧化膜112构成。但是最终的栅极氧化膜构造还包含下边所述步骤中进一步热氧化形成的氧化膜。为使栅极氧化膜112Gp和112Gn的厚度达到约700，本实施例中的第二氧化膜112由热氧化形成。
然后，在低压晶体管区域LV的低压pMOS区域LVp，形成低压pMOS所需的n型势阱。图13表示在低压pMOS区域LVp内形成n型势阱步骤的剖面示意图。
如图13所示，在衬底100整体表面上，热氧化形成了作为牺牲氧化膜的第三氧化膜114。因此，除低压pMOS区域LVp外，在其它区域形成第八保护膜R8。然后，在第八保护膜的开口区域，即低压pMOS区域LVp的衬底100内，通过注入n型杂质离子形成n型势阱140。本实施例中注入具有1.2MeV、380keV、180keV、及30keV的4种能量的磷离子(P+)，形成n型势阱140。离子注入后，除去第八保护膜R8。
然后，在低压晶体管区域LV的低压nMOS区域LVn，形成低压nMOS所需的p型势阱。图14表示在低压nMOS区域LVn内形成p型势阱步骤的剖面示意图。
如图14所示，除低压nMOS区域LVn外，在其它区域形成第九抗蚀膜R9。在第九抗蚀膜R9的开口区域，即低压nMOS区域LVn的衬底100内，通过注入p型杂质离子形成p型势阱150。本实施例中注入具有700keV、130keV、及60keV的3种能量的硼离子(B+)，以及注入具有50keV能量的氟化硼离子(BF2 +)，形成p型势阱150。离子注入后，去除第九抗蚀膜R9。
另外，对于图13所示n型势阱140的形成步骤与图14所示的p型势阱150的形成步骤，二者也可反向顺序进行。
但是，图13及图14的步骤完成后的高压nMOS的栅极氧化膜112Gn及高压pMOS的栅极氧化膜112Gp，是由第二氧化膜112和第三的氧化膜114构成。本实施例的第三氧化膜114由大约100的厚度以热氧化形成，高压nMOS的栅极氧化膜112Gn以及高压pMOS的栅极氧化膜112Gp由约760-770的厚度而形成。
然后，形成低压晶体管的栅极氧化膜。图15及图16表示形成低压晶体管的栅极氧化膜步骤的剖面示意图。
首先，如图15所示，形成第十保护膜R10，通过蚀刻去除不需要的第三氧化膜114。此后当去除第十保护膜R10后，如图16所示，在衬底100的全部表面热氧化形成第四氧化膜116。在低压nMOS区域LVn及低压pMOS区域LVp的元件区域(被LOCOS102挟在其中的区域)上形成的第四氧化膜116，成为在各自区域上形成的晶体管的栅极氧化膜116Gn及116Gp。
这里，高压nMOS的栅极氧化膜112Gn及高压pMOS的栅极氧化膜112Gp，是由第二至第四氧化膜112、114、及116构成。本实施例的第四氧化膜116由大约70的厚度淀积而成，高压nMOS的栅极氧化膜112Gn以及高压pMOS的栅极氧化膜112Gp由约800的厚度淀积而形成。
然后，形成高压晶体管以及低压晶体管的栅极。图17至图19表示形成高压晶体管及低压晶体管的栅极步骤的剖面示意图。
首先，如图17所示，在衬底100整体表面上，淀积形成了作为栅极的多晶硅膜160。然后，除高压nMOS及低压nMOS的栅极区域外，在其它区域形成第十一保护膜R11。在第十一保护膜R11的开口区域，即形成高压nMOS及低压nMOS栅极的多晶硅膜160区域内，注入n型杂质离子。本实施例中注入具有30keV能量的磷离子(P+)。另外，如图18所示，去除第十一保护膜R11后，通过热处理使注入的n型杂质(磷)扩散。
然后，如图19所示，在与各个晶体管的栅极相对应的区域内形成第十二保护膜R12。然后，通过蚀刻去除不受第十二保护膜R12保护的不需要的多晶硅膜160。由此形成高压pMOS栅极160Hp、高压nMOS栅极160Hn、低压pMOS栅极160Lp、以及低压nMOS栅极160Ln。
这里，作为电极材料，由于多晶硅的阻抗值与其它一般的金属材料相比较高，利用多晶硅构成栅极时，通过在各自不同的沟道注入相对应的杂质使其产生低阻抗。对于后述图24中所示的步骤，当在nMOS的漏极及源极区中注入n型杂质离子时，与其对应的栅极中也要注入n型杂质离子，但此时的离子注入量对于nMOS的栅极的离子注入来说数量不足，低阻抗效果不充分。为此，对于上述图17和图18中表示的处理方法，与nMOS的栅极相对应的多晶硅区域160H和160L作为预备产生低阻抗。
对图17的第十一抗蚀膜R11，虽然与栅极不相对应的区域也有开口区域，但这是如后述图24所示，为了在向漏极与源极区注入离子时形成第十五抗蚀膜R15而使用抗蚀掩膜，以及利用该掩膜形成第十一抗蚀膜R11。这样，即使第十一抗蚀膜R11在与栅极不相对应的区域也有开口区，如图19所示，由于用蚀刻去除与栅极不相对应的区域的多晶硅，因此也不会产生问题。另外，也可以不在对于与专用掩膜形成的第十一抗蚀膜R11的栅极不相对应的区域开口。
然后，在p型势阱150的衬底表面侧面形成低压nMOS的源极及漏极的补偿区。图20表示形成低压nMOS源极及漏极的补偿区步骤的剖面示意图。
如图20所示，在衬底100的全部表面，通过热氧化形成第五氧化膜118。然后，除低压nMOS区域LVn外，在其它区域形成第十三保护膜R13，在p型势阱150的较浅区域内注入n型杂质离子。本实施例中作为n型杂质，具有30keV能量的磷离子(P+)被注入。由此，形成了为得到漏极区及源极区的漏极补偿区152以及源极补偿区154。
下一步，在p型势阱150的较深区域注入p型杂质离子。本实施例中注入的p型杂质为具有55keV能量的硼离子(B+)。与较浅区域相比较，p型势阱150的较深区域的n型杂质浓度低。利用这样的p型势阱150的构造，可以使形成低压nMOS的各电极间的耐压能力变得比较高。
然后，在n型势阱140的衬底表面侧面形成低压pMOS的源极及漏极的补偿区。图21表示形成低压pMOS的源极及漏极补偿区步骤的剖面示意图。
如图21所示，除低压pMOS区域LVp外，在其它区域形成第十四保护膜R14，在n型势阱140的较浅区域内注入p型杂质离子。本实施例中注入的p型杂质为具有20keV能量的氟化硼离子(BF2 +)。由此，形成用于漏极区及源极区的漏极补偿区142以及源极补偿区144。
下一步，在n型势阱140的较深区域注入n型杂质离子。本实施例中注入的n型杂质为具有100keV能量的磷离子(P+)。与较浅区域相比较，n型势阱140的较深区域的p型杂质浓度低。利用这样的n型势阱140的构造，可以使形成低压pMOS的各电极间的耐压能力变得比较高。
另外，对于图20表示的低压nMOS补偿区的形成步骤与图21表示的低压pMOS补偿区的形成步骤来说，二者也可反向顺序进行。
在低压nMOS的栅极160Ln以及低压pMOS的栅极160Lp的侧面，形成在源极区及漏极区产生时作为掩膜的侧壁。图22及图23表示形成侧壁的步骤剖面示意图。
如图22所示，在衬底100的全部表面，形成用于产生侧壁的第六氧化膜119。本实施例中第六氧化膜的厚度约为1300。随后，如图23所示，通过蚀刻手段将覆盖在各晶体管的栅极160Hp、160Hn、160Lp、和160Ln上面的第五氧化膜118及第六氧化膜119完全去除。由此在低压pMOS的栅极160Lp及nMOS的栅极160Ln的侧面形成由第五氧化膜118及第六氧化膜119所产生的侧壁119SW。由此步骤，在高压nMOS的栅极160Hn及高压pMOS的栅极160Hp的侧面，也同样形成侧壁119SW。
接下来形成高压晶体管及低压晶体管的源极区及漏极区。图24至图26表示形成高压晶体管以及低压晶体管的源极区及漏极区的步骤的剖面示意图。
首先，如图24所示，除高压nMOS区域HVn及低压nMOS区域LVn的元件形成区外，在其它区域上形成第十五抗蚀膜R15。然后，除了第十五抗蚀膜R15，分别在高压nMOS区域HVn的元件形成区以栅极氧化膜112Gn作为掩膜，在低压nMOS区域LVn的元件形成区以栅极160Ln与侧壁119SW作为掩膜，注入n型杂质离子。本实施例中，注入其中的是具有50keV能量的砷离子(As+)。
其次，如图25所示，除高压pMOS区域HVp及低压pMOS区域LVp的元件形成区外，在其它区域上形成第十六抗蚀膜R16。然后，除第十六抗蚀膜R16外，分别在高压pMOS区域HVp的元件形成区以栅极氧化膜112Gp作为掩膜，在低压pMOS区域LVp的元件形成区以栅极160Lp与侧壁119SW作为掩膜，注入p型杂质离子。本实施例中，注入其中的是具有10keV能量的硼离子(B+)。
另外，对于图24所示的离子注入步骤与图25所示的离子注入步骤，二者也可反向顺序进行。
然后经过高温、长时间的热处理，被注入的杂质扩散，如图26所示，形成高压pMOS的漏极区126及源极区128、高压nMOS漏极区136及源极区138、低压pMOS的漏极区146及源极区148、和低压nMOS漏极区156及源极区158。
另外如图24及图25所示，由于在nMOS栅极160Hn和160Ln中注入了n型杂质，在pMOS栅极160Hp和160Lp中注入了p型杂质，因此各栅极160Hn、160Ln、160Hp、和160Lp成为低阻抗。
如图24及图25所示，在高压晶体管区HV，即便是nMOS或者pMOS区域以外的被LOCOS膜102夹在其中的区域，也注入杂质。这是由于被LOCOS膜102夹在其中的区域产生寄生性沟道，有时会发生元件间不完全分离的情况，因此需加以防止。
随后，对各晶体管的漏极、栅极、及源极区的表面进行硅化处理。图27及图28表示硅化步骤的剖面示意图。
如图27所示，在衬底100的整体表面上，通过喷镀形成钛(Ti)膜180。然后经高温、长时间的热处理，对各晶体管上的栅极160Hp、160Hn、160Lp、及160Ln，漏极126、136、146、及148，源极128、138、148、及158的钛膜180的接触区域160SHp、160SHn、160SLp、160SLn、126S、136S、146S、148S、128S、138S、148S、和158S进行硅化处理。另外，如图28所示，未做硅化处理的钛膜180被自动去除。
完成以上所示图1至图28的步骤后，通过实施图中未示出的布线步骤，在同一衬底100上，可以高效率地制造出高压晶体管及低压晶体管混合存在的半导体装置。B、由普通制造工艺形成的高压晶体管的构造特征
图29及图30表示根据普通的制造工艺实施例形成的高压nMOS的构造特征的剖面示意图。由于高压pMOS的情况与高压nMOS相同，故这里只对高压nMOS的例子进行说明。
对于高压nMOS的栅极氧化膜112Gn，由于图22及图23中所示步骤中的侧壁119SW形成时蚀刻过度，如图29(A)所示，没有形成侧壁的119SW的周围(点划线圆圈内部分)的厚度相比中央部分要薄。因此，图24及图25所示步骤中向补偿区132和134注入杂质离子时，由栅极氧化膜112Gn作为掩膜从而使得杂质不得进入的区域，即在栅极氧化膜112Gn周围(点划线圆圈内部分)下层的补偿区，如图29(A)所示也进入了杂质。进入其中的杂质如图26所示步骤通过热处理而扩散，如图29(B)所示，在栅极氧化膜112Gn的周边(点划线圆圈内部分)下层补偿区域也形成漏极区136α及源极区138α。由此，由于进一步形成了漏极区136α与源极区138α，则漏极区与源极区的间隔变得狭小，从而会发生各电极间的耐压能力变小的情况。
当进行图27所示的硅化处理时，如图30所示，也会发生使栅极氧化膜112Gn周边(点划线圆圈内部分)下层区域136α和138α表面区域136Sα和138Sα产生被硅化的情况。即便如此，由于漏极区与源极区之间的间隔变得狭小，容易引起各电极间耐压能力的降低。另外，由于在下层区域136α和138α中没有注入杂质，即使在漏极区及源极区没有形成的情况下，栅极氧化膜112Gn的周边部分(点划线圆圈内部分)比中间部分薄，因此硅化的情况也会发生。
以上说明表明的特征为，由普通制造工艺形成的高压晶体管，对于低压晶体管的栅极侧壁制造工艺，由于栅极氧化膜会被过度蚀刻，因而存在导致各电极间耐压能力降低的问题。C、根据本发明第一实施例的制造工艺
为了解决由普通制造工艺形成的高压晶体管存在的问题，在根据本发明的实施例中，如图31-图38所示，半导体装置的制造工艺的一部分源于普通制造工艺的变化。图31-图38是根据本发明第一实施例的半导体制造方法中主要步骤的剖面示意图。
对于根据本发明实施例的制造工艺，首先，在普通制造工艺中图11及图12表示的高压晶体管的栅极氧化膜形成步骤变化为图31及图32的所示步骤。
图31及图32是根据本发明的半导体制造工艺实施例中，应成为高压晶体管栅极氧化膜的氧化膜形成步骤的剖面示意图。对于图31及图32所示步骤，与图11及图12所示步骤相比较可以知道，在衬底100上形成的第二氧化膜112中，低压晶体管区LV的氧化膜全部去除，而高压晶体管区HV的氧化膜全部存留。因此，对于图31所示步骤，第七抗蚀膜R7变化为抗蚀膜R7A。
具体而言，如图31所示，当第二氧化膜112形成热氧化后，为了保护高压晶体管区HV的氧化膜，在全部高压晶体管区HV形成抗蚀膜R7A，通过蚀刻只去除低压晶体管区LV的第二氧化膜112。由此，如图32所示，只在高压晶体管区HV中，形成可能成为未来栅极氧化膜的氧化膜。
然后，在以下的制造工艺中，直至图20及图21所示低压MOS的源极及漏极的补偿区形成步骤，均与所述普通制造工艺相同。但是，由于高压晶体管区HV的氧化膜全部保留，例如，对于图15所示低压晶体管的栅极氧化膜的形成步骤，在高压晶体管区HV中，将要形成的第十抗蚀膜R10的形状也随之变化。
接着，对于根据本发明实施例的制造工艺，在普通制造工艺中，图22及图23所示侧壁形成步骤以及图24及图25所示高压晶体管及低压晶体管的漏极区和源极区形成步骤，分别变化为图33和图34以及图35和图36中所示步骤。
图33和图34是根据本发明实施例的制造工艺中形成侧壁步骤的剖面示意图。在普通制造工艺的图22所示步骤中，形成侧壁的第六氧化膜119的厚度为标准厚度1300，而本实施例的图33所示步骤中，其厚度较厚，约为2000。
具体而言，如图33所示，在衬底100的整体表面形成的侧壁所需的第六氧化膜119，其厚度比标准厚度(约1300)要厚，约为2000。因此，如图34所示，对已形成的第六氧化膜119实施过度蚀刻直至低压晶体管区LV的衬底100显现出来。据此，在低压pMOS的栅极160Lp及nMOS的栅极160Ln的侧面，由第五氧化膜118及第六氧化膜119形成侧壁119SW。另外，在高压nMOS的栅极160Hn及高压pMOS的栅极160Hp的侧面，同样也形成例壁119SW。
一般而言，蚀刻氧化膜时的蚀刻量与氧化膜的厚度成比例。因此，如上所述，形成侧壁的第六氧化膜119的厚度相比标准厚度(1300)要厚，因此蚀刻量大。所以，将图34与图23进行比较即可明了，在高压晶体管区HV，经蚀刻后残留的氧化膜(第二氧化膜112)的厚度可以比普通制造工艺情况下的厚度薄。
图35和图36是本实施例的制造工艺中形成高压晶体管及低压晶体管的漏极区及源极区步骤的剖面示意图。对于图35所示步骤，与图24所示步骤相比较即可明了，第十五抗蚀膜R15变化为抗蚀膜R15A。此抗蚀膜R15A至少覆盖了高压nMOS区HVn的侧壁119SW以及周边的氧化膜112，进一步形成抗蚀膜R15n。因此，对于图35所示步骤，利用此抗蚀膜R15A，首先通过蚀刻将不需要的氧化膜112去除，在高压nMOS区HVn的元件形成区，分别对应形成漏极区及源极区的漏极-源极形成区实施开口。随后，不必去除所述抗蚀膜R15A而继续使用，在已开口的漏极-源极形成区内注入n型杂质离子。
具体而言，如图35所示，首先，在除高压nMOS区Hvn及低压nMOS区LVn的元件形成区外的其它区域，形成该抗蚀膜R15A，通过蚀刻将高压晶体管区HV的不再需要的氧化膜112去除。这样，在高压nMOS区Hvn的元件形成区，分别对漏极-源极形成区实施开口的同时，隔离栅极氧化膜112Gn。其次，在除了利用此抗蚀膜R15A作为掩膜外，在低压nMOS区LVn的元件形成区，分别利用栅极160Ln及侧壁119SW作为掩膜，注入n型杂质离子。本实施例中注入的是50keV能量的砷离子(As+)。
此外，即使对于图36所示步骤，与图25所示步骤相比较即可明了，第十六抗蚀膜R16变化为抗蚀膜R16A。此抗蚀膜R16A中，至少构成对高压pMOS区HVp的侧壁119SW和其周边的氧化膜112的覆盖，进一步形成抗蚀膜R16p。这里，对于图36所示步骤，利用此抗蚀膜R16A，首先，通过蚀刻去除不再需要的氧化膜112，在高压pMOS区HVp的元件形成区，在漏极源极形成区分别开口。接着，在不去除所述抗蚀膜R16A而让其存留的情况下，向开口的漏极-源极形成区内注入p型杂质离子。
具体而言，如图36所示，首先，在除高压pMOS区HVp及低压pMOS区LVp的元件形成区外的其它区域，形成该抗蚀膜R16A，利用此抗蚀膜R16A，通过蚀刻将高压晶体管区HV的不需要部分的氧化膜112去除。据此，在高压pMOS区HVp元件形成区，在对漏极-源极形成区分别实施开口的同时，隔离栅极氧化膜112Gp。接着，除了原样使用抗蚀膜R16A作为掩膜，也在低压pMOS区LVp的元件形成区，分别利用栅极160Lp以及侧壁119SW作为掩膜，注入p型杂质元素。本实施例中注入的是10keV能量的硼离子(B+)。
这样，对于图35所示步骤，当注入n型杂质离子时，由于将抗蚀膜R15A处的抗蚀膜R15n作为掩膜，因而可以防止在栅极氧化膜112Gn的变薄部分的补偿区136α和138α(参照图29)中注入n型杂质元素。同样，对于图36所示步骤，当注入p型杂质离子时，由于将抗蚀膜R16A处的抗蚀膜R16p作为掩膜，因而可以防止在栅极氧化膜112Gp的变薄部分的补偿区126α和128α(参照图29)中注入p型杂质元素。
另外，对于图35及图36所示步骤，利用抗蚀膜R15A和R16A，在高压MOS区的元件形成区，对漏极-源极形成区实施开口，而后，在向开口的漏极-源极形成区注入杂质离子时，不必去除此抗蚀膜R15A和R16A而继续使用，因而可以保证向这些区域注入离子的准确性。
即对于所述普通制造工艺，在图11及图12所示步骤里，在高压晶体管区HV内对漏极-源极形成区实施开口后，经过各种步骤，在图25及图26所示步骤中，利用新的抗蚀膜R15和R16，向漏极-源极形成区注入杂质离子。为此，当抗蚀膜R15和R16形成时，在抗蚀膜R15和R16的开口区与漏极源极形成区之间可能发生位移，因此要准确地向这些区域内注入离子比较困难。针对这些问题，在本实施例中，对于进行漏极-源极形成区开口时所用的抗蚀膜R15A和R16A，不做去除而让其存留，由于用于向这些区域中注入离子，使抗蚀膜没有位置错动的余地，因而能够保证准确地向将离子注入到这些区域。
再有，在图35及图36所示步骤中，利用抗蚀膜R15A和R16A，在高压MOS区的元件形成区，当通过蚀刻对漏极-源极形成区实施开口时，对于图35所示步骤，低压nMOS区LVn的元件形成区不被抗蚀膜R15A所覆盖；对于图36所示步骤，低压pMOS区LVp的元件形成区不被抗蚀膜R16A所覆盖，由于其后要注入离子，它们分别处于打开状态，在这些低压MOS区的元件形成区，由于氧化膜而形成的侧壁119SW也受到蚀刻的影响。但是在本实施例中，如前所述，在图33及图34所示步骤中，由于形成侧壁119SW的氧化膜119的厚度比标准厚度厚(约2000)，故对于图35及图36所示步骤，例如，即使侧壁119SW的一部分因为蚀刻而被去除，最终也能够确保侧壁119SW所需的必要膜厚。此外，如上所述，由于形成侧壁的氧化膜119较厚，对于图34所示步骤，在高压晶体管区HV，因为蚀刻后残存的氧化膜119的厚度变薄，据此，对于图35及图36中所示步骤，可以通过蚀刻去除高压晶体管区HV的氧化膜112，减少对漏极-源极形成区实施开口时的蚀刻量。因此，对于图35及图36中所示步骤，也可以减少对低压晶体管区LV的侧壁119SW的蚀刻量。
此外，在图35及图36所示步骤中，由于向nMOS的栅极160Hn和160Ln注入n型杂质元素，向pMOS的栅极160Hp和160Lp注入p型杂质元素，这样，各栅极160Hn、160Ln、160Hp、和160Lp成为低阻抗。
在图35及图36所示步骤中，对于高压晶体管区HV，即使是被nMOS或是pMOS形成的区域以外的LOCOS膜102夹在其中的区域，利用抗蚀膜R15A和R16A，通过采用蚀刻去除氧化膜112，分别实施开口，利用同样的抗蚀膜R15A和R16A，注入杂质离子。其结果为，即使是被这样的LOCOS膜102夹在其中的区域，也可以准确地注入离子，可以防止元件间分离不彻底的问题发生。
在图35及图36所示步骤中，对于进一步形成的抗蚀膜R15p和R16p，考虑其形成的尺寸精度，分别在栅极160Hn和160Hp的周边端部也形成覆盖。
随后，对于本实施例的制造工艺，在普通制造工艺中的图27及图28所示硅化步骤之前，追加图37及图38所示步骤。另外，图35所示离子注入步骤与图36所示离子注入步骤的顺序也可以倒换。
图37及图38是本实施例的制造工艺中，成为保护高压nMOS的栅极氧化膜112Gn和侧壁119SW以及保护高压pMOS的栅极氧化膜112Gp和侧壁119SW的保护氧化膜的形成步骤的剖面示意图。
如图37所示，在衬底100的整体表面淀积形成第七氧化膜190。本实施例中第七氧化膜190的厚度约为700。随后，对高压nMOS的栅极氧化膜112Gn和侧壁119SW以及高压pMOS的栅极氧化膜112Gp和侧壁119SW的覆盖形成第十七抗蚀膜R17。除了第十七抗蚀膜R17所覆盖部分，通过蚀刻去除第七氧化膜190，如图38所示，形成保护高压nMOS的栅极氧化膜112Gn和侧壁119SW以及保护高压pMOS的栅极氧化膜112Gp和侧壁119SW的保护氧化膜190P。
另外，对于追加的第十七抗蚀膜R17，考虑其形成尺寸精度，分别在栅极160Hn和160Hp的周边端部也形成覆盖。据此，由蚀刻形成的保护膜190P也在栅极160Hp和160Hn的周边端部形成覆盖。
然后，通过图27及图28所示步骤，对各晶体管的漏极、栅极以及源极区的表面实施硅化。
在本实施例中，如图38所示，栅极氧化膜112Gp和112Gn的较薄部分由厚度约为700的非常厚的第七氧化膜190覆盖而得到保护。因此，即使实施了图27及图28所示的硅化步骤，如图30所示，栅极氧化膜112Gp和112Gn较薄部分的补偿区126α、128α、136α、和138α的表面区126Sα、128Sα、136Sα、和138Sα也不会被硅化。
以上说明表示，根据本发明的实施例与普通制造工艺一样，也可以高效率地在同一衬底100上形成高压MOS晶体管与低压MOS晶体管。特别对于根据本发明的实施例来说，可以有效地防止在普通制造工艺中出现的高压晶体管的耐压降低的问题发生。
图39是根据本发明的实施例的制造工艺形成的高压晶体管的剖面示意图。如图39所示，对高压pMOS的栅极氧化膜112Gp和侧壁119SW的覆盖形成保护氧化膜190P。此保护氧化膜190P，如前所述，考虑其尺寸精度，对栅极160Hp的周边端部也形成覆盖。因此，在高压pMOS的栅极160Hp处被硅化的区域160SHp只是没有被保护氧化膜190P覆盖的开口部分。即在高压pMOS的栅极160Hp表面的周边端部产生了没被硅化的区域。
同样，对于高压nMOS，对栅极氧化膜112Gp和侧壁119SW的覆盖也形成保护氧化膜190P。此保护氧化膜190P也对高压nMOS的栅极160Hn的周边端部形成覆盖。因此，在高压nMOS的栅极160Hn处被硅化的区域160SHn也只是没有被保护氧化膜190P覆盖的开口部分。即在高压nMOS的栅极160Hn表面的周边端部也产生了没被硅化的区域。D、根据本发明第二实施例的制造工艺
在根据本发明的第二实施例中，为了解决所述普通制造工艺中存在的高压晶体管的问题，此半导体装置制造工艺的其中一部分在普通制造工艺的基础上，进行了如图31、图32、图37及图38所示的变化以及图40-图43所示的变化。图40-图43是根据本发明的第二实施例的半导体制造方法中主要步骤的剖面示意图。
对于根据本发明实施例的制造工艺，首先，在普通制造工艺中图11及图12表示的高压晶体管的栅极氧化膜形成步骤，与第一实施例的情况相同，变化为图31及图32的所示步骤。
如前所述，对于图31及图32所示步骤，当第二氧化膜112形成热氧化后，为了保护高压晶体管区HV的氧化膜，在全部高压晶体管区HV形成抗蚀膜R7A，通过蚀刻只去除低压晶体管区LV的第二氧化膜112，只在高压晶体管区LV中，形成可能成为未来栅极氧化膜的氧化膜。
然后，在以下的制造工艺中，直至图22及图23所示侧壁形成步骤，均与所述普通制造工艺相同。但是，由于高压晶体管区HV的氧化膜全部存留，例如，对于图15所示低压晶体管的栅极氧化膜的形成步骤，在高压晶体管区HV中，将要形成的第十抗蚀膜R10的形状也随之变化。
接着，对于根据本发明实施例的制造工艺，在普通制造工艺中，图24及图25所示高压晶体管及低压晶体管的漏极区和源极区形成步骤，分别变化为图40-图43中所示步骤。具体而言，对于高压晶体管及低压晶体管，先前同时进行的杂质离子的注入，此时要对低压晶体管和高压晶体管分别进行。
图40是根据本发明实施例中形成低压晶体管的漏极区及源极区步骤的剖面示意图。对于图40所示步骤，与图24所示步骤相比较即可明了，第十五抗蚀膜R15变化为抗蚀膜R15B。此抗蚀膜R15B仅在低压nMOS区LVn的元件形成区打开，而在包括高压nMOS区HVn的元件形成区的其它区域形成全面覆盖。因此，利用此抗蚀膜R15B，仅向低压nMOS区LVn的元件形成区注入n型杂质离子。
具体而言，如图40所示，首先，在除低压nMOS区LVn的元件形成区外的全部区域，形成该抗蚀膜R15B，除了利用此抗蚀膜R15B作为掩膜外，在低压nMOS区LVn的元件形成区，分别利用栅极160Ln及侧壁119SW作为掩膜，注入n型杂质离子。本实施例中注入的是50keV能量的砷离子(As+)。
据此，在低压nMOS区LVn的元件形成区中，n型杂质离子被注入进漏极-源极形成区内。
图41是根据本发明的实施例的制造工艺中，形成高压晶体管的漏极区及源极区步骤的剖面示意图。对于图41所示步骤，与图24所示步骤相比较即可明了，第十五抗蚀膜R15变化为抗蚀膜R15C。此抗蚀膜R15C中，至少构成对高压nMOS区HVn的侧壁119SW以及周边的氧化膜112的覆盖，进一步形成抗蚀膜R15n。此外也构成对包括低压nMOS区LVn元件形成区在内的低压晶体管区LV区的全面覆盖。这里，对于图41所示步骤，利用此抗蚀膜R15C，首先，通过蚀刻去除高压晶体管区HV的不再需要的氧化膜112，在高压nMOS区HVn的元件形成区，对漏极-源极形成区分别开口。接着，在不去除抗蚀膜R15C而让其存留的情况下，向开口的漏极-源极形成区内注入n型杂质离子。
具体而言，如图41所示，首先，在除高压nMOS区HVn的元件形成区外的其它区域，形成所述抗蚀膜R15C，通过蚀刻将高压晶体管区HV的不需要的氧化膜112去除。据此，在高压nMOS区HVn元件形成区，在对漏极-源极形成区分别实施开口的同时，隔离栅极氧化膜112Gn。接着，利用所述抗蚀膜R15C作为掩膜注入n型杂质离子。本实施例中注入的是50keV能量的砷离子(As+)。
据此，至少在高压nMOS区HVn的元件形成区中，n型杂质离子被注入进漏极-源极形成区内。
图42是本实施例的制造工艺中，形成低压晶体管的漏极区及源极区步骤的剖面示意图。对于图42所示步骤，与图25所示步骤相比较即可明了，第十六抗蚀膜R16变化为抗蚀膜R16B。此抗蚀膜R16B仅在低压pMOS区LVp的元件形成区打开，而在包括高压pMOS区HVp的元件形成区的其它区域形成全面覆盖。因此，利用此抗蚀膜R16B，仅向低压pMOS区LVp的元件形成区注入p型杂质离子。
具体而言，如图42所示，首先，在除低压pMOS区LVp的元件形成区外的全部区域，形成所述抗蚀膜R16B，除了利用此抗蚀膜R16B作为掩膜外，在低压pMOS区LVp的元件形成区，分别利用栅极160Lp及侧壁119SW作为掩膜，注入p型杂质离子。本实施例中注入的是10keV能量的硼离子(B+)。
据此，在低压pMOS区LVp的元件形成区中，p型杂质离子被注入进漏极-源极形成区内。
图43是根据本发明实施例的制造工艺中形成高压晶体管的漏极区及源极区步骤的剖面示意图。对于图43所示步骤，与图25所示步骤相比较即可明了，第十六抗蚀膜R16变化为抗蚀膜R16C。此抗蚀膜R16C中，至少构成对高压pMOS区HVp的侧壁119SW及其周边的氧化膜112的覆盖，进一步形成抗蚀膜R16p。此外也构成对包括低压pMOS区LVp元件形成区在内的低压晶体管区LV区域的全面覆盖。这里，对于图43所示步骤，利用此抗蚀膜R16C，首先，通过蚀刻去除高压晶体管区HV的不再需要的氧化膜112，在高压pMOS区HVp的元件形成区，对漏极-源极形成区分别开口。接着，在不去除所述抗蚀膜R16C而让其存留的情况下，向开口的漏极-源极形成区注入p型杂质离子。
具体而言，如图43所示，首先，在除高压pMOS区HVp的元件形成区外的其它区域，形成该抗蚀膜R16C，通过蚀刻将高压晶体管区HV的不需要的氧化膜112去除。据此，在高压pMOS区HVp元件形成区，在对漏极-源极形成区实施开口的同时，隔离栅极氧化膜112Gp。接着，利用抗蚀膜R16C作为掩膜注入p型杂质离子。本实施例中注入的是10keV能量的硼离子(B+)。
据此，至少在高压pMOS区HVp的元件形成区中，p型杂质离子被注入进漏极-源极形成区内。
这样，对于图41所示步骤，与第一实施例的情况相同，当注入n型杂质离子时，由于将抗蚀膜R15C处的抗蚀膜R15n作为掩膜，因而可以防止在栅极氧化膜112Gn的变薄部分的补偿区136α和138α(参照图29)中注入n型杂质元素。同样，对于图43所示步骤，当注入p型杂质离子时，由于将抗蚀膜R16A处的抗蚀膜R16p作为掩膜，因而可以防止在栅极氧化膜112Gp的变薄部分的补偿区126α和128α(参照图29)中注入p型杂质元素。
另外，对于图41及图43所示步骤，与第一实施例的情况相同，利用抗蚀膜R15C和R16C，在高压MOS区的元件形成区，对漏极-源极形成区实施开口，而后，由于在向开口的漏极-源极形成区注入杂质离子时，不必去除此抗蚀膜R15A和R16A而继续使用，因而不会使抗蚀膜位置发生错动，可以保证向这些区域注入离子的准确性。
此外，本实施例中，由于对低压晶体管区LV的杂质离子注入与对高压晶体管区HV的杂质离子注入是分别进行的，故在图41及图43所示步骤中，包括低压MOS区的元件形成区的全部低压晶体管区LV，均被抗蚀膜R15C和R16C所覆盖。因此，对于图41及图43所示步骤，在高压MOS区的元件形成区，由于对漏极-源极形成区实施开口，即使利用抗蚀膜R15C和R16C进行蚀刻，对于低压MOS区的元件形成区，也不受任何蚀刻的影响，也不必担心由于蚀刻而去除因氧化膜而形成的侧壁119SW的一部分。
此外，在图40-图43所示步骤中，由于向nMOS的栅极160Hn和160Ln注入n型杂质元素，向pMOS的栅极160Hp和160Lp注入p型杂质元素，这样，各栅极160Hn、160Ln、160Hp、和160Lp成为低阻抗。
在图41和图43所示步骤中，对于高压晶体管区HV，即使是被nMOS或是pMOS形成的区域以外的LOCOS膜102夹在其中的区域，利用抗蚀膜R15C和R16C，通过采用蚀刻去除氧化膜112，分别实施开口，利用同样的抗蚀膜R15C和R16C，注入杂质离子。其结果为，即使是被这样的LOCOS膜102夹在其中的区域，也可以准确地注入离子，可以防止元件间分离不彻底的问题发生。
在图41和图43所示步骤中，对于进一步形成的抗蚀膜R15p和R16p，考虑其形成的尺寸精度，分别在栅极160Hn和160Hp的周边端部也形成覆盖。
另外，对于图40所示离子注入步骤、图41所示离子注入步骤、图42所示离子注入步骤、以及图43所示离子注入步骤，执行时都可以分别改变其顺序。
其次，根据本发明的实施例的制造工艺，在普通制造工艺如图27及图28所示硅化步骤之前，与第一实施例相同，追加图37及图38所示步骤。
如前所述，对于图37所示步骤，在衬底100整体表面上淀积形成第七氧化膜190后，对高压nMOS的栅极氧化膜112Gn和侧壁119SW以及对高压pMOS的栅极氧化膜112Gp和侧壁119SW的覆盖形成第十七抗蚀膜R17。因此，除被第十七抗蚀膜R17覆盖的部分外，通过蚀刻去除第七氧化膜190，如图38所示，形成保护高压nMOS的栅极氧化膜112Gn和侧壁119SW以及保护高压pMOS的栅极氧化膜112Gp和侧壁119SW的保护氧化膜190P。
此后，根据图27及图28所示步骤，对各晶体管的漏极、栅极、和源极区的表面实施硅化。
对于根据本发明的实施例，如图38所示，栅极氧化膜112Gp和112Gn的较薄部分由非常厚的第七氧化膜190覆盖而得到保护，因此，即使实施了图27及图28所示的硅化步骤，如图30所示，栅极氧化膜112Gp和112Gn的较薄部分的补偿区126α、128α、136α、和138α的表面区126Sα、128Sα、136Sα、和138Sα也不会被硅化。
以上情况说明，根据本发明的实施例，即便与普通制造工艺的情况相同，也可以高效率地在同一衬底100上形成高压晶体管与低压MOS晶体管。另外，特别是对于本实施例，其优点在于可以有效地防止普通制造工艺形成的高压晶体管的耐压能力降低的问题发生。
另外，根据本实施例的制造工艺形成的高压晶体管与图39所示高压晶体管，其构造基本相同。E、变化的实施例
此外，本发明的内容不只限于所述实施例或是实施形态，在不脱离其要点的范围内可以实施各种变化。
例如上述实施例中，作为防止栅极氧化膜的较薄部分被硅化的保护膜，举例说明的是氧化膜的形成情况，但并不局限于此，例如使用氮化硅膜(Si3N4)等也可以。即只要可以作为保护膜即可。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改，变化，和等同物由所附的权利要求书的内容涵盖。
附图标记说明
100...衬底
102...LOCOS膜
110...第一氧化膜
112...第二氧化膜
112Gn，112Gp...栅极氧化膜
114...第三氧化膜
116...第四氧化膜
116Gn，116Gp...栅极氧化膜
118...第五氧化膜
119...第六氧化膜
119SW...侧壁
120...n势阱
122...漏极补偿区
124...源极补偿区
126...漏极区
126Sα，128Sα，136Sα，138Sα...表面区
126α，128α，136α，138α...补偿区
128...源极区
128α...源极区
130...p势阱
132...漏极补偿区
134..源极补偿区
136...漏极区
136Sα，138Sα...表面区
136α，138α...补偿区
138...源极区
140...n势阱
142...漏极补偿区
144...源极补偿区
146...漏极区
148...源极区
150...p势阱
152...漏极补偿区
154...源极补偿区
156...漏极区
158...源极区
160...多晶硅膜
160H，160L...多晶硅区
160Hn，160Ln，160Hp，160Lp...栅极
180...钛膜
190...氧化膜
190P...保护氧化膜
HV...高压晶体管区
LV...低压晶体管区
R1...第一抗蚀膜
R10...抗蚀膜
R11...抗蚀膜
R12...抗蚀膜
R13...抗蚀膜
R14...抗蚀膜
R15...抗蚀膜
R15A...抗蚀膜
R15B...抗蚀膜
R15C...抗蚀膜
R15n...抗蚀膜
R15p...抗蚀膜
R16...抗蚀膜
R16A...抗蚀膜
R16B...抗蚀膜
R16C...抗蚀膜
R16p...抗蚀膜
R17...抗蚀膜
R2...第二抗蚀膜
R3...第三抗蚀膜
R4...第四抗蚀膜
R5...第五抗蚀膜
R6...抗蚀膜
R7...抗蚀膜
R7A...抗蚀膜
R8...抗蚀膜
R9...抗蚀膜

Claims (5)

1.一种半导体装置制造方法，用于在同一半导体衬底上制造具有不同漏极耐压能力的高压MOS晶体管与低压MOS晶体管的半导体装置，所述制造方法的特征在于包括以下步骤：
(a)在所述衬底的上方已形成的第一绝缘膜上形成栅极后，在包含所述栅极的所述衬底表面形成第二绝缘膜，通过蚀刻已形成的所述第二绝缘膜，在所述栅极的侧面形成由所述第二绝缘膜构成的侧壁；
(b)通过引入杂质元素，形成漏极区及源极区；
所述步骤(b)中包括：
(b1)至少打开所述高压MOS晶体管的所述漏极区及源极区的理应形成的漏极一源极形成区，形成至少对所述高压MOS晶体管的所述栅极与所述漏极区或所述源极区之间应形成补偿区的补偿形成区进行覆盖的第一掩膜；
(b2)利用已有的所述第一掩膜，在所述衬底上已形成的所述绝缘膜内，通过蚀刻至少将所述漏极-源极形成区上的绝缘膜去除；以及
(b3)利用已有的所述第一掩膜，在所述漏极-源极形成区引入所述杂质元素。
2.根据权利要求1所述的半导体装置制造方法，其特征在于，
所述步骤(a)中，所述第二绝缘膜的厚度比标准厚度厚；
所述步骤(b1)中，作为所述第一掩膜，除了在所述漏极-源极形成区上以外，在所述低压MOS晶体管的应形成元件的元件形成区进一步打开形成掩膜；以及
所述步骤(b3)中，除了已开口的所述漏极-源极形成区以外，在所述元件形成区也引入所述杂质元素。
3.根据权利要求2所述的半导体装置制造方法，其特征在于所述标准厚度约为1300。
4.根据权利要求1所述的半导体装置制造方法，其特征在于，
所述步骤(b1)中，作为所述第一掩膜，除了在所述补偿形成区以外，也形成对所述低压MOS晶体管的应形成元件的元件形成区进一步覆盖的掩膜；
(b4)形成至少在所述低压晶体管的所述元件形成区之上打开的第二掩膜；以及
(b5)利用已有的所述第二掩膜，至少在所述元件形成区引入所述杂质元素。
5.根据权利要求1或4所述的半导体装置制造方法，其特征在于还包括：
(c)在已有的所述栅极、漏极区与源极区上形成金属膜，通过对其热处理使构成所述栅极、漏极区及源极区的各自的半导体的至少一部分与所述构成金属膜的金属相融合的硅化步骤；
所述步骤(c)中包括，
(c1)至少在所述补偿形成区上形成保护膜。
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