WO1998020564A1 - Semiconductor integrated circuit device and its manufacture - Google Patents

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WO1998020564A1
WO1998020564A1 PCT/JP1997/003964 JP9703964W WO9820564A1 WO 1998020564 A1 WO1998020564 A1 WO 1998020564A1 JP 9703964 W JP9703964 W JP 9703964W WO 9820564 A1 WO9820564 A1 WO 9820564A1
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semiconductor region
semiconductor
conductivity type
external terminal
integrated circuit
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Application number
PCT/JP1997/003964
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English (en)
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Inventor
Hiroyasu Ishizuka
Kousuke Okuyama
Katsuhiko Kubota
Original Assignee
Hitachi, Ltd.
Hitachi Microcomputer System, Ltd.
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor integrated circuit device and a technology for manufacturing the same, and more particularly to a semiconductor integrated circuit device having a thyristor-structured protection circuit and a technology effective when applied to the technology for manufacturing the same.
  • miniaturized elements and wiring have the problem that they are extremely vulnerable to overvoltages such as static electricity and are liable to break down.
  • This protection circuit is electrically connected to a wiring path connecting the external terminal and the internal circuit.
  • a thyristor of p +, n, p, n + is connected between the external terminal and the ground potential. It is configured to be electrically connected to.
  • the discharge path differs depending on the polarity of the externally applied voltage.When the externally applied overvoltage is positive, it is discharged by the thyristor operation, and when it is negative, it is discharged by the lateral bipolar transistor operation. Structure.
  • protection circuit examples include, for example, I-III, 1991, Custom Integrated Circuit Conference, Section 27.2.1 (IEEE, 1991, CUSTOM INTEGRATED CONFERENCE 27.
  • This document describes the use of a parasitic bipolar transistor with a large driving capability as a protection element. Therefore, the surge current can be satisfactorily released, and the withstand voltage of Electro Static Discharge (hereinafter referred to as ESD) can be improved.
  • ESD Electro Static Discharge
  • the present inventor has found that the protection circuit having the thyristor structure described above has a problem that a difference occurs in the ESD resistance depending on the polarity of the overvoltage applied from the outside.
  • the holding voltage in the case of thyristor discharge (when a positive overvoltage is applied), the holding voltage is low, and the energy consumed in the discharge path is dispersed in a small state. High durability, but in the case of lateral bipolar transistor discharge (when a negative overvoltage is applied), the holding voltage is high, the amount of energy consumed in the discharge path is large, and the discharge current concentrates on the reverse junction. A problem arises that ESD resistance is low because of ease.
  • an object of the present invention is to provide a technique capable of eliminating a difference in ESD resistance due to the polarity of an overvoltage applied to an external terminal and improving the ESD resistance of the semiconductor integrated circuit device against both positive and negative overvoltages. It is in.
  • the semiconductor integrated circuit device is a semiconductor integrated circuit device provided with a thyristor structure protection element electrically connected between an external terminal and a ground potential on a semiconductor substrate, wherein the external terminal and the external terminal A diode functioning as a protection element is electrically connected to a ground potential so that a connection direction becomes a forward direction when a negative overvoltage is applied to the external terminal.
  • a diode that releases the negative overvoltage is added. Since it can be quickly released to the external terminal side, it is possible to improve the ESD resistance against negative overvoltage. That is, according to the present invention, it is possible to obtain high ESD resistance against both positive and negative overvoltages applied to the external terminals, so that it is possible to improve the yield and reliability of the semiconductor integrated circuit device. Become.
  • the protection circuit element is composed of a diode with a relatively small occupation area, so that both the positive and negative overvoltages applied to the external terminals can be prevented without significantly increasing the overall occupation area of the protection circuit. High ESD resistance can be obtained.
  • the protection element having a thyristor structure is formed in an upper layer of the semiconductor substrate, and a first semiconductor region having a conductivity type opposite to that of the semiconductor substrate;
  • a second semiconductor region formed in the upper layer of the semiconductor substrate and separated from the first well, and having a conductivity type opposite to that of the semiconductor substrate;
  • a third semiconductor region formed at least between the first semiconductor region and the second semiconductor region on the semiconductor substrate, wherein the third semiconductor region is of a conductivity type opposite to the first semiconductor region;
  • a fourth semiconductor region which is formed of a region, and is electrically connected to the external terminal, and is formed in the first semiconductor region adjacent to the fourth semiconductor region, and is opposite to the first semiconductor region.
  • a fifth semiconductor region composed of a conductive semiconductor region, and electrically connected to the external terminal;
  • a part is disposed in the first semiconductor region, and another part is disposed in a region between the first semiconductor region and the second semiconductor region, and a sixth semiconductor having the same conductivity type as the first semiconductor region.
  • a part is arranged in the second semiconductor region, and another part is arranged in a region between the first semiconductor region and the second semiconductor region so as to be separated from the sixth semiconductor region;
  • a seventh semiconductor region which is configured by a semiconductor region of the same conductivity type as the semiconductor region, and is electrically connected to the ground potential;
  • the diode has an eighth semiconductor region having a conductivity type opposite to that of the first semiconductor region, and electrically connects the eighth semiconductor region to a ground potential, and is provided in the first semiconductor region. Things.
  • the resistance in the overcurrent discharge path can be reduced, so that the overcurrent can be quickly released.
  • the fourth semiconductor region and the eighth semiconductor region are arranged such that long sides thereof are opposed to each other in parallel.
  • the width of the overcurrent discharge path can be widened, and the resistance of the overcurrent discharge path can be reduced, so that the resistance of the overcurrent discharge path can be reduced. It is possible to escape.
  • a fifth semiconductor region forming a protection element having the thyristor structure and an eighth semiconductor region forming a protection element using the diode are simultaneously performed using the same photoresist pattern as a mask.
  • the semiconductor integrated circuit device of the present invention includes an external terminal for a signal to which a signal is input from the outside, an external terminal for a reference potential to which a reference potential is supplied from the outside, a protection element having a thyristor structure, and a diode.
  • a protection circuit comprising: a protection element having a structure; and a protection element having a thyristor structure and a protection element having a diode structure connected in parallel between the external terminal for signal and the external terminal for reference potential.
  • the protection element having the thyristor structure includes:
  • a second semiconductor region of a first conductivity type formed at a position separated from the first semiconductor region in the semiconductor substrate;
  • a fourth semiconductor region of the first conductivity type formed in the first semiconductor region of the first conductivity type and electrically connected to the external terminal for signal;
  • a fifth semiconductor region of a second conductivity type formed in the first semiconductor region of the first conductivity type and electrically connected to the external terminal for signal;
  • a first conductive type sixth semiconductor region formed so as to be partially disposed in the first conductive type first semiconductor region and the second conductive type third semiconductor region in the semiconductor substrate;
  • the semiconductor substrate is formed so as to be partially disposed in the second semiconductor region of the first conductivity type and the third semiconductor region of the second conductivity type, and is electrically connected to the external terminal for the reference potential.
  • a semiconductor integrated circuit device of the present invention includes a semiconductor substrate, an MIS transistor formed on the semiconductor substrate and having a gate, a source and a drain, and an MIS transistor formed on the semiconductor substrate and transmitting an external signal to the MIS transistor.
  • Input to the gate An external terminal for a signal electrically connected to a gate of the MIS transistor; and an MIS transistor formed on the semiconductor substrate for supplying a reference potential from outside to a source of the MIS transistor.
  • An external terminal for reference potential electrically connected to a source of the transistor; and an external terminal formed on the semiconductor substrate and electrically connected between the external terminal for signal and the external terminal for reference potential.
  • a contact is made between the protection element having the thyristor structure and the protection element having the diode structure and the gate of the MIS transistor, and between the external terminal for the signal and the external terminal for the reference potential. It is, when the voltage greater than the normal operation to the MIS transistor is applied, in which a protective element that functions to reduce the potential difference between the source and the gate of the MIS transistor formed in the semiconductor substrate.
  • the semiconductor integrated circuit device of the present invention has an external terminal for a signal to which a signal is input from the outside, an external terminal for a reference potential to which a reference potential is supplied from the outside, a source, a drain, and a gate, An MIS transistor whose gate is electrically connected to an external terminal for signal and whose source is electrically connected to an external terminal having a reference potential, a thyristor-structured protection element, and a diode-structured protection element are formed on a semiconductor substrate.
  • a semiconductor integrated circuit device in which the protection element having a thyristor structure and the protection element having a diode structure are connected in parallel between an external terminal for the signal and an external terminal for the reference potential.
  • the protection element having the thyristor structure includes:
  • a first semiconductor region formed at a position separated from the first semiconductor region in the semiconductor substrate
  • a first conductive type sixth semiconductor region formed so as to be partially disposed in the first conductive type first semiconductor region and the second conductive type third semiconductor region in the semiconductor substrate;
  • the semiconductor substrate is formed so as to be partially disposed in the second semiconductor region of the first conductivity type and the third semiconductor region of the second conductivity type, and is electrically connected to the external terminal for the reference potential.
  • FIG. 1 is a circuit diagram of a protection circuit of a semiconductor integrated circuit device according to an embodiment of the present invention
  • FIG. 2 is a plan view of a main part in a protection circuit region of the semiconductor integrated circuit device of FIG. 1, and FIG. III-III cross-sectional view
  • FIG. 4 is a cross-sectional view of a main part during the manufacturing process of the semiconductor integrated circuit device of FIGS. 1-3
  • FIG. 5 is a manufacturing process following the FIG. 4 of the semiconductor integrated circuit device of FIGS. 1-3
  • 6 is a cross-sectional view of a main part of the semiconductor integrated circuit device of FIGS. 1 to 3 during a manufacturing process following FIG. 5
  • FIG. 7 is a semiconductor integrated circuit according to another embodiment of the present invention.
  • FIG. 8 is a circuit diagram of a protection circuit of the device
  • FIG. 8 is a plan view of a main part in a protection circuit region of the semiconductor integrated circuit device of FIG. 7
  • FIG. 9 is a cross-sectional view taken along line IX-IX of FIG. 8
  • FIG. 11 is a main part circuit diagram of a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 12 is a graph showing the discharge time of charges on the input side and the output side of the peripheral circuit of FIG. 11, and
  • FIG. 13 is a semiconductor according to another embodiment of the present invention.
  • FIG. 14 is a main part circuit diagram of a semiconductor integrated circuit device according to another embodiment of the present invention
  • FIG. 15 is a protection circuit of the semiconductor integrated circuit device of FIG. FIG.
  • FIG. 16 is a cross-sectional view taken along the line XY of FIG. 15
  • FIG. 17 is a cross-sectional view of a peripheral circuit of the semiconductor integrated circuit device of FIG. 10
  • FIG. 18 is another embodiment of the present invention.
  • FIG. 19 is a main part circuit diagram of a semiconductor integrated circuit device in the form of FIG.
  • FIG. 20 is a plan view of a protection circuit of the circuit device
  • FIG. 20 is a cross-sectional view taken along line XY of FIG. 19
  • FIG. 21 is a circuit diagram of a main part of a semiconductor integrated circuit device according to another embodiment of the present invention.
  • 22 is a plan view of the protection circuit of the semiconductor integrated circuit device of FIG. 21,
  • FIG. 23 is a cross-sectional view taken along the line XY of FIG.
  • FIG. 22 is a semiconductor integrated circuit according to another embodiment of the present invention.
  • FIG. 25 is a plan view of the protection circuit of the semiconductor integrated circuit device of FIG. 24,
  • FIG. 26 is a cross-sectional view taken along the line X--Y of FIG. 25, and
  • FIG. 28 is a main part circuit diagram of a semiconductor integrated circuit device according to another embodiment of the present invention
  • FIG. 29 is a circuit diagram of the main part of the semiconductor integrated circuit device according to another embodiment of the present invention.
  • the circuit diagram of the protection circuit studied as a technology FIG. 30 is a plan view of the protection circuit of FIG. 29, FIG. 31 is a cross-sectional view of the protection circuit of FIG. 30 along the line XX, and
  • FIG. Considered as reference technology Illustration of a side circuit, 3 3 is a graph showing the discharge time of the input side and the output side and the charge in the peripheral circuit of FIG 2.
  • FIG. 1 is a circuit diagram of a protection circuit of a semiconductor integrated circuit device according to an embodiment of the present invention
  • FIG. 2 is a plan view of a main part in a protection circuit region of the semiconductor integrated circuit device of FIG. 1
  • FIG. FIGS. 4 to 6 are cross-sectional views taken along the line III-III, and FIGS.
  • FIG. 29 Before describing the semiconductor integrated circuit device of the first embodiment, a protection circuit of the semiconductor integrated circuit device studied by the present inventors will be described with reference to FIGS. 29 to 31.
  • FIG. 29 First, before describing the semiconductor integrated circuit device of the first embodiment, a protection circuit of the semiconductor integrated circuit device studied by the present inventors will be described with reference to FIGS. 29 to 31.
  • FIG. 29 First, before describing the semiconductor integrated circuit device of the first embodiment, a protection circuit of the semiconductor integrated circuit device studied by the present inventors will be described with reference to FIGS. 29 to 31.
  • FIG. 29 shows a circuit diagram of a protection circuit studied by the present inventors.
  • the protection circuit 30 is electrically connected to a wiring path connecting the external terminal 31 and the internal circuit 32.
  • the protection circuit 30 is composed of a thyristor composed of two bipolar transistors Q30a and Q30b, and is electrically connected between the external terminal 31 and the ground potential GND.
  • the bipolar transistor Q30a is a pnp type bipolar transistor.
  • the emitter is electrically connected to the external terminal 31, and the collector is electrically connected to the base of the bipolar transistor Q30b.
  • bipolar transistor Q30a is electrically connected to external terminal 31 and the collector of bipolar transistor Q30b.
  • the emitter of the bipolar transistor Q30b is electrically connected to the ground potential GND.
  • FIG. 30 and FIG. 31 show an example of a device structure in the protection circuit.
  • FIG. 30 is a plan view thereof
  • FIG. 31 is a sectional view taken along line XX of FIG.
  • the semiconductor substrate 33 is made of, for example, p-type silicon (S i) single crystal, and an n-well 34 n is formed in an upper layer portion thereof, and a p-well 34 p is formed in other regions.
  • a field insulating film 35 made of, for example, silicon dioxide (Si 2 ) is formed on the main surface of the semiconductor substrate 33.
  • an n + type semiconductor region 36n1 and a p + type semiconductor region 36p are formed in an upper layer of the n-type well 34n surrounded by the field insulating film 35.
  • the n + type semiconductor region 36 n 1 and the p + type semiconductor region 36 p are electrically connected to the external terminal 31 through the connection hole 37.
  • n + -type semiconductor regions 36 n2 and 36 n 3 are formed in a region surrounded by the field insulating film 35 and straddling the n-type well 34 n and the p-type well 34 p. .
  • the n + type semiconductor region 36 n 3 is electrically connected to the ground potential GND through the connection hole 37.
  • the thyristor when a negative voltage is applied to the external terminal 31 from the outside, the thyristor does not operate, and the ⁇ + semiconductor region 36 nl ( ⁇ 34 34 ⁇ ), ⁇ 34 34 ⁇ ( ⁇ type semiconductor substrate 33 ), The lateral bipolar transistor operates on the path of ⁇ + semiconductor region 36 ⁇ 3, and the external terminal 31 and the ground potential GND are brought into a conductive state and discharged.
  • the thyristor discharge In the case (when a positive overvoltage is applied), the holding voltage is low (1-2 V), the amount of energy consumed in the discharge path is small, and it is dispersed in a state, so the ESD resistance is high, but the lateral bipolar transistor In the case of discharge (when a negative overvoltage is applied), the holding voltage is high (7-12 V), the amount of energy consumed in the discharge path is large, and the discharge current tends to concentrate on the reverse junction, so that ESD The problem of low resistance arises.
  • the configuration of the protection circuit is as follows.
  • the protection circuit 1 of the first embodiment is electrically connected to a path connecting the external terminal 2 and the peripheral circuit 3 of the semiconductor integrated circuit device, and an overvoltage is applied to the external terminal 2.
  • This is a circuit that functions to quickly release charge in such a case and prevent high voltage from being applied to the internal circuit of the semiconductor integrated circuit device.
  • the protection circuit 1 includes two bipolar transistors Q1a and Q1b electrically connected between an external terminal 2 and a ground potential GND, and a diode D1.
  • the bipolar transistors Q 1 a and Q 1 b constitute a thyristor, and operate when a positive overvoltage is applied to the external terminal 2 to release electric charge.
  • the emitter of the bipolar transistor Q 1 a is electrically connected to the external terminal 2.
  • the base of bipolar transistor Q1a is electrically connected to external terminal 2 and the collector of bipolar transistor Q1b. Further, the collector of bipolar transistor Q1a is electrically connected to the base of bipolar transistor Q1b.
  • the emitter of the bipolar transistor Q 1 b is electrically connected to the ground potential GND.
  • the diode D1 operates when a negative overvoltage is applied to the external terminal 2. To let the charge escape.
  • This diode D 1 is electrically connected between the collector and the emitter of the bipolar transistor Q lb so that the connection direction is forward when a negative overvoltage is applied to the external terminal 2. .
  • the overcurrent flows from the ground potential GND to the external terminal 2 via the diode D1.
  • the protection element is constituted by the diode D1
  • the layout area of the protection element does not increase significantly.
  • the external terminal 2 is a terminal for leading out an electrode of the semiconductor integrated circuit in the semiconductor chip, and is electrically connected to an internal circuit of the semiconductor integrated circuit device via the peripheral circuit 3.
  • the peripheral circuit 3 is provided between the outside and the inside of the semiconductor integrated circuit device, such as an input circuit, an output circuit, or an input / output bidirectional circuit, for example, to adjust electrical levels and adjust timing. Interface circuit.
  • the protection circuit 1 may be incorporated, for example, only in the preceding stage of the input circuit or only in the preceding stage of the output circuit, or may be incorporated in the preceding stage of the peripheral circuits of both the input circuit and the output circuit.
  • FIGS. 2 and 3 show an example of a device structure in the protection circuit of the semiconductor integrated circuit device of FIG.
  • FIG. 2 is a plan view
  • FIG. 3 is a cross-sectional view taken along a line III-III of FIG.
  • the semiconductor substrate 4 is made of, for example, a single crystal of p-type silicon (S i), and has n ⁇ -el (first semiconductor region and second semiconductor region) 5 n 1, 5 n 2 and p- ⁇ 5 p (5pl-5p3) are formed.
  • the n-wells 5n1 and 5n2 are formed as rectangular isolated regions, each of which contains, for example, an n-type impurity such as phosphorus or arsenic (A s).
  • the p-well (third semiconductor region) 5 p (5 pl to 5 p 3) is formed adjacent to and surrounding the n-well 5 n1, 5 n 2, and the p-well 5 p For example, it contains boron as a p-type impurity.
  • a field insulating film 6 is formed on the main surface of the semiconductor substrate 4.
  • the field insulating film 6 is made of, for example, silicon dioxide (Si 2 ) and has an element isolation function or an intra-element isolation function.
  • the diode D1 described above mainly includes an n-type well 5n1 and an n + type semiconductor region (fourth semiconductor region) 7n1 and ap + type semiconductor region (eighth semiconductor region) formed in an upper layer thereof. 7 p 1
  • the n + -type semiconductor region 7 n 1 contains, for example, an n-type impurity such as phosphorus or As, and is connected to the first layer through a connection hole 9 a formed in the interlayer insulating film 8 a on the semiconductor substrate 4. 10a, and electrically connected to the external terminal 2.
  • the p + type semiconductor region 7 p 1 contains, for example, boron as a p-type impurity, and is electrically connected to the first layer wiring 10 b through a connection hole 9 b formed in the interlayer insulating film 8 a. Connected, and electrically connected to ground potential GND.
  • the p + type semiconductor region 7 p 1 is provided in the n-type well 5 n 1 provided with the n + type semiconductor region 7 n 1. That is, by providing the p + type semiconductor region 7 p 1 and the above n + type semiconductor region 7 n 1 in the same n ⁇ 5 n 1, it is possible to reduce the resistance value between them. I have.
  • the P + -type semiconductor region 7 p 1 is arranged such that its long side is parallel to the long side of the n + -type semiconductor region 7 n 1. That is, the long sides of the p + -type semiconductor region 7 p 1 and the n + -type semiconductor region 7 ⁇ 1 are opposed to each other, and a wide path width of the current flowing therebetween can be secured. It is possible to reduce the resistance between them.
  • the resistance of the discharge path of the overcurrent flowing when a negative voltage is applied to the external terminal 2 can be reduced, so that the overcurrent can be quickly released. It has become.
  • the above-described bipolar transistor Q1a mainly includes a p + -type semiconductor region (fifth semiconductor region) 7p2, an n-type semiconductor region 5nl, an n + -type semiconductor region 7n2, and a p-type semiconductor region 7n2. And two.
  • the p + -type semiconductor region 7 p 2 is formed to extend in parallel with and adjacent to the above-mentioned n + -type semiconductor region 7 n 1 in the n ⁇ -type 5 n 1 region. Element is contained.
  • the p + -type semiconductor region 7 p 2 is connected to the first-layer wiring 10 O a through a connection hole 9 c formed in the interlayer insulating film 8 a, and is further electrically connected to the external terminal 2.
  • the n + -type semiconductor region 7 n 2 is formed so as to extend in parallel with and adjacent to the above-mentioned p + -type semiconductor region 7 p 2 so as to straddle the n-type well 5 n 1 and the p-type well 5 p 2. And contains, for example, n-type impurity phosphorus or As.
  • the above-described bipolar transistor Q 1 b mainly includes an n + type semiconductor region 7 112 (11 well 511), a p type well 5 p 2, and an n + type semiconductor region (seventh semiconductor region) 7 n 3 (n type well) 5 n 2).
  • the n + -type semiconductor region 7 n 3 is formed so as to extend in parallel with the n + -type semiconductor region 7 n 2 so as to extend over the p-type well 5 p 2 and the n-type well 5 n 2. It contains pure phosphorus or As.
  • the n + type semiconductor region 7 n 3 is connected to the first layer wiring 1 O c through a connection hole 9 d formed in the interlayer insulating film 8 a, and is further electrically connected to the ground potential GND.
  • the above-mentioned interlayer insulating film 8a is made of, for example, SiO 2
  • the first-layer wirings 10a to 10c are made of, for example, aluminum (A 1) or an A 1 —S i —Cu alloy.
  • FIG. 4 is a fragmentary cross-sectional view of the semiconductor integrated circuit device of First Embodiment during a manufacturing step thereof.
  • the semiconductor substrate 4 is made of a p-type Si single crystal, on which n ⁇ wells 5 n1, 5 n 2 and p ⁇ wells 5 p (5 pl to 5 p 3) are formed, and the field insulation is provided.
  • the film 6 is formed.
  • a photoresist pattern 11a that exposes the n + -type semiconductor region and covers other regions is formed by photolithography.
  • n + type semiconductor region using the photoresist pattern 11a as a mask, for example, phosphorus or As of a p-type impurity is ion-implanted or the like.
  • the photoresist pattern 11a for example, phosphorus or As of a p-type impurity is ion-implanted or the like.
  • the photoresist pattern 1 is exposed such that the p + type semiconductor region is exposed and the other region is covered.
  • 1b is formed by a photolithography technique.
  • boron or boron fluoride (BF 2 ) of a p-type impurity is injected into the semiconductor substrate 4 by ion implantation or the like. Introduce.
  • the semiconductor substrate 4 is subjected to a heat treatment, so that the p + type semiconductor regions 71, 7p2 and n are formed on the semiconductor substrate 4 as shown in FIG. + -Type semiconductor regions 7 n 1 to 7 n 3 are formed.
  • connection hole 9 a to 9 d to the predetermined position are simultaneously drilled by photolithography technology and dry etching technology.
  • first layer wirings 10a to 10c are formed.
  • the semiconductor integrated circuit device may be manufactured through a wiring forming step, a surface protection film forming step, and the like in a normal semiconductor integrated circuit device manufacturing process, and a description thereof will not be repeated.
  • the following effects can be obtained.
  • diode D 1 as a protection element, if a negative overvoltage is applied to external terminal 2, the overcurrent will flow from ground potential GND to external terminal 2 via diode D 1.
  • ESD immunity to negative overvoltage can be improved. That is, in the first embodiment, a high ESD resistance can be obtained with respect to both positive and negative overvoltages applied to the external terminal 2, thereby improving the yield and reliability of the semiconductor integrated circuit device. It becomes.
  • the ESD resistance to both positive and negative overvoltages applied to the external terminals is improved without significantly increasing the overall occupation area of the protection circuit. It is possible to do.
  • FIG. 7 is a circuit diagram of a protection circuit of a semiconductor integrated circuit device according to another embodiment of the present invention
  • FIG. 8 is a plan view of a main part in a protection circuit region of the semiconductor integrated circuit device of FIG. 7, and
  • FIG. 9 is a sectional view taken along line IX-IX in FIG.
  • a diode D2 is further added to the protection circuit described in the first embodiment.
  • This diode D 2 is a protection element that operates when a negative overvoltage is applied to the external terminal 2 and releases the charge.When the negative overvoltage is applied to the external terminal 2, the connection direction is forward. Is electrically connected between the external terminal 2 and the ground potential GND so that
  • the diode D2 may be provided only in the preceding stage of the input circuit or only in the preceding stage of the output circuit, or may be provided in the preceding stage of the peripheral circuits of both the input circuit and the output circuit.
  • FIGS. 8 and 9 show an example of the device structure of the protection circuit in the semiconductor integrated circuit device according to the second embodiment.
  • FIG. 8 is a plan view
  • FIG. 9 is a sectional view taken along line IX-IX of FIG.
  • the p + type semiconductor region (ninth semiconductor region) 7 P3 is formed so as to surround the diode D 1 and the bipolar transistors Q 1 a and. .
  • the p + -type semiconductor region 7 p 3 contains, for example, boron as a p-type impurity, and the impurity becomes the same mask when ion-implanting the other p + -type semiconductor regions 7 p 1 and 7 p 2. Are injected simultaneously.
  • the p + type semiconductor region 7 p 3 is electrically connected to the first layer wiring 1 O d through a connection hole 9 e formed in the interlayer insulating film 8 a and further electrically connected to the ground potential GND. It is connected.
  • the above-mentioned diode D2 mainly includes the p + type semiconductor region 7p1, the p-type well 5p, the p-type semiconductor substrate 4, the n-type well 5n1, and the n + type semiconductor region. It is composed of the area 7 n 1.
  • the second embodiment has a structure in which diode D2 is arranged to surround diode D1 and bipolar transistors Q1a and 1b. Therefore, in the second embodiment, when a negative overvoltage is applied to the external terminal 2, the overcurrent spreading to the formation region of the protection circuit 1 on the semiconductor substrate 4 is increased more quickly than in the first embodiment. Can be discharged.
  • ground power supplies GND and GND 1 are basically electrically connected to an external terminal for supplying the ground power.
  • the ground power supply GND 2 is a power supply generated by an internal power supply of the semiconductor integrated circuit device, and is electrically connected to an external terminal for supplying ground power through the internal power supply.
  • the circuit structure of the semiconductor integrated circuit device according to the third embodiment will be described with reference to FIGS.
  • the circuit configuration of the protection circuit 1 is the same as that of the first embodiment, the detailed description is omitted.
  • the emitter of the bipolar transistor Q la forming the thyristor and the p-type semiconductor region of the diode D 1 are arranged in the same well.
  • the peripheral circuit 3 at the subsequent stage of the protection circuit 1 has a resistor R1 for the protection circuit, diodes D3 and D4 for the protection circuit at the subsequent stage, and an inverter I NVI for the input circuit at the subsequent stage.
  • This inverter I NV 1 is configured by connecting a p-channel type MOS FET Q 2a and an n-channel type MOSFET Q 2b in series between a power supply V CC and a ground power supply GND. Is electrically connected to the internal circuit of the semiconductor integrated circuit device. Note that the ground power supply GND of the protection circuit 1 and the grounding power supply GND of the resistor R1, the diodes D3, D4, and the inverter I NV1 for the protection circuit are common.
  • the protection circuit resistor R 1 is connected between the external terminal 2 and the input of the inverter I NV 1, is provided after the protection circuit 1, and is provided before the protection circuit diodes D 3 and D 4. It is electrically connected, prevents overcurrent from flowing into the inverter I NV 1 and increases the impedance seen from the external terminal 2 side, thereby It has a function of facilitating the charge charged on the input-side wiring and the like of the input terminal NV1 to escape to the external terminal side through the diodes D3 and D4 and the power supply wiring.
  • Diodes D 3 and D 4 for the protection circuit are connected in reverse direction between the gate electrode of the inverter I NV 1 and the power supply V CC, and between the gate electrode of the input and the ground power supply GND.
  • the inverter I is connected.
  • the potential of the input wiring of NV1 (including the metal wiring and gate electrode on the input side) and the level on the semiconductor substrate side where the MOS FETQ2a and Q2b of the inverter I NV1 are arranged or their MOSOS FETQ2a, It has the function of preventing the occurrence of a difference between the potential of the semiconductor region (diffusion layer) for the source and drain of Q 2b.
  • the diodes D3 and D4 are arranged in a different level from the diode D1 of the above-described protection circuit 1 on the semiconductor substrate as described later.
  • FIG. 32 shows reference technologies in which no protection circuit (resistor R1, diode D3, D4) is provided in the input stage of inverter I NV1.
  • FIG. 32 shows an inverter I NV31 driven by a power supply VCC31.
  • the inverter I NV 31 includes a p-channel type MOS FET Q 31 a and an n-channel type MOS FET Q 31 b connected in series between a power supply VCC 31 and a ground power supply GND.
  • the symbol qg indicates the electric charge charged on the input wiring side (including the metal wiring and the gate electrode) of the inverter I NV31
  • the symbol q Sd indicates the output side of the inverter I NV 31 (MOS of the inverter I NV 1).
  • FIG. 33 shows the relationship between the discharge time and the charge amount (potential difference) in this case.
  • the major difference is that there is a large difference in the discharge time between the charge qg on the input side and the charge q Sd on the output side of the MOS ⁇ FETs Q31a and Q31b.
  • MOS-FET Q 31a, Q 31b Instantaneously, a high potential difference is applied to the gate insulating film, which results in gate dielectric breakdown.
  • the resistor R 1 for the protection circuit and the diodes D 3 and D 4 are connected to the input stage of the inverter I NV 1.
  • the charge q sd charged on the output wiring side of the inverter I NV 1 can be quickly discharged to the input wiring side through the diodes D3 and D4. I have. This makes it possible to reduce the difference in discharge time between the charge qg on the input wiring side of the inverter I NV1 and the charge q Sd on the output side of the inverter I NV 1 as shown in FIG. .
  • the elements for the protection circuit in the peripheral circuit 3 are not limited to the diodes D3 and D4, but can be variously changed.
  • a p-channel type MOSFET Q3a and an n-channel type MOSFET Q3b may be diode-connected as shown in FIG.
  • the MOS-FET can lower the break-down voltage by about 1 V as compared with the diode, a structure in which the above-described charge discharging operation is easily performed is obtained. Therefore, it is possible to quickly discharge the charge.
  • a bipolar transistor may be diode-connected.
  • the bipolar transistor has a higher driving capability than the diode, and thus has a structure capable of quickly discharging the above-described charges.
  • the diode D 1 in the protection circuit 1 and the ground power supply GND 1 for the bipolar transistors Q la and Q lb, the diodes D 3 and D 4 in the peripheral circuit 3 and the inverter I NV 1 Ground power supply GND 2 is electrically separated.
  • the ground power supply voltage is supplied to the protection circuit 1 and the peripheral circuit 3 through separate ground power supply wires.
  • the potentials of the ground power supplies GND1 and GND2 may be equal or different. in this way By separating the ground power supplies GND1 and GND2, it is possible to prevent the potential of the ground power supply of the other circuit from fluctuating due to the potential fluctuation occurring on one circuit side.
  • FIGS. 15 and 16 are a plan view corresponding to the protection circuit 1 of FIG. 10 and a cross-sectional view taken along the line XY.
  • the same hatching is applied to the same region to facilitate the drawing.
  • the device structure of the protection circuit 1 is basically the same as that of the first embodiment.
  • the diode D1 is provided in the same n ⁇ -el 5 n1 as the bipolar transistors Q la and Q lb (thyristor) so as to be close to each other.
  • the wiring structure (wiring layout and wiring connection, etc.) will be mainly described in detail.
  • the bipolar transistors Q la and Q lb constituting the thyristor are electrically connected to the external terminal 2 via the first layer wiring 10a and the second layer wiring 12a.
  • Pattern shape of the first layer wiring 1 0 a is, n + -type semiconductors region 7 n 1 and p + -type semiconductor regions 7 p 2 a is formed in a rectangular shape so as to cover les, Ru.
  • the first-layer wirings 10 b and 10 c are integrally formed, and the pattern shape covers each of the p + type semiconductor region 7 p 1 and the n + type semiconductor region 7 n 3, and
  • the first layer wirings 10b and 10c are formed in a U-shape so as to be electrically connected to each other. These first layer wirings 10a to 10c are covered with an interlayer insulating film 8b.
  • the interlayer insulating film 8 b is made of, for example, S i 0 2, etc., on its upper surface, for example A 1 or A 1- S i-C second layer wiring made of u alloy 1 2 to l 2 c is the form Has been established.
  • the second-layer wiring 12a is electrically connected to the first-layer wiring 10a through the connection hole 9e.
  • the pattern shape of the second layer wiring 1 2a is basically a part of the n + type semiconductor region 7 n 2, the P + type semiconductor region 7 p 2, the n + type semiconductor region 7 n 1, and the p + type It is formed in a rectangular shape so as to cover the semiconductor region 7P1 and a part of the p-well 5p1.
  • the second-layer wiring 12a integrally has a narrow pattern portion 12a1 in a part thereof. In the pattern portion 12a1, a part of the second-layer wiring 12a extends in the upward direction in FIG. 15 and its tip is bent perpendicularly to the extending direction. of It is formed to extend slightly to the right.
  • This pattern portion 12a1 is electrically connected to one end of the first layer wiring 10e through the connection hole 9f.
  • the other end of the first-layer wiring 10e is electrically connected to the second-layer wiring 12b through the connection hole 9g.
  • the second layer wiring 12b is electrically connected to the resistor R1 for the protection circuit described with reference to FIG.
  • the second layer wiring 12c is electrically connected to the first layer wiring 10c through the connection hole 9h.
  • the second layer wiring 12 c is a wiring for supplying a ground power supply GND, and its pattern shape is formed to be relatively wide, and the n + type semiconductor region 7 n 2 and n ⁇ 5 n 2 And a strip pattern that covers a part of the p-well 5 p.
  • the interlayer insulating film 8c is made of, for example, SiO 2 or the like, and the external terminal 2 made of, for example, A1 or A1-Si-Cu alloy is formed on the upper surface thereof.
  • the second layer wiring 12c is electrically connected to the ground power supply GND.
  • the external terminal 2 is electrically connected to the second layer wiring 12a through the connection hole 9i.
  • the external terminal 2 is disposed above the field insulating film 6, and its pattern is formed in a substantially square shape. However, in this external terminal 2, a connection portion with the second layer wiring 12a (a portion where the connection hole 9i is arranged) is partially extended for the connection.
  • a bonding wire made of, for example, gold (Au) or A1 is directly bonded to the external terminal 2.
  • the external terminal 2 is electrically connected to the package lead through the bonding wire.
  • the external terminal 2 is electrically connected to a package lead through a bump electrode instead of a bonding wire.
  • a part of the external terminal 2 is covered with a surface protection film.
  • Surface protective film is made of, for example, S i O 2 film of a single layer film, S i O 2 on made by stacking a silicon nitride laminated film or a laminated film formed by stacking a polyimide ⁇ on them.
  • FIG. 17 is a sectional view corresponding to the protection circuit of FIG.
  • an n-type well 13 n and a p-type well 13 p are formed on the upper part of the semiconductor substrate 4.
  • the n-well 13 n and the p-well 13 p are formed in a region different from the n-well 5 n1 and p-well 5 p (see FIGS. 15 and 16), and are electrically Are also separated.
  • This n ⁇ el 13 ⁇ is, for example, the phosphorus or Arsenic (A s) is introduced therein.
  • the above-mentioned p-channel type M ⁇ S • FETQ 2a, the above-mentioned diode D3, and the n-type semiconductor region 14n for supplying the pot potential are formed.
  • the p-type well 13p is, for example, doped with a p-type impurity such as boron.
  • the n-channel type MOS FETQ 2b, the diode D4, and the p-type A semiconductor region 14p is formed.
  • the MOS IN FETQ 2a and Q 2b form a CM ⁇ S (Complimentary MOS) circuit type inverter INV1.
  • boron of a p-type impurity is introduced into the P-type semiconductor region 14 p for supplying a p-potential, and, for example, phosphorus or As of an n-type impurity is contained in the n-type semiconductor region 14 n for supplying a p-potential.
  • boron of a p-type impurity is introduced into the P-type semiconductor region 14 p for supplying a p-potential
  • phosphorus or As of an n-type impurity is contained in the n-type semiconductor region 14 n for supplying a p-potential.
  • the p-channel type M ⁇ SQ 2a constituting the inverter I NV 1 is composed of a pair of p + -type semiconductor regions 15 ps and 15 pd formed on the n-well 13 n apart from each other and a semiconductor substrate. 4 has a gate insulating film 15 pi formed thereon and a gate electrode 15 pg formed thereon. A channel region of the MOS FETQ 2a is formed between the pair of p + type semiconductor regions 15ps and 15pd.
  • boron as a p-type impurity is introduced into the p + -type semiconductor regions 15 ps and 15 pd.
  • the p + type semiconductor region 15 ps is electrically connected to the power supply V CC on the high potential side.
  • a diode D5 is formed in a contact region between the n-type well 13n and the semiconductor substrate 4.
  • the gate insulating film 1 5 pi is made of, for example, S I_ ⁇ 2.
  • the gate electrode 15 pg is made of, for example, low-resistance polysilicon.
  • the gate electrode 15 pg is not limited to being formed of a single film of low-resistance polysilicon, but may be a structure in which a silicide film such as tungsten silicide is stacked on low-resistance polysilicon.
  • a structure in which a metal film such as a tungsten film is stacked on a low-resistance polysilicon via a barrier metal film such as a titanium nitride film or the like may be employed.
  • This diode D 3 has one terminal electrically connected to the gate electrode 15 ng, 15 pg of the inverter I NV 1, and the other terminal connected to the other terminal. It is electrically connected to the high-potential power supply VCC through the n ⁇ 13n.
  • the p + -type semiconductor region 16 p is doped with, for example, a p-type impurity such as boron.
  • the n-channel type MOS FET Q 2b constituting the inverter I NV 1 is composed of a pair of n + type semiconductor regions 15 ns and 15 nd formed apart from each other above the p-type well 13 p, It has a gate insulating film 15 ni formed on the semiconductor substrate 4 and a gate electrode 15 ng formed thereon.
  • a channel region of M ⁇ S ⁇ FETQ 2b is formed between the pair of n + type semiconductor regions 15 ns and 15 nd.
  • phosphorus or As of an n-type impurity is introduced into the n + -type semiconductor regions 15 ns and 15 nd.
  • the 15 ns n + type semiconductor region is electrically connected to the ground power supply GND.
  • the gate insulating film 15 ni is made of, for example, SiO 2 .
  • the gate electrode 15 ng is made of, for example, low-resistance polysilicon.
  • the gate electrode 15 ⁇ g is not limited to being formed of a single film of low-resistance polysilicon, but may have a structure in which a silicide film such as tungsten silicide is stacked on low-resistance polysilicon.
  • a structure in which a metal film such as a tungsten film is stacked on a low-resistance polysilicon via a barrier metal film such as a titanium nitride film or the like may be used.
  • 15 ng of the gate electrode is electrically connected to the gate electrode 15 pg, the n + -type semiconductor region 16 n, the p + -type semiconductor region 16 p, and the resistor R 1 through wiring.
  • the diode D 4 formed in the same p-type well 13 p as that of the MOS FET Q 2 b is formed in a contact area between the p-type well 13 p and the n + type semiconductor region 16 n formed thereon. Is formed.
  • This diode D 4 is electrically connected to the above-described resistor R 1 through the first-layer wiring 10 f, and the other terminal is electrically connected to the ground power supply GND through the p-type 13 p.
  • the n + -type semiconductor region 16 ⁇ is doped with, for example, ⁇ -type impurity phosphorus or As.
  • first layer wirings 10f to 10i made of, for example, A1 or A1-Si_Cu alloy are formed.
  • First layer wiring 10f is electrically connected to n + type semiconductor region 16n through connection hole 9j.
  • 10 g of the first layer wiring It is electrically connected to the p + type semiconductor region 14 p and the n + type semiconductor region 15 ns through the through hole 9 k.
  • the first layer wiring 10 g is electrically connected to a ground power supply GND.
  • the first layer wiring 10h is electrically connected to the n + type semiconductor region 15nd and the P + type semiconductor region 15pd through the connection hole 9m.
  • the first layer wiring 10h constitutes an output wiring of the inverter I NV1, and is electrically connected to an internal circuit of the semiconductor integrated circuit device.
  • the first layer wiring 10 i is electrically connected to the semiconductor region 15 ps and the ⁇ + type semiconductor region 14 ⁇ through the connection hole 9 ⁇ .
  • the first layer wiring 10i is electrically connected to a high potential power supply VCC. According to the third embodiment, it is possible to obtain the same effect as in the first embodiment.
  • the resistor R 2 and the n-channel type MOS FET Q 4 are added to the protection circuit 1. That is, the resistors R 1 and R 2 are interposed between the external terminal 2 and the input of the inverter INV 1 of the peripheral circuit 3, and between the wiring connecting the resistors R 1 and R 2 and the ground power supply GND.
  • the n-channel MOS FETQ4 is electrically connected with its good electrode connected to the ground power supply GND. The rest is the same as the third embodiment.
  • FIG. 7 schematically shows that an n-channel type MOS FETQ 4 is arranged near a thyristor.
  • MOS.FE TQ 4 is a bipolar transistor Q lb that constitutes the thyristor of protection circuit 1. By setting the emitter electrode side to the forward direction, holes are injected into the base electrode side to facilitate the operation of the bipolar transistor Qlb and to promote the operation of the thyristor.
  • the MOS FETQ4 is a trigger element for turning on the thyristor, and is not an element mainly for releasing the overcurrent of the external terminal 2 to the ground power supply GND through the MOS FETQ4.
  • the current flowing through the MOSFET Q4 is limited by the resistor R2 as described above. Further, the thyristor, the diode D 1 of the protection circuit 1 and the ground power supply GND of the MOS FETQ 4 are the same, and are not particularly divided.
  • FIGS. 19 and 20 are a plan view corresponding to the protection circuit 1 of FIG. 18 and a cross-sectional view taken along the line XY.
  • FIGS. 19 and 20 the same hatching is attached to the same region for easy understanding of the drawings.
  • the device structure of the fourth embodiment is basically the same as that of the first and third embodiments except that an n-channel type MOS FET Q4 is added.
  • the n-channel MOS FETQ 4 is composed of a pair of n + semiconductor regions 7 n 3, 7 n 4 formed on the upper part of the semiconductor substrate 4 and a gate insulating film 17 ni formed on the semiconductor substrate 4. And 17 ng of a gate electrode formed thereon.
  • the pair of n + -type semiconductor regions 7 n 3 and 7 n 4 are semiconductor regions for the source and drain of the M ⁇ S FETQ 4, and are formed by, for example, introducing n-type impurity phosphorus or As. ing.
  • the n + semiconductor region 7 n 3 is a region that constitutes a part of the bipolar transistor Q lb as described above, and is also a part of the MOS FETQ 4 in the fourth embodiment. It is formed so as to straddle 5 p 2, n ⁇ -well 5 n 2, and p-well 5 p 3.
  • the n + type semiconductor region 7 n 3 is electrically connected to the first layer wiring 10 b, the gate electrode 17 ng, and the ground power supply GND via the first layer wiring 10 c and the second layer wiring 12 c. It is connected.
  • the other n + -type semiconductor region 7 n 4 is formed in the p-well 5 p 3.
  • the n + type semiconductor region 7 n 4 is electrically connected to the first layer wiring 10 j through the connection hole 9 p, and further connected to the wiring between the resistors R 1 and R 2 via the first layer wiring 10 j and the like. It is electrically connected.
  • the channel region of the MOS FET Q4 is formed in a region of p ⁇ 5p3 between the pair of n + -type semiconductor regions 7n3 and 7n4.
  • the gate insulating film 17 ni of the M ⁇ S-FETQ 4 is made of, for example, Si 2 .
  • the gate electrode 17 ng is made of, for example, low-resistance polysilicon.
  • 17 ng of the gate electrode is not limited to being formed of a single film of low-resistance polysilicon, but may be, for example, a structure in which a silicide film such as tungsten silicide is stacked on low-resistance polysilicon.
  • a structure in which a metal film such as a tungsten film is stacked on a low-resistance polysilicon via a barrier metal film such as a titanium nitride film or the like may be used.
  • the pattern portion 12a1 of the second-layer wiring 12a is connected to the first-layer wiring through the connection hole 9r, and further electrically connected to one end of the resistor R2 through the connection hole 9s1.
  • the resistor R2 is made of, for example, low-resistance polysilicon and is set to a predetermined sheet resistance value.
  • the other end of the resistor R2 is connected to the first layer wiring 10j through the connection hole 9s2, and further electrically connected to the second layer wiring 12d through the connection hole 9t.
  • the second-layer wiring 12c for the ground power supply GND is electrically connected to the first-layer wirings 10b and 10c through the connection holes 9h, and is further connected to the first-layer wirings 10b and 10c.
  • a part of c is electrically connected to 17 ng of the gate electrode of MOS'FETQ4 through the connection hole 9u.
  • the gate electrode 17 ng is electrically connected to the n + -type semiconductor region 7 n 3, the p + -type semiconductor region 7 p 1, and the ground power supply GND.
  • the fourth embodiment in addition to the effects obtained in the first embodiment, the following effects can be obtained.
  • the provision of the MOS FET Q4 allows the thyristor constituting the protection circuit 1 to be quickly driven, and the overcurrent of the external terminal 2 to be quickly released to the ground power supply GND. Therefore, the ESD characteristics can be improved, and the yield and reliability of the semiconductor integrated circuit device can be improved.
  • FIG. 21 shows a circuit structure of a semiconductor integrated circuit device according to the fifth embodiment.
  • the circuit configuration of the protection circuit 1 is the same as that of the second embodiment (see FIG. 7). Description is omitted.
  • the emitter of the bipolar transistor Q la constituting the thyristor and the p-type semiconductor region of the diode D 1 are arranged in the same well. This schematically shows that diode D2 is arranged near the thyristor.
  • the ground power supply GND of the diodes D 1 and D 2 uses the same ground power supply as in the second embodiment.
  • the peripheral circuit 3 at the subsequent stage of the protection circuit 1 is the same as that of the third embodiment (see FIGS. 10, 13 and 14), and a detailed description thereof will be omitted.
  • FIGS. 22 and 23 show a plan view corresponding to the protection circuit 1 of FIG. 21 and a cross-sectional view taken along the line XY. 22.
  • FIG. 22 and FIG. 23 the same hatching is attached to the same region for easy understanding of the drawings.
  • the device structure of the protection circuit 1 is basically the same as that of the second embodiment.
  • the n-type semiconductor region of the diode D1 and the emitter of the bipolar transistor Qla are close to each other within the same n-type 5n1.
  • a p + -type semiconductor region 7 p 3 is formed in a frame shape so as to surround them, and a diode D 2 is provided above the p-well 5 p of the semiconductor substrate 4.
  • the wiring structure is almost the same as that of the third embodiment.
  • a frame-shaped first layer wiring 10 k is provided on the p + -type semiconductor region 7 p 3 along the shape thereof.
  • the first layer wiring 10k is made of, for example, A1 or A1-Si-Cu alloy, and is electrically connected to the P + type semiconductor region 7p3 through the connection hole 9v.
  • a plurality of the connection holes 9 V are arranged along the line of the first layer wiring 10 k.
  • the second-layer wiring 12c is a wide ground power supply wiring for supplying the ground power GND as in the third embodiment, but this wiring is connected to the first layer through the connection holes 9h and 9w. It is electrically connected to the layer wirings 10c and 10k, and serves as a common ground power supply wiring for the diodes D1 and D2.
  • the same effects as in the second embodiment can be obtained. That is, in the fifth embodiment, when a negative overvoltage is applied to external terminal 2, the overcurrent is applied to ground potential GN through both diodes D 1 and D 2. D can be discharged quickly.
  • FIG. 7 The circuit configuration of the protection circuit 1 is substantially the same as that of the second embodiment (see FIG. 7).
  • the thyristors (bipolar transistors Q la and Q lb) and the diode D 1 and the diode D 2 use separate ground power supplies G ND 1 and G ND 2, respectively.
  • These ground power supplies GND1, GND2 are electrically separated.
  • the ground power supply GND 1 is set to about 0 (zero) V, for example.
  • the ground power supply GND 2 is set to, for example, about 1.5 V.
  • the emitter of the bipolar transistor Q la constituting the thyristor and the p-type semiconductor region of the diode D 1 are arranged in the same level.
  • 5 schematically shows that a diode D 2 is arranged near a thyristor.
  • the peripheral circuit 3 at the subsequent stage of the protection circuit 1 is the same as that of the third embodiment (see FIGS. 10, 13 and 14), and a detailed description thereof will be omitted.
  • FIGS. 25 and 26 show a plan view corresponding to the protection circuit 1 in FIG. 24 and a cross-sectional view taken along the line XY.
  • FIGS. 25 and 26 the same regions are indicated by the same hatching for easy understanding of the drawings.
  • the device structure of the protection circuit 1 is basically the same as that of the second embodiment.
  • the p-type semiconductor region of the diode D1 is close to the n-type well 5n1 which is the same as the emitter of the bipolar transistor Qla.
  • ap + -type semiconductor region 7 p 3 is formed in a frame shape so as to surround them, and the diode D 2 is provided above the p-well 5 p of the semiconductor substrate 4.
  • the present sixth embodiment considers the case where the present invention is applied to a product in which, for example, the potential of the semiconductor substrate 4 is set to be negative by an internal power supply, as described above. It is.
  • the diode D2 since the diode D2 is arranged in the p-type well 5p, it is connected to the negative potential of the semiconductor substrate 4, that is, the ground power supply GND2 set by the internal power supply.
  • the above-mentioned overcurrent may not be able to escape to the ground power supply GND 2 side through the diode D 2 because the ground power supply GND 2 is generated from the internal power supply.
  • the diode D 1 of the protection circuit 1 is provided in the n ⁇ -well 5 n 1 which is electrically separated from the semiconductor substrate 4. Can be electrically connected to the ground power supply GND 1 set by the power supply. Therefore, even if a negative overvoltage is applied to the external terminal 2, the overcurrent caused by the negative overvoltage can be quickly discharged to the ground power supply GND1 through the diode D1, so that the potential of the semiconductor substrate 4 is reduced by the internal power supply. It is possible to improve the ESD resistance even for products that set the potential.
  • the second layer wiring 1 2 c 1 is a ground power supply wiring for supplying the ground power GND 1 and is electrically connected to the first layer wiring 1 Ob through the connection hole 9 h, and through this, the diodes D 1 and It is electrically connected to bipolar transistors Q la and Q lb (thyristor).
  • the second-layer wiring 12c2 is a ground power supply wiring for supplying the ground power GND2, is electrically connected to the first-layer wiring 10k through the connection hole 9w, and is connected to the first layer wiring 10k through the connection hole 9w. Is electrically connected to node D2.
  • the protection circuit 1 according to the seventh embodiment is a combination of the fourth embodiment (see FIG. 18) and the fifth embodiment (see FIG. 21), and includes the thyristor (bipolar transistor Q). la, Q lb) and a diode D 1, a resistor R 2, an n-channel type MOS SFETQ 4 and a diode D 2.
  • the resistors R 1 and R 2 are interposed between the external terminal 2 and the input of the inverter I NV 1 of the peripheral circuit 3, and the wiring connecting the resistors R 1 and R 2
  • An n-channel MOS FET Q4 is electrically connected between the power supply GND and the ground electrode, with its gate electrode connected to the ground power supply GND.
  • Diode D 2 is electrically connected to power supply GND.
  • the emitter of the bipolar transistor Qla constituting the thyristor and the p-type semiconductor region of the diode D1 are arranged in the same level. This schematically shows that the MOS FET Q 4 and the diode D 2 are arranged near the thyristor. Further, the peripheral circuit 3 at the subsequent stage of the protection circuit 1 is the same as that of the third embodiment (see FIGS. 10, 13 and 14), and a detailed description of the circuit will be omitted.
  • the device structure is such that the diode D 1 shown in FIGS. 19 and 20, the bipolar transistors Q la and Q lb and the MOS FET Q 4 are surrounded in a planar manner, and as shown in FIGS. It is configured by providing ap + type semiconductor region 7 p 3 above 5 p.
  • the second-layer wiring 12 c in FIG. 19 is electrically connected to the n + type semiconductor region 7 n 3 of the MOS FETQ4, and as shown in FIGS. 22 and 23. Then, it is also electrically connected to the p + type semiconductor region 7 p 3 of the diode D 2.
  • the protection circuit 1 of the eighth embodiment is a combination of the fourth embodiment (see FIG. 18) and the sixth embodiment (see FIG. 24), and includes the thyristor (bipolar transistor Q la). , Q lb) and a diode D 1, a resistor R 2, an n-channel MOSFET Q 4 and a diode D 2. That is, in the eighth embodiment, the resistors R 1 and R 2 are interposed between the external terminal 2 and the input of the inverter I NV 1 of the peripheral circuit 3, and the wiring connecting the resistors R 1 and R 2 is provided.
  • N-channel MOS FETQ 4 connects its gate electrode to ground
  • the power supply is electrically connected to the power supply GND 1, and the diode D 2 is electrically connected between the wiring connecting the resistors R 1 and R 2 and the ground power supply GND 2.
  • the thyristors (bipolar transistors Q la and Q lb) and the diode D 1 and the diode D 2 use different ground power supplies GND 1 and GND 2 respectively.
  • the ground power supplies GND 1 and GND 2 are electrically separated from each other.
  • the ground power supply GND 1 is set to about 0 (zero) V, for example, and the ground power supply GND 2 is set to 1 . 5 V is set.
  • the eighth embodiment considers, for example, a case where the present invention is applied to a product in which the potential of a semiconductor substrate is set negative by an internal power supply.
  • the diode D 2 is connected to the ground power supply GND 2 set by the internal power supply because the diode D 2 is arranged in the p-well 5 p (see FIGS. 25 and 26). In some cases, it cannot escape well through diode D2. Since the diode D 1 of the protection circuit 1 is provided in the n-type well 5 n 1 (see FIGS. 25 and 26) electrically separated from the semiconductor substrate 4, the diode D 1 is set by an external power supply. Ground power supply GND 1 can be electrically connected.
  • the overcurrent caused by the overvoltage can be quickly discharged to the ground power supply GND1 through the diode D1, and the potential of the semiconductor substrate is reduced to the negative potential by the internal power supply. It is possible to improve the ESD resistance even for products to be set.
  • the emitter of the bipolar transistor Q la constituting the thyristor and the p-type semiconductor region of the diode D1 are arranged in the same level. This schematically shows that MOS. FET Q4 and diode D2 are arranged near the thyristor. Further, the peripheral circuit 3 at the subsequent stage of the protection circuit 1 is the same as that of the third embodiment (see FIGS. 10, 13 and 14), and therefore the detailed circuit description is omitted.
  • the device structure of the eighth embodiment is almost the same as that of the seventh embodiment.
  • the second-layer wirings 12c1, 12c2 for the ground power supplies GND1 and GND2 are provided.
  • the second-layer wiring 12c1 is electrically connected to the first-layer wiring 10b through the connection hole 9h, and through this, the diode D1 and the thyristor (bipolar transistor) are connected. It is electrically connected to the transistors Q la and Q lb).
  • the second layer wiring 1 2 c 2 is electrically connected to the first layer wiring 10 k through the connection hole 9 V, and through this, the diode
  • the semiconductor substrate is p-type Si
  • the present invention is not limited to this.
  • the semiconductor substrate may be n-type Si.
  • the present invention is not limited to this.
  • a P + type semiconductor region may be formed so as to collectively surround a plurality of individual thyristor structure protection elements connected to a plurality of external terminals.
  • a semiconductor integrated circuit device and a method of manufacturing the same according to the present invention can be used for a memory circuit such as a dynamic random access memory (DRAM) or a static random access memory (SRAM), or a logic circuit such as a microprocessor.
  • DRAM dynamic random access memory
  • SRAM static random access memory
  • the present invention is suitable for use in a semiconductor integrated circuit device in which a memory circuit and a logic circuit are provided on the same semiconductor substrate, or an electronic circuit device including them.

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Description

明 細 書 半導体集積回路装置およびその製造方法 技術分野
本発明は、 半導体集積回路装置およびその製造技術に関し、 特に、 サイリスタ 構造の保護回路を有する半導体集積回路装置およびその製造技術に適用して有効 な技術に関するものである。 背景技術
半導体製造工程における微細加工技術の進歩により、 半導体集積回路装置を構 成する素子や配線等の微細化が進められており、 これに伴って半導体集積回路装 置の性能が益々向上している。
しかし、 一方で微細化された素子や配線等は、 静電気等のような過電圧に極め て弱く、 破壊しやすいという問題があり、 半導体集積回路装置の信頼性を確保す るためには、 静電気等による劣化および破壊現象におけるメカニズムの解明とと もに、 保護構造の確立が強く要望されている。
ところで、 本発明者はサイリスタ構造の保護回路について検討した。 この保護 回路は、 外部端子と内部回路とを結ぶ配線経路に電気的に接続されており、 具体 的には、 例えば p +， n , p , n +のサイリスタを外部端子と接地電位との間に電 気的に接続することで構成されている。
この保護回路においては、 外部から印加される電圧の極性によって放電経路が 異なっており、 外部から印加される過電圧が正の時はサイリスタ動作により放電 され、 負の時はラテラルバイポーラトランジスタ動作により放電される構造とな つている。
なお、 保護回路としては、 例えばアイ 'ィー 'ィー ·ィー 1 9 9 1年カスタ ム インテグレーテッ ド サーキッ ト コンファ レンス 第 2 7 . 2 . 1項 (IEEE, 1991, CUSTOM INTEGRATED CONFERENCE 27. 2. 1 ) に記載があり、 この文献 には、 保護素子として駆動能力の大きな寄生バイポーラトランジスタを用いてい るため、 サージ電流を良好に逃がすことができ、 静電放電 （Electro Static Discharge：以下、 ESDという） 耐圧を向上させることが可能となっている。 また、 サイリスタ構造の保護回路構造については、 例えば 1 988 EOS/E SD SYMPOS I UM PROCEED I NGS) 「A PROCES S— TOLERANT I NPUT PROTECT I ON C I RCU I T FO R ADVANCED CMOS PROCES SES P 201〜P 205に 記載があり、 この文献には保護回路を構成するサイリスタの基本的なデバイス構 造および動作について説明されている。
また、 サイリスタ構造の保護回路について開示する他の文献としては、 例えば 特開平 4— 1 96352号公報（文献 1)または特開平 6— 62529号公報（文 献 2) に開示がある。 これらの文献 1,2には、保護回路用のサイリスタの後段に、 保護回路用のダイオード （文献 1の公報における図 3等の符号 300、 文献 2の 公報における図 1等の符号 D 1に相当） が設けられている。 しかし、 これらの文 献においては、 そのダイオードを、 そのサイリスタの後段に故意に付加した保護 回路用の抵抗の後段に設け、 かつ、 半導体基板においてそのサイリスタが設けら れているゥエルとは異なる領域に設けている。
ところが、 前記したサイリスタ構造の保護回路においては、 外部から印加され る過電圧の極性によって E S D耐性に差が生じるという問題があることを本発明 者は見出した。
すなわち、 前記したサイリスタ構造の保護回路においては、 サイリスタ放電の 場合 （正の過電圧が印加された場合） 、 保持電圧が低く、 放電経路で消費される エネルギー量が小さい状態で分散されるため E SD耐性が高いが、 ラテラルバイ ポーラトランジスタ放電の場合 （負の過電圧が印加された場合） 、 保持電圧が高 く、 放電経路で消費されるエネルギー量が大きく、 しかも放電電流が逆接合部に 集中し易いため E SD耐性が低いという問題が生じる。
そこで、 本発明の目的は、 外部端子に印加される過電圧の極性に起因する E S D耐性の差を無くし、 半導体集積回路装置の正負両方の過電圧に対する ESD耐 性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、 本明細書の記述および添 付図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれ ば、 次のとおりである。
本発明の半導体集積回路装置は、 外部端子と接地電位との間に電気的に接続さ れるサイリスタ構造の保護素子を半導体基板上に設けてなる半導体集積回路装置 であって、 前記外部端子と前記接地電位との間に、 保護素子として機能するダイ ォードを、 前記外部端子に負の過電圧が印加された場合に接続方向が順方向とな るように電気的に接続したものである。
これにより、 保護素子として正の過電圧を逃がすサイリスタの他に負の過電圧 を逃がすダイォードを付加したことにより、 外部端子に負の過電圧が印加された 場合に、 過電流を接地電位からダイォードを介して外部端子側に速やかに逃がす ことができるので、 負の過電圧に対する E S D耐性をも向上させることが可能と なる。 すなわち、 本発明によれば、 外部端子に印加される正負両方の過電圧に対 して高い E S D耐性を得ることができるので、 半導体集積回路装置の歩留りおよ び信頼性を向上させることが可能となる。
また、 保護回路素子を比較的占有面積の小さいダイォードで構成したことによ り、 保護回路の全体的な占有面積の大幅な増大を招くことなく、 外部端子に印加 される正負両方の過電圧に対して高い E S D耐性を得ることが可能となる。 また、 本発明の半導体集積回路装置は、 前記サイリスタ構造の保護素子は、 前記半導体基板の上層に形成され、 前記半導体基板とは反対導電型の第 1半導 体領域と、
前記半導体基板の上層において、 前記第 1ゥエルから離間して形成され、 前記 半導体基板とは反対導電型の第 2半導体領域と、
前記第 1半導体領域とは反対の導電型の領域であって、 前記半導体基板におい て少なくとも前記第 1半導体領域と第 2半導体領域との間に形成された第 3半導 体領域と、
前記第 1半導体領域内に形成され、 前記第 1半導体領域と同一導電型の半導体 領域で構成され、 かつ、 前記外部端子と電気的に接続された第 4半導体領域と、 前記第 1半導体領域内において前記第 4半導体領域に隣接して形成され、 前記 第 1半導体領域とは反対導電型の半導体領域で構成され、 かつ、 前記外部端子と 電気的に接続された第 5半導体領域と、
前記第 1半導体領域に一部分が配置され、 かつ、 他の一部分が前記第 1半導体 領域と前記第 2半導体領域との間の領域に配置され、 前記第 1半導体領域と同一 導電型の第 6半導体領域と、
前記第 2半導体領域に一部分が配置され、 かつ、 他の一部分が前記第 1半導体 領域と前記第 2半導体領域との間の領域に前記第 6半導体領域とは離間して配置 され、 前記第 1半導体領域と同一導電型の半導体領域で構成され、 前記接地電位 と電気的に接続された第 7半導体領域とを有し、
前記ダイォードは、 前記第 1半導体領域とは反対導電型の第 8半導体領域を有 し、 前記第 8半導体領域を、 接地電位に電気的に接続するとともに、 前記第 1半 導体領域内に設けたものである。
これにより、 過電流の放電経路における抵抗を下げることができるので、 過電 流を速やかに逃がすことが可能となる。
また、 本発明の半導体集積回路装置は、 前記第 4半導体領域と、 前記第 8半導 体領域とを、 その各々の長辺が平行に対向するように配置したものである。 これ により、 過電流の放電経路の幅を広くとることができ、 その放電経路における抵 抗を下げることができるので、 過電流の放電経路における抵抗を下げることがで きるので、 過電流を速やかに逃がすことが可能となる。
また、 本発明の半導体集積回路装置の製造方法は、 前記半導体集積回路装置の 製造工程において、 前記サイリスタ構造の保護素子を構成する第 5半導体領域と 前記ダイオードによる保護素子を構成する第 8半導体領域とを形成するための不 純物導入工程を同じフォトレジストパターンをマスクにして同時に行うものであ る。
これにより、 半導体集積回路装置の製造工程を簡略化することができるので、 半導体集積回路装置の製造時間の短縮および製造コストの低減を推進することが 可能となる。 また、 本発明の半導体集積回路装置は、 外部から信号が入力される信号用の外 部端子と、 外部から基準電位が供給される基準電位用の外部端子と、 サイリスタ 構造の保護素子と、 ダイオード構造の保護素子とを半導体基板に備え、 前記サイ リスタ構造の保護素子と、 ダイォード構造の保護素子とを前記信号用の外部端子 と基準電位用の外部端子との間に並列に接続した保護回路構造を有する半導体集 積回路装置であって、
前記サイリスタ構造の保護素子は、
前記半導体基板に形成された第 1導電型の第 1半導体領域と、
前記半導体基板において前記第 1半導体領域とは離間した位置に形成された第 1導電型の第 2半導体領域と、
前記第 1導電型とは反対の導電型の領域であって、 前記半導体基板において少 なくとも前記第 1導電型の第 1半導体領域と第 1導電型の第 2半導体領域との間 に形成された第 2導電型の第 3半導体領域と、
前記第 1導電型の第 1半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 1導電型の第 4半導体領域と、
前記第 1導電型の第 1半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 2導電型の第 5半導体領域と、
前記半導体基板において前記第 1導電型の第 1半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成された第 1導電型の第 6半導体 領域と、
前記半導体基板において前記第 1導電型の第 2半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成され、 前記基準電位用の外部端 子と電気的に接続された第 1導電型の第 7半導体領域とを有し、
前記ダイォード構造の保護素子は、
前記第 1導電型の第 1半導体領域内に形成され、 前記基準電位の外部端子に電 気的に接続された第 2導電型の第 8半導体領域とを有するものである。
また、 本発明の半導体集積回路装置は、 半導体基板と、 前記半導体基板に形成 され、 ゲート、 ソースおよびドレインを有する M I S トランジスタと、 前記半導 体基板に形成され、 外部からの信号を前記 M I S トランジスタのゲートに入力す るために、 前記 M I S トランジスタのゲートに電気的に接続された信号用の外部 端子と、 前記半導体基板に形成され、 外部からの基準電位を前記 M I S トランジ スタのソースに供給するために、 前記 M I S トランジスタのソースに電気的に接 続された基準電位用の外部端子と、 前記半導体基板に形成され、 前記信号用の外 部端子と前記基準電位用の外部端子との間に電気的に接続されたサイリスタ構造 の保護素子と、 前記半導体基板に形成され、 前記信号用の外部端子と前記基準電 位用の外部端子との間に電気的に接続されたダイォード構造の保護素子とを備 え、 前記サイリスタ構造の保護素子およびダイォード構造の保護素子と前記 M I S トランジスタのゲートとの間であって、 前記信号用の外部端子と基準電位用の 外部端子との間に接続され、 前記 M I S トランジスタに通常の動作よりも大きな 電圧が印加された場合に、 前記 M I S トランジスタのソース ·ゲート間の電位差 を下げるように機能する保護素子を前記半導体基板に設けたものである。
さらに、 本発明の半導体集積回路装置は、 外部から信号が入力される信号用の 外部端子と、 外部から基準電位が供給される基準電位用の外部端子と、 ソース、 ドレインおよびゲートを有し、 そのゲートが信号用の外部端子に電気的に接続さ れ、 ソースが基準電位の外部端子に電気的に接続された M I S トランジスタと、 サイリスタ構造の保護素子と、 ダイオード構造の保護素子とを半導体基板に備 え、 前記サイリスタ構造の保護素子と、 ダイオード構造の保護素子とを前記信号 用の外部端子と、 前記基準電位の外部端子との間に並列に接続した半導体集積回 路装置であって、
前記サイリスタ構造の保護素子は、
前記半導体基板に形成された第 1導電型の第 1半導体領域と、
前記半導体基板において前記第 1半導体領域とは離間した位置に形成された第
1導電型の第 2半導体領域と、
前記第 1導電型とは反対の導電型の領域であって、 前記半導体基板において少 なくとも前記第 1導電型の第 1半導体領域と第 1導電型の第 2半導体領域との間 に形成された第 2導電型の第 3半導体領域と、
前記第 1導電型の第 1半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 1導電型の第 4半導体領域と、 前記第 1導電型の第 1半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 2導電型の第 5半導体領域と、
前記半導体基板において前記第 1導電型の第 1半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成された第 1導電型の第 6半導体 領域と、
前記半導体基板において前記第 1導電型の第 2半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成され、 前記基準電位用の外部端 子と電気的に接続された第 1導電型の第 7半導体領域とを有し、
前記ダイォード構造の保護素子は、
前記第 1導電型の第 1半導体領域内に形成され、 前記基準電位の外部端子に電 気的に接続された第 2導電型の第 8半導体領域とを有するものである。 図面の簡単な説明
図 1は本発明の一実施の形態である半導体集積回路装置の保護回路における回 路図、 図 2は図 1の半導体集積回路装置の保護回路領域における要部平面図、 図 3は図 2の III 一 III線の断面図、図 4は図 1〜3の半導体集積回路装置の製造 工程中における要部断面図、 図 5は図 1〜 3の半導体集積回路装置の図 4に続く 製造工程中における要部断面図、 図 6は図 1〜 3の半導体集積回路装置の図 5に 続く製造工程中における要部断面図、 図 7は本発明の他の一実施の形態である半 導体集積回路装置の保護回路における回路図、 図 8は図 7の半導体集積回路装置 の保護回路領域における要部平面図、図 9は図 8の IX— IX線の断面図、図 1 0は 本発明の他の実施の形態である半導体集積回路装置の要部回路図、 図 1 1は図 1 0の半導体集積回路装置の周辺回路における保護回路の説明図、 図 1 2は図 1 1 の周辺回路の入力側と出力側との電荷の放電時間を示すグラフ図、 図 1 3は本発 明の他の実施の形態である半導体集積回路装置の要部回路図、 図 1 4は本発明の 他の実施の形態である半導体集積回路装置の要部回路図、 図 1 5は図 1 0の半導 体集積回路装置の保護回路の平面図、 図 1 6は図 1 5の X— Y線の断面図、 図 1 7は図 1 0の半導体集積回路装置の周辺回路の断面図、 図 1 8は本発明の他の実 施の形態である半導体集積回路装置の要部回路図、 図 1 9は図 1 8の半導体集積 回路装置の保護回路の平面図、 図 2 0は図 1 9の X— Y線の断面図、 図 2 1は本 発明の他の実施の形態である半導体集積回路装置の要部回路図、 図 2 2は図 2 1 の半導体集積回路装置の保護回路の平面図、 図 2 3は図 2 2の X— Y線の断面 図、 図 2 4は本発明の他の実施の形態である半導体集積回路装置の要部回路図、 図 2 5は図 2 4の半導体集積回路装置の保護回路の平面図、 図 2 6は図 2 5の X 一 Y線の断面図、 図 2 7は本発明の他の実施の形態である半導体集積回路装置の 要部回路図、 図 2 8は本発明の他の実施の形態である半導体集積回路装置の要部 回路図、 図 2 9は本発明者が参考技術として検討した保護回路の回路図、 図 3 0 は図 2 9の保護回路の平面図、図 3 1は図 3 0の保護回路の X— X線の断面図、図 3 2は本発明者が参考技術として検討した周辺回路の説明図、 図 3 3は図 3 2の 周辺回路における入力側と出力側との電荷の放電時間を示すグラフ図である。 発明を実施するための最良の形態
本発明をより詳述するために、 添付の図面に従ってこれを説明する。 なお、 実 施の形態を説明するための全図において、 同一機能を有するものは同一符号を付 け、 その繰り返しの説明は省略する。
(実施の形態 1 )
図 1は本発明の一実施の形態である半導体集積回路装置の保護回路における回 路図、 図 2は図 1の半導体集積回路装置の保護回路領域における要部平面図、 図 3は図 2の III 一 III 線の断面図、 図 4〜図 6は図 1〜3の半導体集積回路装置 の製造工程中における要部断面図である。
まず、 本実施の形態 1の半導体集積回路装置を説明する前に、 本発明者が検討 した半導体集積回路装置の保護回路を図 2 9〜図 3 1によって説明する。
図 2 9は本発明者が検討した保護回路の回路図を示している。 保護回路 3 0 は、 外部端子 3 1と内部回路 3 2とを結ぶ配線経路に電気的に接続されている。 この保護回路 3 0は、 2つのバイポーラトランジスタ Q 30 a , Q 30 bで構成 されたサイリスタからなり、 外部端子 3 1と接地電位 G N Dとの間に電気的に接 続されている。
バイポーラトランジスタ Q 30 aは、 p n p型のバイポーラトランジスタからな り、 そのェミッタは外部端子 31と電気的に接続され、 そのコレクタはバイポー ラトランジスタ Q 30 bのベースと電気的に接続されている。
また、バイポーラトランジスタ Q 30 aのベースは、外部端子 31およびバイポ ーラトランジスタ Q 30 bのコレクタに電気的に接続されている。そして、バイポ ーラトランジスタ Q 30 bのェミッタは接地電位 GNDと電気的に接続されてい る。
図 30および図 3 1は、 その保護回路におけるデバイス構造の一例を示してい る。 なお、 図 30はその平面図であり、 図 31は図 30の X— Xの断面図である。 半導体基板 33は、 例えば p型のシリコン （S i ) 単結晶からなり、 その上層 部には、 nゥエル 34 nが形成され、 それ以外の領域に pゥエル 34 pが形成さ れている。 また、 半導体基板 33の主面には、 例えば二酸化シリコン （S i〇2) からなるフィールド絶縁膜 35が形成されている。
半導体基板 33の上層部において、 フィールド絶縁膜 35に囲まれた nゥエル 34 nの上層部には、 n+型半導体領域 36 n 1、 p+型半導体領域 36 pが形成さ れている。 この n+型半導体領域 36 n 1 および p+型半導体領域 36 pは、 接続 孔 37を通じて外部端子 31と電気的に接続されている。
また、 半導体基板 33の上層部において、 フィールド絶縁膜 35に囲まれ、 n ゥエル 34 nおよび pゥエル 34 pにまたがる領域には、 n+型半導体領域 36 n 2, 36 n 3が形成されている。 この n+型半導体領域 36 n 3は、 接続孔 37を通 じて接地電位 GNDと電気的に接続されている。
この保護回路においては、 外部から外部端子 31に正の電圧が印加されると、 p+半導体領域 36 p、 nゥエル 34 η ( η +半導体領域 36 η 1) 、 ρゥヱル 34 ρ (ρ型の半導体基板 33) 、 η+半導体領域 36 η 3の経路でサイリスタが動作 し、 外部端子 31と接地電位 GNDとが導通状態となり放電する。
一方、 外部から外部端子 31に負の電圧が印加されると、 上記サイリスタは動 作せず、 η+半導体領域 36 n l (ηゥュル 34 η) 、 ρゥヱル 34 ρ (ρ型の半 導体基板 33) 、 η+半導体領域 36 η 3の経路でラテラルバイポーラトランジス タが動作し、 外部端子 31と接地電位 GNDとが導通状態となり放電する。
すなわち、 前記したサイリスタ構造の保護回路においては、 サイリスタ放電の 場合 （正の過電圧が印加された場合） 、 保持電圧が低く （1〜2 V) 、 放電経路 で消費されるエネルギー量が小さレ、状態で分散されるため E S D耐性が高いが、 ラテラルバイポーラトランジスタ放電の場合 （負の過電圧が印加された場合） 、 保持電圧が高く （7〜1 2 V) 、 放電経路で消費されるエネルギー量が大きく、 しかも放電電流が逆接合部に集中し易いため E S D耐性が低いという問題が生じ る。
そこで、 本発明の実施の形態 1においては、 保護回路の構成を以下のようにし た。
図 1に示すように、 本実施の形態 1の保護回路 1は、 外部端子 2と半導体集積 回路装置の周辺回路 3とを結ぶ経路に電気的に接続され、 外部端子 2に過電圧が 印加された場合に速やかに電荷を逃がし、 半導体集積回路装置の内部回路に高電 圧がかからないように機能する回路である。
この保護回路 1は、 外部端子 2と接地電位 G N Dとの間に電気的に接続された 2つのバイポーラトランジスタ Q 1 a , Q 1 bとダイォード D 1とから構成されて いる。
バイポーラトランジスタ Q 1 a , Q 1 bは、サイリスタを構成しており、外部端 子 2に正の過電圧が印加された場合に動作して電荷を逃がすようになっている。 バイポーラトランジスタ Q 1 aのエミッタは外部端子 2と電気的に接続されてい る。 また、 バイポーラトランジスタ Q 1 aのベースは外部端子 2およびバイポー ラトランジスタ Q 1 bのコレクタと電気的に接続されている。 さらに、 バイポー ラトランジスタ Q 1 aのコレクタは、 バイポーラトランジスタ Q 1 bのベースと 電気的に接続されている。 そして、 バイポーラトランジスタ Q 1 bのェミッタは 接地電位 G N Dと電気的に接続されている。
このような保護回路 1においては、 外部端子 2に正の過電圧が印加された場 合、 2つのバイポーラトランジスタ Q 1 a , Q 1 bからなるサイリスタが動作する 結果、過電流は外部端子 2からバイポーラトランジスタ Q 1 a , Q 1 bを介して接 地電位 G N D側に流れるようになつている。 これにより、 正の過電圧に対する E S D耐性を確保することが可能となっている。
一方、 ダイオード D 1は、 外部端子 2に負の過電圧が印加された場合に動作し て電荷を逃がすようになつている。 このダイオード D 1は、 外部端子 2に負の過 電圧が印加された場合に接続方向が順方向となるように、 バイポーラトランジス タ Q l bのコレクタとエミッタとの間に電気的に接続されている。
すなわち、 本実施の形態 1においては、 外部端子 2に負の過電圧が印加された 場合、 過電流が接地電位 G N Dからダイオード D 1を介して外部端子 2側に流れ るようになっている。 これにより、 本実施の形態 1においては、 負の過電圧に対 する E S D耐性をも向上させることが可能となっている。 また、 保護素子をダイ オード D 1で構成するので、 保護素子のレイァゥト面積の大幅な增大を招くこと もない。
なお、 外部端子 2は、 半導体チップ内における半導体集積回路の電極を引き出 すための端子であり、 周辺回路 3を介して半導体集積回路装置の内部回路と電気 的に接続されている。
また、 周辺回路 3は、 例えば入力回路、 出力回路または入出力双方向回路等の ように、 半導体集積回路装置の外部と内部との間に設けられ、 電気的レベルの整 合やタイミングの調整を行うインターフェイス回路である。
また、 保護回路 1は、 例えば入力回路の前段だけまたは出力回路の前段だけに 組み込んでも良いし、 入力回路および出力回路の両方の周辺回路の前段に組み込 んでも良い。
次に、 図 1の半導体集積回路装置の保護回路におけるデバイス構造の一例を図 2および図 3に示す。 なお、 図 2はその平面図であり、 図 3は図 2の III III の断面図である。
半導体基板 4は、 例えば p型のシリコン （S i ) 単結晶からなり、 その上層部 には、 nゥエル （第 1半導体領域、 第 2半導体領域） 5 n 1， 5 n 2と、 pゥエル 5 p ( 5 p l〜5 p 3) とが形成されている。
この nゥエル 5 n 1, 5 n 2は、 長方形状の孤立領域として形成されており、 そ の各々には、 例えば n型不純物のリンまたはヒ素 （A s ) が含有されている。 また、 ゥエル （第 3半導体領域） 5 p ( 5 p l〜5 p 3) は、 nゥエル 5 n 1, 5 n 2に隣接してそれを取り囲むように形成されており、 pゥエル 5 pには、 例えば p型不純物のホウ素が含有されている。 また、 半導体基板 4の主面には、 フィールド絶縁膜 6が形成されている。 この フィールド絶縁膜 6は、 例えば二酸化シリコン （S i〇2) カゝらなり、 素子分離機 能または素子内分離機能を有している。
上記したダイオード D 1は、 主として nゥエル 5 n 1 と、 その上層部に形成さ れた n +型半導体領域 （第 4半導体領域） 7 n 1 および p +型半導体領域 （第 8半 導体領域） 7 p 1によって構成されている。
n +型半導体領域 7 n 1は、例えば n型不純物のリンまたは A sが含有されてな り、 半導体基板 4上の層間絶縁膜 8 aに穿孔された接続孔 9 aを通じて第 1層配 線 1 0 aに接続され、 さらに外部端子 2と電気的に接続されている。
また、 p +型半導体領域 7 p 1 は、 例えば p型不純物のホウ素が含有されてな り、 層間絶縁膜 8 aに穿孔された接続孔 9 bを通じて第 1層配線 1 0 bと電気的 に接続され、 さらに接地電位 G N Dと電気的に接続されている。
この p +型半導体領域 7 p 1は、 上記 n +型半導体領域 7 n 1が設けられた nゥ エル 5 n 1内に設けられている。 すなわち、 p +型半導体領域 7 p 1 と上記した n +型半導体領域 7 n 1 とを同一 nゥエル 5 n 1内に設けることにより、それらの間 の抵抗値を低くすることが可能となっている。
また、 P +型半導体領域 7 p 1は、 その長辺が n +型半導体領域 7 n 1の長辺に 対して平行になるように配置されている。 すなわち、 p +型半導体領域 7 p 1 と n +型半導体領域 7 η 1 との長辺同士が対向するようになり、それらの間に流れる電 流の経路幅を広く確保することができるので、 それらの間の抵抗値を低くするこ とが可能となっている。
これらにより、 本実施の形態 1においては、 負の電圧が外部端子 2に印加され た場合に流れる過電流の放電経路の抵抗を下げることができるので、 過電流を速 やかに逃がすことが可能となっている。
また、上記したバイポーラトランジスタ Q 1 aは、主として p +型半導体領域（第 5半導体領域） 7 p 2と、 nゥエル 5 n l と、 n +型半導体領域 7 n 2と、 pゥェ ル 5 p 2とによって構成されている。
p +型半導体領域 7 p 2は、 nゥエル 5 n 1 の領域内において上記した n +型半 導体領域 7 n 1に隣接して平行に延在形成されており、 例えば p型不純物のホウ 素が含有されてなる。
この p+型半導体領域 7 p 2は、層間絶縁膜 8 aに穿孔された接続孔 9 cを通じ て第 1層配線 1 O aに接続され、 さらに外部端子 2と電気的に接続されている。 また、 n+型半導体領域 7 n 2は、 nゥエル 5 n 1 と pゥエル 5 p 2とにまたが るように、 上記した p+型半導体領域 7 p 2 に隣接して平行に延在形成されてお り、 例えば n型不純物のリンまたは A sが含有されてなる。
また、 上記したバイポーラトランジスタ Q 1 bは、 主として n+型半導体領域 7 112 (11ゥェル51 1) と、 pゥエル 5 p 2 と、 n+型半導体領域 （第 7半導体領 域） 7 n 3 (nゥエル 5 n 2) とによって構成されている。
n+型半導体領域 7 n 3は、 pゥエル 5 p 2と nゥエル 5 n 2とにまたがるよう に、 上記した n+型半導体領域 7 n 2に平行に延在形成されており、 例えば n型不 純物のリンまたは A sが含有されてなる。
この n+型半導体領域 7 n 3は、層間絶縁膜 8 aに穿孔された接続孔 9 dを通じ て第 1層配線 1 O cに接続され、 さらに接地電位 GNDと電気的に接続されてい る。
なお、 上記した層間絶縁膜 8 aは、 例えば S i O 2からなり、 第 1層配線 10 a〜l 0 cは、 例えばアルミニウム （A 1 ) または A 1— S i— Cu合金からな る。
次に、 本実施の形態 1の半導体集積回路装置の製造方法の一例を図 4〜図 6に よって説明する。
図 4は本実施の形態 1の半導体集積回路装置の製造工程中における要部断面図 である。 半導体基板 4は、 p型 S i単結晶からなり、 その上層には、 nゥエル 5 n 1, 5 n 2および pゥエル 5 p (5 p l〜5 p 3) が形成されているとともに、 フィールド絶縁膜 6が形成されている。
このような半導体基板 4の主面上に、 n+型半導体領域が露出され他の領域が被 覆されるようなフォトレジストパターン 1 1 aをフォトリソグラフィ技術によつ て形成する。
続いて、 n+型半導体領域を形成するために、 そのフォトレジストパターン 1 1 aをマスクとして、 例えば p型不純物のリンまたは A sをイオン注入法等によつ て半導体基板 4に導入する。
その後、 フォトレジストパターン 1 1 aを除去した後、 図 5に示すように、 p + 型半導体領域が露出され他の領域が被覆されるようなフォトレジストパターン 1
1 bをフォトリソグラフィ技術によって形成する。
次いで、 p +型半導体領域を形成するために、 そのフォトレジストパターン 1 1 bをマスクとして、例えば p型不純物のホウ素またはフッ化ホウ素 （B F 2) をィ ォン注入法等によって半導体基板 4に導入する。
続いて、 フォトレジストパターン 1 1 bを除去した後、 半導体基板 4に対して 熱処理を施すことにより、 図 6に示すように、 半導体基板 4に p +型半導体領域 7 1, 7 p 2 および n +型半導体領域 7 n 1〜7 n 3を形成する。
その後、 図 3に示したように、 半導体基板 4上に、 例えば S i O 2からなる層 間絶縁膜 8 aを C V D法等によって堆積した後、 その所定の位置に接続孔 9 a〜 9 dをフォトリソグラフィ技術およびドライエッチング技術によって同時に穿孔 する。
その後、 その半導体基板 4上に、 例えば A 1または A 1 — S i— C u合金から なる金属膜をスパッタリング法等によって堆積した後、 その金属膜をフォトリソ グラフィ技術おょぴドライエッチング技術によってパターニングすることにより 第 1層配線 1 0 a〜： 1 0 cを形成する。
これ以降は通常の半導体集積回路装置の製造プロセスにおける配線形成工程お よび表面保護膜形成工程等を経て、 半導体集積回路装置を製造すれば良いので説 明を省略する。
このように、本実施の形態 1においては、以下の効果を得ることが可能となる。 (1) .保護素子としてダイオード D 1を設けたことにより、 外部端子 2に負の過電 圧が印加された場合に、 過電流を接地電位 G N Dからダイオード D 1を介して外 部端子 2側に速やかに逃がすことができるので、 負の過電圧に対する E S D耐性 をも向上させることが可能となる。 すなわち、 本実施の形態 1においては、 外部 端子 2に印加される正負両方の過電圧に対して高い E S D耐性を得ることができ るので、 半導体集積回路装置の歩留りおよび信頼性を向上させることが可能とな る。 (2) .保護素子をダイオード D 1で構成したことにより、 保護回路の全体的な占有 面積の大幅な増大を招くことなく、 外部端子に印加される正負両方の過電圧に対 する E S D耐性を向上させることが可能となる。
(実施の形態 2 )
図 7は本発明の他の一実施の形態である半導体集積回路装置の保護回路におけ る回路図、 図 8は図 7の半導体集積回路装置の保護回路領域における要部平面 図、 図 9は図 8の IX— IX線の断面図である。
本実施の形態 2においては、 図 7に示すように、 前記実施の形態 1で説明した 保護回路にさらにダイオード D 2を付加している。 このダイオード D 2は、 外部 端子 2に負の過電圧が印加された場合に動作して電荷を逃がすための保護素子で あり、 外部端子 2に負の過電圧が印加された場合に接続方向が順方向となるよう に、 外部端子 2と接地電位 G N Dとの間に電気的に接続されている。
なお、 このダイオード D 2は、 入力回路の前段だけまたは出力回路の前段だけ に設けても良いし、 入力回路および出力回路の両方の周辺回路の前段に設けても 良い。
本実施の形態 2の半導体集積回路装置における保護回路のデバイス構造の一例 を図 8および図 9に示す。 なお、 図 8はその平面図であり、 図 9は図 8の IX— IX 線の断面図である。
本実施の形態 2においては、 図 8および図 9に示すように、 前記実施の形態 1 の保護回路の構造はそのままである。 異なるのは、 以下の点である。
すなわち、 pゥエル 5 pの上層には、 ダイオード D 1およびバイポーラトラン ジスタ Q 1 a，. Q 1 bを取り囲むように、 p +型半導体領域 （第 9半導体領域） 7 P 3が形成されている。 この p +型半導体領域 7 p 3は、例えば p型不純物のホウ 素が含有されてなり、その不純物は、他の p +型半導体領域 7 p 1， 7 p 2をイオン 注入する際に同じマスクを用いて同時に注入されている。
この p +型半導体領域 7 p 3は、 層間絶縁膜 8 aに穿孔された接続孔 9 eを通 じて第 1層配線 1 O dに電気的に接続され、 さらに接地電位 G N Dと電気的に接 続されている。 そして、 上記したダイオード D 2力 主として p +型半導体領域 7 p 1、 pゥエル 5 p、 p型の半導体基板 4、 nゥエル 5 n 1および n +型半導体領 域 7 n 1によって構成されている。
すなわち、 本実施の形態 2においては、 そのダイオード D 2が、 ダイオード D 1およびバイポーラトランジスタ Q 1 a, 1 bを取り囲むように配置される構造と なっている。 したがって、 本実施の形態 2においては、 外部端子 2に負の過電圧 が印加された場合に、 半導体基板 4において保護回路 1の形成領域に広がる過電 流を前記実施の形態 1の場合よりも速やかに放電することが可能となっている。
(実施の形態 3)
次に、 本発明の実施形態 3の半導体集積回路装置を図 10〜図 1 7によって説 明する。 なお、 以降の説明において接地電源 GND, GND 1は、基本的に接地電 源供給用の外部端子に電気的に接続されているものとする。 また、 接地電源 GN D 2は半導体集積回路装置の内部電源により生成された電源であり、 内部電源を 介して接地電源供給用の外部端子に電気的に接続されているものとする。
まず、 本実施の形態 3の半導体集積回路装置の回路構造を図 1 0〜図 14によ つて説明する。 図 1 0に示すように、 保護回路 1の回路構成は、 前記実施の形態 1と同じなので、 その詳細な説明は省略する。 サイリスタを構成するバイポーラ トランジスタ Q laのエミッタとダイォード D 1の p型半導体領域は同一ゥエル内 に配置されている。
また、 保護回路 1の後段の周辺回路 3は、 保護回路用の抵抗 R 1、 その後段の 保護回路用のダイオード D 3, D 4およびその後段の入力回路用のインバータ I N V Iを有している。 このインバータ I NV 1は、 pチャネル型の MOS · FET Q 2aと nチャネル型の MOS'FETQ 2bとが電源 V CCと接地電源 GNDとの 間に直列に接続されて構成されており、 その出力は半導体集積回路装置の内部回 路と電気的に接続されている。 なお、 保護回路 1の接地電源 GNDと保護回路用 の抵抗 R 1、 ダイォード D 3, D 4およびインバ一タ I NV 1の接地電源 GNDは 共通である。
保護回路用の抵抗 R 1は、 外部端子 2とインバータ I NV 1の入力との間であ つて、 保護回路 1よりも後段で、 かつ、 保護回路用のダイオード D 3，D 4よりも 前段に電気的に接続されており、 インバータ I NV 1に過電流が流れるのを防止 し、 かつ、 外部端子 2側からみたインピーダンスを大きくすることで、 インバー タ I NV 1の入力側配線等に帯電した電荷をダイォード D 3, D 4および電源配線 を通じて外部端子側に逃がし易くするための機能を有している。
また、 保護回路用のダイォード D 3, D 4は、 ィンバータ I NV 1の入力のゲー ト電極と電源 V CC との間およびその入力のゲート電極と接地電源 GNDとの間 に、 それぞれ逆方向接続になるように電気的に接続されており、 C D (ChagedDevice) 法による静電破壊試験等において半導体集積回路装置内部に帯 電させた電荷を外部端子 2を接地させて放電させる際に、 インバータ I NV 1の 入力配線 （入力側の金属配線、 ゲート電極を含む） の電位と、 インバータ I NV 1の MOS · F E T Q 2a, Q 2bが配置された半導体基板側のゥエルまたはその M OS · FETQ 2a， Q 2bのソース · ドレイン用の半導体領域 （拡散層） の電位と の間に差が生じるのを防ぐ機能を有している。 ただし、 このダイオード D 3, D 4 は、 後述するように半導体基板におい上記した保護回路 1のダイォード D 1とは 異なるゥエル内に配置されている。
ここで、 インバータ I NV 1 の入力段に保護回路 （抵抗 R 1,ダイオード D 3, D 4) を設けない参考技術を図 32およぴ図 33に示す。 図 32には電源 VCC31 で駆動されるィンバータ I NV 31が示されている。そのィンバータ I NV 31は、 pチャネル型の MOS · FETQ 31aと nチャネル型の MOS · FETQ 31bと が電源 VCC31と接地電源 GNDとの間に直列に接続されてなる。符号 q gはインバ ータ I NV 31の入力配線側（金属配線およぴゲート電極を含む）に帯電した電荷 を示し、 符号 q Sdはそのインバータ I NV 31の出力側 （インバータ I NV 1の MOS . FETQ 2a, Q 2bが配置された半導体基板側のゥエルおよびソース · ド レイン用の半導体領域 （拡散層） ） に帯電した電荷を示している。 このような構 成において、 外部端子 2が接地されると、 その外部端子 2に接続されている MO S · FETQ 31a, Q 31bの入力配線側の電荷 q gは急速に放電される。 し力、し、 その MO S . FETQ 31a, Q 31bの出力側の電荷 q sdは、 半導体基板や電源 V CC31の配線を介して外部端子 2からゆつくり放電される。 この場合の放電時間と 電荷量 （電位差） との関係を示したのが図 33である。 MOS · FETQ 31a, Q 31bの入力側の電荷 q gと出力側の電荷 q Sdとで放電時間に大きな差が生じてい ることが分力、る。このような放電時間の差によって、 MOS - FETQ 31a, Q 31b のゲート絶縁膜に瞬間的に高電位差が印加されゲート絶縁破壊に至る。
そこで、 本実施の形態 3においては、 上記図 1 0および図 1 1に示すように、 ィンバータ I NV 1の入力段に保護回路用の抵抗 R 1およびダイォード D 3, D 4 を接続することにより、 外部端子 2を接地した場合、 インバ一タ I NV 1の出力 配線側に帯電した電荷 q sdを、 ダイォード D 3, D 4を通じて入力配線側に素早 く放電させることが可能な構造となっている。 これにより、図 1 2に示すように、 そのィンバータ I NV 1の入力配線側の電荷 q gとインバータ I NV 1の出力側 の電荷 q Sdとの放電時間の差を縮めることが可能となっている。 したがって、そ の放電時間差に起因して、 インバータ I NV 1 における MOS · F E T Q 2a, Q 2b のゲート絶縁膜に瞬間的に高電圧が印加されるのを防止することができるの で、 ゲート絶縁破壊を防止でき、 半導体集積回路装置の歩留りおよび信頼性を向 上させることが可能となっている。
このような周辺回路 3における保護回路用の素子は、 ダイォード D 3, D 4に限 定されるものではなく種々変更可能である。 例えば図 10のダイオード D 3, D 4 に代えて、 図 1 3に示すように、 pチャネル型の MOS · FETQ 3aおよび nチ ャネル型の MOS .FETQ 3bをダイォード接続しても良い。この場合、 MOS · FETの方が、 ダイオードよりもブレイクダゥン電圧を約 1 V程度低くできるの で、 上記した電荷の放電動作が行われ易い構造となる。 したがって、 上記した電 荷の放電を素早く行うことが可能となる。
また、 図 10のダイオード D 3, D 4に代えて、 バイポーラトランジスタをダイ オード接続しても良い。 この場合、 バイポーラトランジスタの方が、 ダイオード よりも駆動能力が高いことから上記した電荷の放電を素早く行うことが可能な構 造となる。
また、 図 14に示すように、 保護回路 1におけるダイオード D 1およびバイポ ーラトランジスタ Q la, Q lb用の接地電源 GND 1 と、周辺回路 3におけるダイ ォード D 3， D 4およびインバータ I NV 1用の接地電源 GND 2とが電気的に分 離されている。 すなわち、 保護回路 1および周辺回路 3には、 それぞれ別々の接 地電源配線を通じて接地電源電圧が供給されるようになっている。 この接地電源 GND 1, GND 2の電位は等しくても良いし、 異なっていても良い。 このように 接地電源 G N D 1, G N D 2を分離することにより、一方の回路側で生じた電位変 動に起因して他方の回路の接地電源の電位が変動するのを防止することが可能と なっている。
次に、 図 1 0の回路部分に対応するデバイス構造を図 1 5〜図 1 7によって説 明する。 図 1 5およぴ図 1 6は図 1 0の保護回路 1に対応する平面図およびその X— Y線の断面図を示している。 なお、 図 1 5および図 1 6においては図面を分 力 り易くするために同じ領域には同じハッチングが付してある。
保護回路 1のデバイス構造も基本的に前記実施の形態 1と同じである。 特に、 本実施の形態 3においても前記実施の形態 1と同様に、 ダイォード D 1がバイポ ーラトランジスタ Q la， Q lb (サイリスタ） と同一の nゥエル 5 n 1内に互いに 近接した状態で設けられている。 ここでは、 主に配線構造 （配線レイアウトおよ び配線接続等） に関して詳細に説明する。 サイリスタを構成するバイポーラトラ ンジスタ Q la, Q lbは、第 1層配線 1 0 aおよび第 2層配線 1 2 aを介して外部 端子 2と電気的に接続されている。 第 1層配線 1 0 aのパターン形状は、 n +型半 導体領域 7 n 1および p +型半導体領域 7 p 2を覆うように長方形状に形成されて レ、る。 また、 第 1層配線 1 0 b , 1 0 cは、 一体成形されており、 そのパターン形 状は、 p +型半導体領域 7 p 1および n +型半導体領域 7 n 3の各々を覆い、 かつ、 第 1層配線 1 0 b , 1 0 cが互いに電気的に接続されるように平面コ字状に形成 されている。 これら第 1層配線 1 0 a〜l 0 cは、 層間絶縁膜 8 bによって被覆 されている。 この層間絶縁膜 8 bは、 例えば S i 0 2等からなり、 その上面には、 例えば A 1または A 1— S i—C u合金からなる第 2層配線 1 2 a〜l 2 cが形 成されている。
第 2層配線 1 2 aは、 接続孔 9 eを通じて第 1層配線 1 0 aと電気的に接続さ れている。 第 2層配線 1 2 aのパターン形状は、 基本的には、 n +型半導体領域 7 n 2の一部、 P +型半導体領域 7 p 2、 n +型半導体領域 7 n 1、 p +型半導体領域 7 P 1および pゥエル 5 p 1の一部を覆うように長方形状に形成されている。なお、 第 2層配線 1 2 aは、 その一部分に幅の狭いパターン部 1 2 a 1を一体的に有し ている。 このパターン部 1 2 a 1は、 第 2層配線 1 2 aの一部が図 1 5の上方向 に延在し、 かつ、 その先端部がその延在方向に対して垂直に折れ曲がり図 1 5の 右方向に僅かに延びるように形成されている。 このパターン部 1 2 a 1は接続孔 9 f を通じて第 1層配線 1 0 eの一端と電気的に接続されている。 また、 第 1層 配線 1 0 eの他端は、 接続孔 9 gを通じて第 2層配線 1 2 bと電気的に接続され ている。 この第 2層配線 1 2 bは、 図 1 0で説明した保護回路用の抵抗 R 1 と電 的に接続される。 また、 第 2層配線 1 2 cは、 接続孔 9 hを通じて第 1層配線 1 0 cと電気的に接続されている。 この第 2層配線 1 2 cは、 接地電源 G N Dを供 給するための配線であり、 そのパターン形状は比較的幅広に形成され、 n +型半導 体領域 7 n 2、 nゥエル 5 n 2および pゥエル 5 pの一部を覆うような帯状パタ ーンとなっている。 これら第 2層配線 1 2 a〜 l 2 cは、 層間絶縁膜 8 cによつ て被覆されている。 この層間絶縁膜 8 cは、 例えば S i O 2等からなり、 その上 面には、 例えば A 1または A 1— S i— C u合金からなる外部端子 2が形成され ている。 なお、 第 2層配線 1 2 cは接地電源 G N Dと電気的に接続されている。 外部端子 2は、 接続孔 9 iを通じて第 2層配線 1 2 aと電気的に接続されてい る。 この外部端子 2は、 フィールド絶縁膜 6の上方に配置されており、 そのパタ ーン形状は、 ほぼ正方形状に形成されている。 ただし、 この外部端子 2において、 第 2層配線 1 2 aとの接続部分 （接続孔 9 iが配置された箇所） は当該接続のた めに部分的に張り出してる。 なお、 外部端子 2には、 例えば金 （A u ) または A 1等からなるボンディングワイヤが直接接合される。 そして、 外部端子 2はその ボンディングワイヤを通じてパッケージのリードと電気的に接続される。 また、 外部端子 2は、 ボンディングワイヤに代えてバンプ電極を通じてパッケージのリ ードと電気的に接続される場合もある。 なお、 この外部端子 2の一部は、 表面保 護膜によって被覆される。 表面保護膜は、 例えば S i O 2膜の単層膜、 S i O 2 上に窒化シリコンを積み重ねてなる積層膜またはそれらの上にポリイミ ド榭脂を 積み重ねてなる積層膜からなる。
一方、 図 1 7は図 1 0の保護回路に対応する断面図である。 図 1 7に示すよう に、 半導体基板 4の上部には、 nゥエル 1 3 nおよび pゥエル 1 3 pが形成され ている。 この nゥエル 1 3 nおよび pゥエル 1 3 pは前記した nゥエル 5 n 1お よび pゥエル 5 p (図 1 5および図 1 6参照） とは別の領域に形成されており電 気的にも分離されている。 この nゥエル 1 3 ηは、 例えば η型不純物のリンまた はヒ素（A s) が導入されてなり、 この領域内には、上記 pチャネル型の M〇S · F E T Q 2a、上記ダイオード D 3およびゥエル電位供給用の n型半導体領域 14 nが形成されている。 また、 pゥエル 1 3 pは、 例えば p型不純物のホウ素が導 入されてなり、 この領域内には、 上記 nチャネル型の MOS · FETQ 2b、 上記 ダイオード D 4およびゥエル電位供給用の p型半導体領域 14 pが形成されてい る。 そして、 この MO S · F ETQ 2a， Q 2bによって CM〇 S (Complimentary MOS) 回路形のインバータ I NV 1が形成されている。 なお、 ゥエル電位供給用の P型半導体領域 14 pには、 例えば p型不純物のホウ素が導入され、 ゥエル電位 供給用の n型半導体領域 14 nには、 例えば n型不純物のリンまたは A sが導入 されている。
このインバータ I NV 1を構成する pチャネル型の M〇 S Q 2aは、 nウエノレ 1 3 nの上部に互いに離間して形成された一対の p+型半導体領域 1 5 p s， 1 5 p dと、 半導体基板 4上に形成されたゲート絶縁膜 1 5 p i と、 その上に形成され たゲート電極 1 5 p gとを有している。 なお、 一対の p +型半導体領域 1 5 p s , 1 5 p dの間にMOS · F ETQ 2aのチャネル領域が形成される。
この p+型半導体領域 1 5 p s, 1 5 p dには、 例えば p型不純物のホウ素が導 入されている。 p+型半導体領域 1 5 p sは、 高電位側の電源 V CC と電気的に接 続されている。 なお、 この nゥエル 1 3 nと半導体基板 4との接触領域にダイォ 一ド D 5が形成されている。
ゲート絶縁膜 1 5 p iは、 例えば S i〇 2からなる。 ゲート電極 1 5 p gは、 例えば低抵抗ポリシリコンからなる。 ただし、 ゲート電極 1 5 p gは、 低抵抗ポ リシリコンの単体膜で形成されることに限定されるものではなく、 例えば低抵抗 ポリシリコン上にタングステンシリサイド等のシリサイド膜を積み重ねてなる構 造としても良いし、 低抵抗ポリシリコン上に窒化チタン膜等のバリア金属膜等を 介してタングステン膜等の金属膜を積み重ねてなる構造としても良い。
また、 この MOS · F E T Q 2aと同じ nゥエル 1 3 n内に形成された上記ダイ オード D 3は、 この nゥエル 1 3 nとその上部に形成された p+型半導体領域 1 6 Pとの接触領域に形成されている。 このダイオード D 3は、 一方の端子がインバ ータ I NV 1のゲート電極 1 5 n g, 1 5 p gと電気的に接続され、他方の端子が nゥエル 1 3 nを通じて高電位の電源 VCCと電気的に接続されている。なお、 p +型半導体領域 1 6 pには、 例えば p型不純物のホウ素が導入されている。
他方、 インバータ I NV 1を構成する nチャネル型の MOS · FETQ 2bは、 pゥエル 1 3 pの上部に互いに離間して形成された一対の n+型半導体領域 1 5 n s , 1 5 n dと、半導体基板 4上に形成されたゲート絶縁膜 1 5 n i と、その上 に形成されたゲート電極 1 5 n gとを有している。 なお、 一対の n+型半導体領域 1 5 n s , 1 5 n dの間に M〇S · FETQ 2bのチャネル領域が形成される。 この n+型半導体領域 1 5 n s， 1 5 n dには、 例えば n型不純物のリンまたは Asが導入されている。 n+型半導体領域 1 5 n sは、 接地電源 GNDと電気的に 接続されている。 ゲート絶縁膜 1 5 n iは、 例えば S i O 2からなる。 ゲート電 極 1 5 n gは、 例えば低抵抗ポリシリコンからなる。 ただし、 ゲート電極 1 5 η gは、 低抵抗ポリシリコンの単体膜で形成されることに限定されるものではな く、 例えば低抵抗ポリシリコン上にタングステンシリサイド等のシリサイド膜を 積み重ねてなる構造としても良いし、 低抵抗ポリシリコン上に窒化チタン膜等の バリア金属膜等を介してタングステン膜等の金属膜を積み重ねてなる構造として も良レヽ。 なお、 ゲート電極 1 5 n gは、 配線を通じて、 ゲート電極 1 5 p g、 n +型半導体領域 1 6 n、 p+型半導体領域 1 6 pおよび抵抗 R 1 と電気的に接続さ れている。
また、 この MOS · FETQ 2bと同じ pゥエル 1 3 p内に形成された上記ダイ ォード D 4は、 この pゥエル 1 3 pとその上部に形成された n+型半導体領域 16 nとの接触領域に形成されている。 このダイオード D 4は、 第 1層配線 10 f を 通じて上記した抵抗 R 1 と電気的に接続され、 他方の端子が pゥエル 1 3 pを通 じて接地電源 GNDと電気的に接続されている。 なお、 n+型半導体領域 1 6 η には、 例えば η型不純物のリンまたは A sが導入されている。
このような半導体基板 4上には、 層間絶縁膜 8 aが形成されており、 これによ つて MOS · FETQ 2a, Q 2b、 ダイオード D 3， D 4等が被覆されている。 この 層間絶縁膜 8 a上には、 例えば A 1または A 1— S i _ C u合金等からなる第 1 層配線 10 f 〜10 iが形成されている。 第 1層配線 10 f は、 接続孔 9 jを通 じて n+型半導体領域 16 nと電気的に接続されている。 第 1層配線 10 gは、接 続孔 9 kを通じて p+型半導体領域 14 pおよび n+型半導体領域 1 5 n sと電気 的に接続されている。 この第 1層配線 1 0 gは、 接地電源 GNDと電気的に接続 されている。 第 1層配線 1 0 hは、 接続孔 9 mを通じて n+型半導体領域 1 5 n d および P+型半導体領域 1 5 p dと電気的に接続されている。 この第 1層配線 10 hは、 インバータ I NV 1の出力配線を構成しており、 半導体集積回路装置の内 部回路と電気的に接続されている。 さらに、 第 1層配線 1 0 iは、 接続孔 9 ηを 通じて半導体領域 1 5 p sおよび η+型半導体領域 1 4 ηと電気的に接続されて いる。 この第 1層配線 10 iは、 高電位の電源 VCCと電気的に接続されている。 このような本実施の形態 3によれば、 前記実施の形態 1と同様の効果を得るこ とが可能となる。
(実施の形態 4)
次に、 本発明の実施形態 4の半導体集積回路装置を図 1 8〜図 20によって説 明する。
まず、 本実施の形態 4の半導体集積回路装置の回路構造を図 1 8によって説明 する。 なお、 周辺回路 3の回路構成は、 前記実施の形態 3 (図 10、 図 1 3およ び図 14参照） と同じなので、 その詳細な説明は省略する。
本実施の形態 4においては、 保護回路 1に、 ダイォード D 1およびサイリスタ (バイポーラトランジスタ Q la, Q lb) の他に、 抵抗 R 2および nチャネル型の MOS · FETQ 4が付加されている。 すなわち、 外部端子 2と周辺回路 3のィ ンバータ I N V 1の入力との間に抵抗 R 1, R 2が介在され、 かつ、 抵抗 R 1， R 2 間を結ぶ配線と接地電源 GNDとの間に nチャネル型の MOS . FETQ 4がそ のグート電極を接地電源 GNDに接続した状態で電気的に接続されている。 これ 以外は前記実施の形態 3と同じである。 サイリスタを構成するバイポーラトラン ジスタ Q laのェミッタとダイォード D 1の p型半導体領域は同一ゥエル内に配置 されている。 nチャネル型の MO S · F ETQ 4がサイリスタの近傍に配置され ていることを模式的に示すものである。
抵抗 R 2は、 MOS . FETQ 4側に流れる電流の量を制限し、かつ、 MO S . FETQ 4のゲート絶縁破壊を防止する機能を有している。 また、 MOS . FE TQ 4は、保護回路 1のサイリスタを構成するバイポーラトランジスタ Q lbのェ ミッタ電極側を順方向にすることでそのベース電極側にホールを注入させるよう にしてバイポーラトランジスタ Q lbを動作させ易くし、そのサイリスタの動作を 促す機能を有している。 なお、 MOS . FETQ 4は、 そのサイリスタをオンさ せるためのトリガ素子であり、 外部端子 2側の過電流を MOS · FETQ4を通 じて接地電源 GNDに逃がすことを主とする素子ではない。 このため、 上記した ように MOS . FETQ 4に流れる電流を抵抗 R 2により制限している。 また、 保護回路 1のサイリスタ、 ダイォード D 1および MOS · FETQ 4の接地電源 GNDは同一のものであり、 特に分けていない。
次に、 図 1 8の保護回路 1部分に対応するデバイス構造を図 1 9および図 20 によって説明する。 図 1 9および図 20は図 1 8の保護回路 1に対応する平面図 およびその X— Y線の断面図を示している。 なお、 図 1 9および図 20において は図面を分かり易くするために同じ領域には同じハツチングが付してある。
本実施の形態 4のデバイス構造は、 nチャネル型の MOS · FETQ 4を付加 した以外は基本的に前記実施の形態 1, 3の場合と同じである。 nチャネル型の M OS · FETQ 4は、 半導体基板 4の上部に形成された一対の n+半導体領域 7 n 3, 7 n 4と、 半導体基板 4上に形成されたゲート絶縁膜 1 7 n i と、 その上に形 成されたゲート電極 1 7 n gとを有している。この一対の n+型半導体領域 7 n 3, 7 n 4は、 M〇S · FETQ 4のソース · ドレイン用の半導体領域であり、 例え ば n型不純物のリンまたは A sが導入されて形成されている。一方の n+半導体領 域 7 n 3は、上記したようにバイポーラトランジスタ Q lbの一部を構成する領域 であるとともに、本実施の形態 4においては MOS · F ETQ 4の一部でもあり、 Pゥエル 5 p 2、 nゥエル 5 n 2および pゥエル 5 p 3に跨るように形成されて いる。 この n +型半導体領域 7 n 3は、 第 1層配線 1 0 c、 第 2層配線 1 2 cを介 して第 1層配線 10 b、 ゲート電極 1 7 n gおよび接地電源 GNDと電気的に接 続されている。 また、 他方の n+型半導体領域 7 n 4は、 pゥエル 5 p 3内に形成 されている。 この n+型半導体領域 7 n 4は、 接続孔 9 pを通じて第 1層配線 10 jに電気的に接続され、 さらにこの第 1層配線 10 j等を介して抵抗 R 1, R2間 の配線と電気的に接続されている。 なお、 MOS · FETQ 4のチャネル領域は、 一対の n+型半導体領域 7 n 3, 7 n 4の間の pゥエル 5 p 3の領域に形成される。 この M〇S - FETQ 4のゲート絶縁膜 1 7 n iは、 例えば S i〇2からなる。 ゲート電極 1 7 n gは、 例えば低抵抗ポリシリコンからなる。 ただし、 ゲート電 極 1 7 n gは、 低抵抗ポリシリコンの単体膜で形成されることに限定されるもの ではなく、 例えば低抵抗ポリシリコン上にタングステンシリサイド等のシリサイ ド膜を積み重ねてなる構造としても良いし、 低抵抗ポリシリコン上に窒化チタン 膜等のバリア金属膜等を介してタングステン膜等の金属膜を積み重ねてなる構造 としても良レ、。
第 2層配線 1 2 aのパターン部 1 2 a 1は、 接続孔 9 rを通じて第 1層配線に 接続されさらに接続孔 9 s 1 を通じて抵抗 R 2 の一端と電気的に接続されてい る。 この抵抗 R 2は、 例えば低抵抗ポリシリコンからなり、 所定のシート抵抗値 に設定されている。 この抵抗 R 2の他端は、 接続孔 9 s 2を通じて第 1層配線 1 0 j に接続されさらに接続孔 9 tを通じて第 2層配線 1 2 dと電気的に接続され ている。 また、 接地電源 GND用の第 2層配線 1 2 cは、 接続孔 9 hを通じて第 1層配線 10 b， 10 cと電気的に接続されており、 さらに、その第 1層配線 10 b, 10 cの一部は接続孔 9 uを通じて MOS'FETQ 4のゲート電極 1 7 n g と電気的に接続されている。 これにより、 そのゲート電極 1 7 n gは、 n+型半導 体領域 7 n 3、 p+型半導体領域 7 p 1および接地電源 GNDと電気的に接続され ている。
このような本実施の形態 4によれば、 前記実施の形態 1で得られた効果の他 に、 以下の効果を得ることが可能となる。 すなわち、 MOS · FETQ 4を設け たことにより、 保護回路 1を構成するサイリスタを素早く駆動させ、 外部端子 2 側の過電流を素早く接地電源 GND側に逃がすことが可能となる。 したがって、 E S D特性を向上させることができ、 半導体集積回路装置の歩留まりおよび信頼 性を向上させることが可能となる。
(実施の形態 5)
次に、 本発明の実施形態 5である半導体集積回路装置を図 21〜図 23によつ て説明する。
まず、 本実施の形態 5の半導体集積回路装置の回路構造を図 2 1に示す。 保護 回路 1の回路構成は、 前記実施の形態 2 (図 7参照） と同じなので、 その詳細な 説明は省略する。 なお、サイリスタを構成するバイポーラトランジスタ Q laのェ ミッタとダイオード D 1の p型半導体領域は同一ゥエル内に配置されている。 ダ ィォード D 2がサイリスタの近傍に配置されていることを模式的に示すものであ る。 また、 ダイォード D 1， D 2の接地電源 G N Dは前記実施の形態 2と同様に共 通の接地電源を使用している。 また、保護回路 1の後段の周辺回路 3についても、 前記実施の形態 3 (図 1 0、 図 1 3および図 1 4参照） と同じなで、 その詳細な 説明も省略する。
次に、 図 2 1の回路部分に対応するデバイス構造を図 2 2および図 2 3に示 す。 図 2 2およぴ図 2 3は図 2 1の保護回路 1に対応する平面図およびその X— Y線の断面図を示している。 なお、 図 2 2および図 2 3においては図面を分かり 易くするために同じ領域には同じハッチングが付してある。
保護回路 1のデバイス構造も基本的に前記実施の形態 2と同じである。 特に、 本実施の形態 5においても、 前記実施の形態 2と同様に、 ダイオード D 1の n型 半導体領域とバイポーラトランジスタ Q laのエミッタとが同一の nゥエル 5 n 1 内に互いに近接した状態で設けられ、 かつ、 これらを取り囲むように枠状に p + 型半導体領域 7 p 3が半導体基板 4の pゥェル 5 pの上部に形成されてダイォー ド D 2が設けられている。
また、 配線構造も前記実施の形態 3とほぼ同じである。 特に、 本実施の形態 5 においては、 p +型半導体領域 7 p 3の上層にその形状に沿って枠状の第 1層配線 1 0 kが設けられている。 第 1層配線 1 0 kは、 例えば A 1または A 1—S i— C u合金からなり、接続孔 9 vを通じて P +型半導体領域 7 p 3と電気的に接続さ れている。 この接続孔 9 Vは、 第 1層配線 1 0 kのラインに沿って複数個配置さ れている。 また、 第 2層配線 1 2 cは、 前記実施の形態 3と同様、 接地電源 G N Dを供給するための幅広の接地電源配線であるが、 この配線は、接続孔 9 h， 9 w を通じて第 1層配線 1 0 c , 1 0 kに電気的に接続されており、 ダイオード D 1， D 2の共通の接地電源配線となっている。
このような本実施の形態 5においても前記実施の形態 2と同様の効果を得るこ とが可能となる。 すなわち、 本実施の形態 5においては、 外部端子 2に負の過電 圧が印加された場合、過電流をダイォード D 1， D 2の両方を通じて接地電位 G N Dに速やかに放電することが可能となっている。
(実施の形態 6 )
次に、 本発明の実施形態 6の半導体集積回路装置を図 2 4〜図 2 6によって説 明する。 まず、本実施の形態 6の半導体集積回路装置の回路構造を図 2 4に示す。 保護回路 1の回路構成は、 前記実施の形態 2 (図 7参照） とほぼ同じである。 た だし、 本実施の形態 6においては、 サイリスタ （バイポーラトランジスタ Q la, Q lb) およびダイォード D 1 と、 ダイォード D 2とでそれぞれ別々の接地電源 G N D 1， G N D 2が使用されている。この接地電源 G N D 1， G N D 2は電気的に分 離されている。 これは、 例えば半導体基板の電位を負に設定するような製品に本 発明を適用した場合を示しており、 特に限定されないが、 接地電源 G N D 1は、 例えば 0 (零） V程度に設定され、 接地電源 G N D 2は、 例えば一 1 . 5 V程度に 設定されている。
なお、サイリスタを構成するバイポーラトランジスタ Q laのェミッタとダイォ ード D 1 の p型半導体領域とが同一ゥエル内に配置されている。 ダイオード D 2 がサイリスタの近傍に配置されていることを模式的に示すものである。 また、 保 護回路 1の後段の周辺回路 3については、 前記実施の形態 3 (図 1 0、 図 1 3お よび図 1 4参照） と同じなので、 その詳細な説明は省略する。
次に、 図 2 4の回路部分に対応するデバイス構造を図 2 5および図 2 6によつ て説明する。 図 2 5および図 2 6は図 2 4の保護回路 1に対応する平面図および その X— Y線の断面図を示している。 なお、 図 2 5および図 2 6においては図面 を分かり易くするために同じ領域には同じハッチングが付してある。
保護回路 1のデバイス構造も基本的に前記実施の形態 2と同じである。 特に、 本実施の形態 6においても前記実施の形態 2 , 5と同様に、ダイオード D 1の p型 半導体領域がバイポーラトランジスタ Q la のェミッタと同一の nゥエル 5 n 1 内に互いに近接した状態で設けられ、 かつ、 これらを取り囲むように枠状に p + 型半導体領域 7 p 3が半導体基板 4の pゥエル 5 p上部に形成されてダイオード D 2が設けられている。
特に、 この本実施の形態 6は、 上記したように、 例えば半導体基板 4の電位を 内部電源によって負に設定するような製品に本発明を適用した場合を考慮したも のである。 この場合、 ダイオード D 2は、 pゥエル 5 p内に配置されることから、 半導体基板 4の負の電位、 すなわち、 内部電源で設定される接地電源 G N D 2に 接続される。 このような構造の場合、 前記した過電流は、 接地電源 G N D 2が内 部電源から生成されることから、 ダイオード D 2を通じて接地電源 G N D 2側に 逃げることができない場合が生じる。
し力 し、 本実施の形態 6においては、 保護回路 1のダイォード D 1が半導体基 板 4とは電気的に分離された nゥエル 5 n 1内に設けられることから、 ダイォー ド D 1を外部電源で設定される接地電源 G N D 1 と電気的に接続することができ る。 したがって、 外部端子 2に負の過電圧が印加されたとしても、 それによる過 電流をダイォード D 1を通じて接地電源 G N D 1に速やかに放電することができ るので、 半導体基板 4の電位を内部電源によって負電位に設定するような製品で も E S D耐性を向上させることが可能となる。
このような本実施の形態 6の配線構造においては、 第 2配線層に 2本の接地電 源用の第 2層配線 1 2 c 1, 1 2 c 2が配置されている。 第 2層配線 1 2 c 1は、 接地電源 G N D 1を供給するための接地電源配線であり、 接続孔 9 hを通じて第 1層配線 1 O bと電気的に接続され、 これを通じてダイオード D 1およびバイポ ーラトランジスタ Q la， Q lb (サイリスタ） と電気的に接続されている。 また、 第 2層配線 1 2 c 2は、接地電源 G N D 2を供給するための接地電源配線であり、 接続孔 9 wを通じて第 1層配線 1 0 kと電気的に接続され、 これを通じてダイォ ード D 2と電気的に接続されている。
このように、 本実施の形態 6によれば、 半導体基板 4の電位を所定電位に設定 するような製品に本発明を適用したとしても、 前記実施の形態 2と同様の効果を 得ることが可能となる。
(実施の形態 7 )
次に、 本発明の実施形態 7の半導体集積回路装置を図 2 7によって説明する。 本実施の形態 7の保護回路 1は、 前記実施の形態 4 (図 1 8参照） と前記実施の 形態 5 (図 2 1参照） とを組み合わせたものであり、 前記したサイリスタ （バイ ポーラトランジスタ Q la, Q lb) およびダイオード D 1に加えて、 抵抗 R 2、 n チャネル型の MO S · F E T Q 4およびダイォード D 2を有している。すなわち、 本実施の形態 7においては、 外部端子 2と周辺回路 3のインバ一タ I NV 1の入 力との間に抵抗 R 1, R 2が介在され、その抵抗 R 1, R 2間を結ぶ配線と接地電源 GNDとの間に nチャネル型の MOS · F E T Q 4がそのゲート電極を接地電源 GNDに接続した状態で電気的に接続され、 さらに、 その抵抗 R 1, R 2を結ぶ配 線と接地電源 GNDとの間にダイォード D 2が電気的に接続されている。
なお、サイリスタを構成するバイポーラトランジスタ Q laのエミッタとダイォ ード D 1の p型半導体領域とが同一ゥエル内に配置されている。 MOS · FET Q 4およびダイォード D 2がサイリスタの近傍に配置されていることを模式的に 示すものである。 また、 保護回路 1の後段の周辺回路 3については、 前記実施の 形態 3 (図 1 0、 図 1 3および図 14参照） と同じなので、 その詳細な回路説明 は省略する。
デバイス構造は、 図 1 9および図 20に示すダイオード D 1、 バイポーラトラ ンジスタ Q la, Q lbおよび MOS · FETQ 4を平面的に取り囲むように、 図 22および図 23に示したように、 pゥエル 5 pの上部に p+型半導体領域 7 p 3 を設けることで構成される。 また、 この場合の図 1 9の第 2層配線 1 2 cは、 M OS · FETQ 4の n+型半導体領域 7 n 3と電気的に接続され、 かつ、 図 22お よび図 23に示したように、ダイオード D 2の p+型半導体領域 7 p 3とも電気的 に接続される。
このような本実施の形態 7においても前記実施の形態 1〜5で得られる効果を 得ることが可能となっている。
(実施の形態 8)
次に、 本発明の実施形態 8の半導体集積回路装置を図 28によって説明する。 本実施の形態 8の保護回路 1は、 前記実施の形態 4 (図 1 8参照） と前記実施の 形態 6 (図 24参照） とを組み合わせたものであり、 前記したサイリスタ （バイ ポーラトランジスタ Q la, Q lb) およびダイオード D 1に加えて、 抵抗 R 2、 n チャネル型の MOS · FETQ 4およびダイオード D 2を有している。すなわち、 本実施の形態 8においては、 外部端子 2と周辺回路 3のインバータ I NV 1の入 力との間に抵抗 R 1， R 2が介在され、その抵抗 R 1， R 2間を結ぶ配線と接地電源 GND 1 との間に nチャネル型の MOS · F E T Q 4がそのゲート電極を接地電 源 GND 1に接続した状態で電気的に接続され、 さらに、 その抵抗 R 1， 2を結 ぶ配線と接地電源 GND 2との間にダイォード D 2が電気的に接続されている。 そして、本実施の形態 8においては、サイリスタ （バイポーラトランジスタ Q la, Q lb) およびダイォード D 1 とダイォード D 2とで、 それぞれ別の接地電源 GN D 1， GND 2が使用されている。この接地電源 GND 1， GND 2とは電気的に分 離されており、 特に限定されないが、 接地電源 GND 1は、 例えば 0 (零） V程 度に設定され、 接地電源 GND 2は、 例えば 1. 5 V程度に設定されている。 この本実施の形態 8は、 例えば半導体基板の電位を内部電源によって負に設定 するような製品に本発明を適用した場合を考慮したものである。 この場合、 ダイ オード D 2は、 pゥエル 5 p (図 25、 図 26参照） 内に配置されることから内 部電源で設定される接地電源 GND 2に接続されるので、 前記した過電流をダイ オード D 2を通じては良好に逃がせない場合が生じる。 し力、し、 保護回路 1のダ ィォード D 1は、 半導体基板 4とは電気的に分離された nゥエル 5 n 1 (図 25、 図 26参照） 内に設けられることから、 外部電源で設定される接地電源 GND 1 と電気的に接続することができる。 したがって、 外部端子 2に負の過電圧が印加 されたとしても、 それによる過電流をダイオード D 1 を通じて接地電源 GND 1 に速やかに放電することができるので、 半導体基板の電位を内部電源によって負 電位に設定するような製品でも E S D耐性を向上させることが可能となる。
なお、サイリスタを構成するバイポーラトランジスタ Q laのエミッタとダイォ ード D 1の p型半導体領域とが同一ゥエル内に配置されている。 MOS . FET Q 4およびダイォード D 2がサイリスタの近傍に配置されていることを模式的に 示すものである。 また、 保護回路 1の後段の周辺回路 3については、 前記実施の 形態 3 (図 10、 図 1 3および図 14参照） と同じなので、 その詳細な回路説明 は省略する。
本実施の形態 8の場合のデバイス構造は、 前記実施の形態 7とほぼ同じであ る。 ただし、 本実施の形態 8の場合は、 図 25および図 26に示したように、 接 地電源 GND 1, GND 2用の第 2層配線 1 2 c 1, 1 2 c 2が設けられる。 そし て、 その第 2層配線 1 2 c 1は、 接続孔 9 hを通じて第 1層配線 10 bと電気的 に接続され、 これを通じてダイオード D 1およびサイリスタ （バイポーラトラン ジスタ Q la, Q lb) と電気的に接続される。 また、 第 2層配線 1 2 c 2は、 接続 孔 9 Vを通じて第 1層配線 1 0 kと電気的に接続され、 これを通じてダイオード
D 2と電気的に接続される。
このような本実施の形態 8においても前記実施の形態 1〜 4 , 6で得られる効 果を得ることが可能となっている。
以上、 本発明者によってなされた発明を実施の形態に基づき具体的に説明した 力 本発明は前記実施の形態 1〜3に限定されるものではなく、 その要旨を逸脱 しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態 1〜 3においては、 半導体基板を p型 S i とした場合に ついて説明したが、 これに限定されるものではなく、 例えば n型 S i としても良 い。
また、 前記実施の形態 2 , 3においては、 複数の外部端子の各々に接続された 個々のサイリスタ構造の保護素子を 1つ 1つ取り囲むように p +型半導体領域を 形成した場合について説明したが、 これに限定されるものではなく、 例えば複数 の外部端子の各々に接続された個々のサイリスタ構造の保護素子を複数個まとめ て取り囲むように P +型半導体領域を形成しても良い。 産業上の利用可能性
以上のように、 本発明の半導体集積回路装置およびその製造方法は、 D R AM (Dynamic Random Access Memory) や S R AM (Static Random Access Memory) 等のようなメモリ回路、 マイクロプロセッサ等のような論理回路、 メモリ回路と 論理回路とを同一半導体基板上に設けてなる半導体集積回路装置あるいはこれら を有する電子回路装置に用いて好適なものである。

Claims

請 求 の 範 囲
1 . 外部端子と接地電位との間に電気的に接続されるサイリスタ構造の保護素子 を半導体基板上に設けてなる半導体集積回路装置であって、 前記外部端子と前記 接地電位との間に、 保護素子として機能するダイオードを、 前記外部端子に負の 過電圧が印加された場合に接続方向が順方向となるように電気的に接続したこと を特徴とする半導体集積回路装置。
2 . 請求項 1記載の半導体集積回路装置において、
前記サイリスタ構造の保護素子は、
前記半導体基板の上層に形成され、 前記半導体基板とは反対導電型の第 1半導 体領域と、
前記半導体基板の上層において、 前記第 1ゥエルから離間して形成され、 前記 半導体基板とは反対導電型の第 2半導体領域と、
前記第 1半導体領域とは反対の導電型の領域であって、 前記半導体基板におい て少なくとも前記第 1半導体領域と第 2半導体領域との間に形成された第 3半導 体領域と、
前記第 1半導体領域内に形成され、 前記第 1半導体領域と同一導電型の半導体 領域で構成され、 かつ、 前記外部端子と電気的に接続された第 4半導体領域と、 前記第 1半導体領域内において前記第 4半導体領域に隣接して形成され、 前記 第 1半導体領域とは反対導電型の半導体領域で構成され、 かつ、 前記外部端子と 電気的に接続された第 5半導体領域と、
前記第 1半導体領域に一部分が配置され、 かつ、 他の一部分が前記第 1半導体 領域と前記第 2半導体領域との間の領域に配置され、 前記第 1半導体領域と同一 導電型の第 6半導体領域と、
前記第 2半導体領域に一部分が配置され、 かつ、 他の一部分が前記第 1半導体 領域と前記第 2半導体領域との間の領域に前記第 6半導体領域とは離間して配置 され、 前記第 1半導体領域と同一導電型の半導体領域で構成され、 前記接地電位 と電気的に接続された第 7半導体領域とを有し、
前記ダイォードは、 前記第 1半導体領域とは反対導電型の第 8半導体領域を有 し、 前記第 8半導体領域を、 接地電位に電気的に接続するとともに、 前記第 1半 導体領域内に設けたことを特徴とする半導体集積回路装置。
3 . 請求項 2記載の半導体集積回路装置において、
前記第 4半導体領域と、 前記第 8半導体領域とを、 その各々の長辺が平行に対 向するように配置したことを特徴とする半導体集積回路装置。
4 . 請求項 2または 3記載の半導体集積回路装置において、
前記半導体基板に前記第 1半導体領域とは反対導電型の第 9半導体領域を、 前 記サイリスタ構造の保護素子およびダイォードの保護素子を取り囲むように設 け、 前記第 9半導体領域を接地電位に電気的に接続したことを特徴とする半導体
5 . 請求項 2記載の半導体集積回路装置の製造工程において、
前記第 5半導体領域と第 8半導体領域とを形成するための不純物導入工程を同 じフォトレジストパターンをマスクにして同時に行うことを特徴とする半導体集 積回路装置の製造方法。
6 . 請求項 4記載の半導体集積回路装置の製造工程において、
前記第 5半導体領域と第 8半導体領域と第 9半導体領域とを形成するための不 純物導入工程を同じフォトレジストパターンをマスクにして同時に行うことを特 徴とする半導体集積回路装置の製造方法。
7 .外部から信号が入力される信号用の外部端子と、外部から基準電位が供給され る基準電位用の外部端子と、 サイリスタ構造の保護素子と、 ダイオード構造の保 護素子とを半導体基板に備え、 前記サイリスタ構造の保護素子と、 ダイオード構 造の保護素子とを前記信号用の外部端子と基準電位用の外部端子との間に並列に 接続した保護回路構造を有する半導体集積回路装置であって、
前記サイリスタ構造の保護素子は、
前記半導体基板に形成された第 1導電型の第 1半導体領域と、
前記半導体基板において前記第 1半導体領域とは離間した位置に形成された第 1導電型の第 2半導体領域と、
前記第 1導電型とは反対の導電型の領域であって、 前記半導体基板において少 なくとも前記第 1導電型の第 1半導体領域と第 1導電型の第 2半導体領域との間 に形成された第 2導電型の第 3半導体領域と、 前記第 1導電型の第 1半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 1導電型の第 4半導体領域と、
前記第 1導電型の第 1半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 2導電型の第 5半導体領域と、
前記半導体基板において前記第 1導電型の第 1半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成された第 1導電型の第 6半導体 領域と、
前記半導体基板において前記第 1導電型の第 2半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成され、 前記基準電位用の外部端 子と電気的に接続された第 1導電型の第 7半導体領域とを有し、
前記ダイォード構造の保護素子は、
前記第 1導電型の第 1半導体領域内に形成され、 前記基準電位の外部端子に電 気的に接続された第 2導電型の第 8半導体領域とを有することを特徴とする半導 体集積回路装置。
8 . 請求項 7記載の半導体集積回路装置において、 前記第 1導電型の第 4半導体 領域と、 前記第 2導電型の第 8半導体領域とを、 その各々の長辺が平行に対向す るように配置したことを特徴とする半導体集積回路装置。
9 .請求項 7記載の半導体集積回路装置において、
前記第 1導電型の第 6半導体領域の不純物濃度は、 前記第 1導電型の第 1半導 体領域の不純物濃度よりも大であり、 前記第 1導電型の第 7半導体領域の不純物 濃度は、 前記第 1導電型の第 2半導体領域の不純物濃度よりも大であることを特 徴とする半導体集積回路装置。
1 0 . 請求項 9記載の半導体集積回路装置において、
前記信号用の外部端子と前記第 2導電型の第 5半導体領域とを接続する配線は 金属膜からなることを特徴とする半導体集積回路装置。
1 1 . 請求項 9記載の半導体集積回路装置において、
前記第 1導電型の第 4半導体領域、 第 2導電型の第 5半導体領域、 第 1導電型 の第 6半導体領域、 第 1導電型の第 7半導体領域および第 2導電型の第 8半導体 領域を平面的に取り囲むように形成された第 2導電型の第 9半導体領域を有する
.とを特徴とする半導体集積回路装置。
2 . 半導体基板と、
前記半導体基板に形成され、 ゲート、 ソースおよびドレインを有する M I S ト 前記半導体基板に形成され、 外部からの信号を前記 M I S トランジスタのゲー トに入力するために、 前記 M I S トランジスタのゲートに電気的に接続された信 号用の外部端子と、
前記半導体基板に形成され、 外部からの基準電位を前記 M I S トランジスタの ソースに供給するために、 前記 M I S トランジスタのソースに電気的に接続され た基準電位用の外部端子と、
前記半導体基板に形成され、 前記信号用の外部端子と前記基準電位用の外部端 子との間に電気的に接続されたサイリスタ構造の保護素子と、
前記半導体基板に形成され、 前記信号用の外部端子と前記基準電位用の外部端 子との間に電気的に接続されたダイォード構造の保護素子とを備え、
前記サイリスタ構造の保護素子およびダイォード構造の保護素子と前記 M I S トランジスタのゲートとの間であって、 前記信号用の外部端子と基準電位用の外 部端子との間に接続され、 前記 M I S トランジスタに通常の動作よりも大きな電 圧が印加された場合に、 前記 M I S トランジスタのソース ·ゲート間の電位差を 下げるように機能する保護素子を前記半導体基板に設けたことを特徴とする半導 体集積回路装置。
1 3 . 請求項 1 2記載の半導体集積回路装置において、
前記 M I S トランジスタのソース ·ゲート間の電位差を下げるように機能する 保護素子は、 前記半導体基板に形成された更なるダイォードであることを特徴と する半導体集積回路装置。
1 4 . 請求項 1 3記載の半導体集積回路装置において、
前記更なるダイオードと、 前記サイリスタ構造の保護素子との間であって、 前 記信号用の外部端子と、 前記 M I S トランジスタのゲートとの間に直列に接続さ れた抵抗素子を有することを特徴とする半導体集積回路装置。
1 5 . 請求項 1 2記載の半導体集積回路装置において、 前記 M I S トランジスタのソース 'ゲート間の電位差を下げるように機能する 保護素子は、 前記半導体基板に形成された保護用の M I S トランジスタであり、 前記保護用の M I S トランジスタのドレインおよびソースは、 前記信号用の外部 端子と基準電位用の外部端子とにそれぞれ電気的に接続され、 前記保護用の M I Sトランジスタのゲートは、 前記基準電位の外部端子に電気的に接続されている ことを特徴とする半導体集積回路装置。
1 6 . 請求項 1 5記載の半導体集積回路装置において、
前記保護用の M I S トランジスタと、 前記サイリスタ構造の保護素子との間で あって、 前記信号用の外部端子と、 前記 M I S トランジスタのゲートとの間に直 列に接続された抵抗素子を有することを特徴とする半導体集積回路装置。
1 7 . 請求項 1 2記載の半導体集積回路装置において、
前記サイリスタ構造の保護素子の後段で、 かつ、 前記 M I Sトランジスタの前 段であって、 前記信号用の外部端子と前記基準電位の外部端子との間に、 前記サ イリスタ構造の保護素子の駆動を誘発するトリガ素子を電気的に接続したことを 特徴とする半導体集積回路装置。
1 8 . 請求項 1 7記載の半導体集積回路装置において、
前記トリガ素子は、 トリガ用の M I Sトランジスタからなり、 そのドレインは 前記信号用の外部端子と前記 M I S トランジスタとを結ぶ配線に電気的に接続さ れ、 前記トリガ用の M I S トランジスタのソースおよびゲートは前記基準電位の 外部端子に電気的に接続されていることを特徴とする半導体集積回路装置。
1 9 . 請求項 1 2記載の半導体集積回路装置において、
前記サイリスタ構造の保護素子は、
前記半導体基板に形成された第 1導電型の第 1半導体領域と、
前記半導体基板において前記第 1半導体領域とは離間した位置に形成された第 1導電型の第 2半導体領域と、
前記第 1導電型とは反対の導電型の領域であって、 前記半導体基板において少 なくとも前記第 1導電型の第 1半導体領域と第 1導電型の第 2半導体領域との間 に形成された第 2導電型の第 3半導体領域と、
前記第 1導電型の第 1半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 1導電型の第 4半導体領域と、
前記第 i導電型の第 半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 2導電型の第 5半導体領域と、
前記半導体基板において前記第 1導電型の第 1半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成された第 1導電型の第 6半導体 領域と、
前記半導体基板において前記第 1導電型の第 2半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成され、 前記基準電位用の外部端 子と電気的に接続された第 1導電型の第 7半導体領域とを有し、
前記ダイォード構造の保護素子は、
前記第 1導電型の第 1半導体領域内に形成され、 前記基準電位の外部端子に電 気的に接続された第 2導電型の第 8半導体領域とを有することを特徴とする半導
2 0 . 請求項 1 9記載の半導体集積回路装置において、 前記第 1導電型の第 4半 導体領域と、 前記第 2導電型の第 8半導体領域とを、 その各々の長辺が平行に対 向するように配置したことを特徴とする半導体集積回路装置。
2 1 . 請求項 1 9記載の半導体集積回路装置において、
前記第 1導電型の第 6半導体領域の不純物濃度は、 前記第 1導電型の第 1半導 体領域の不純物濃度よりも大であり、 前記第 1導電型の第 7半導体領域の不純物 濃度は、 前記第 1導電型の第 2半導体領域の不純物濃度よりも大であることを特 徴とする半導体集積回路装置。
2 2 . 請求項 2 1記載の半導体集積回路装置において、
前記信号用の外部端子と前記第 2導電型の第 5半導体領域とを接続する配線は 金属膜からなることを特徴とする半導体集積回路装置。
2 3 . 請求項 2 1記載の半導体集積回路装置において、
前記第 1導電型の第 4半導体領域、 第 2導電型の第 5半導体領域、 第 1導電型 の第 6半導体領域、 第 1導電型の第 7半導体領域および第 2導電型の第 8半導体 領域を平面的に取り囲むように形成された第 2導電型の第 9半導体領域を有する ことを特徴とする半導体集積回路装置。
2 4 .外部から信号が入力される信号用の外部端子と、外部から基準電位が供給さ れる基準電位用の外部端子と、 ソース、 ドレインおよびゲートを有し、 そのグー 卜が信号用の外部端子に電気的に接続され、 ソースが基準電位の外部端子に電気 的に接続された M I S トランジスタと、 サイリスタ構造の保護素子と、 ダイォー ド構造の保護素子とを半導体基板に備え、 前記サイリスタ構造の保護素子と、 ダ ィォ一ド構造の保護素子とを前記信号用の外部端子と、 前記基準電位の外部端子 との間に並列に接続した半導体集積回路装置であって、
前記サイリスタ構造の保護素子は、
前記半導体基板に形成された第 1導電型の第 1半導体領域と、
前記半導体基板において前記第 1半導体領域とは離間した位置に形成された第 1導電型の第 2半導体領域と、
前記第 1導電型とは反対の導電型の領域であって、 前記半導体基板において少 なくとも前記第 1導電型の第 1半導体領域と第 1導電型の第 2半導体領域との間 に形成された第 2導電型の第 3半導体領域と、
前記第 1導電型の第 1半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 1導電型の第 4半導体領域と、
前記第 1導電型の第 1半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 2導電型の第 5半導体領域と、
前記半導体基板において前記第 1導電型の第 1半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成された第 1導電型の第 6半導体 領域と、
前記半導体基板において前記第 1導電型の第 2半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成され、 前記基準電位用の外部端 子と電気的に接続された第 1導電型の第 7半導体領域とを有し、
前記ダイォード構造の保護素子は、
前記第 1導電型の第 1半導体領域内に形成され、 前記基準電位の外部端子に電 気的に接続された第 2導電型の第 8半導体領域とを有することを特徴とする半導
2 5 . 請求項 2 4記載の半導体集積回路装置において、 前記第 1導電型の第 4半 導体領域と、 前記第 2導電型の第 8半導体領域とを、 その各々の長辺が平行に対 向するように配置したことを特徴とする半導体集積回路装置。
2 6 . 請求項 2 4記載の半導体集積回路装置において、
前記第 1導電型の第 6半導体領域の不純物濃度は、 前記第 1導電型の第 1半導 体領域の不純物濃度よりも大であり、 前記第 1導電型の第 7半導体領域の不純物 濃度は、 前記第 1導電型の第 2半導体領域の不純物濃度よりも大であることを特 徴とする半導体集積回路装置。
2 7 . 請求項 2 6記載の半導体集積回路装置において、
前記信号用の外部端子と前記第 2導電型の第 5半導体領域とを接続する配線は 金属膜からなることを特徴とする半導体集積回路装置。
2 8 . 請求項 2 6記載の半導体集積回路装置において、
前記第 1導電型の第 4半導体領域、 第 2導電型の第 5半導体領域、 第 1導電型 の第 6半導体領域、 第 1導電型の第 7半導体領域およぴ第 2導電型の第 8半導体 領域を平面的に取り囲むように形成された第 2導電型の第 9半導体領域を有する ことを特徴とする半導体集積回路装置。
2 9 .外部からの信号を入力するための信号用の外部端子と、外部から基準電位が 供給される基準電位用の外部端子と、 外部から半導体集積回路の高電位の電源電 圧が供給される高電位用の外部端子と、 前記基準電位用の外部端子と前記高電位 用の外部端子との間に電気的に接続され、 かつ、 ゲートが前記信号用の外部端子 に電気的に接続された M I Sトランジスタと、 サイリスタ構造の保護素子と、 ダ ィォード構造の保護素子とを半導体基板に備え、 前記サイリスタ構造の保護素子 と、 ダイオード構造の保護素子とを前記信号用の外部端子と、 前記基準電位の外 部端子との間に並列に接続した半導体集積回路装置であって、
前記サイリスタ構造の保護素子およびダイォード構造の保護素子と前記 M I S トランジスタとの間であって、 前記信号用の外部端子と基準電位用の外部端子と の間および前記信号用の外部端子と高電位用の外部端子との間の各々に電気的に 接続され、 前記 M I Sトランジスタに通常の動作よりも大きな電圧が印加された 場合に、 前記 M I S トランジスタの入出力間の電位差を下げるように機能する保 護素子を前記半導体基板に設けたことを特徴とする半導体集積回路装置。
3 0 . 請求項 2 9記載の半導体集積回路装置において、
前記 M I S トランジスタの入出力間の電位差を下げるように機能する保護素子 は、 前記半導体基板に形成された更なるダイオードであることを特徴とする半導 体集積回路装置。
3 1 . 請求項 3 0記載の半導体集積回路装置において、
前記更なるダイォードと前記サイリスタ構造の保護素子との間であって、 前記 信号用の外部端子と前記 M I S トランジスタのゲートとの間に直列に接続された 抵抗素子を有することを特徴とする半導体集積回路装置。
3 2 .請求項 2 9記載の半導体集積回路装置において、
前記 M I S トランジスタは、 nチャネル型の M I S トランジスタと、 pチヤネ ル型の M I Sトランジスタとで構成される相補型 M I S トランジスタであること を特徴とする半導体集積回路装置。
3 3 . 請求項 2 9記載の半導体集積回路装置において、
前記サイリスタ構造の保護素子は、
前記半導体基板に形成された第 1導電型の第 1半導体領域と、
前記半導体基板において前記第 1半導体領域とは離間した位置に形成された第 1導電型の第 2半導体領域と、
前記第 1導電型とは反対の導電型の領域であって、 前記半導体基板において少 なくとも前記第 1導電型の第 1半導体領域と第 1導電型の第 2半導体領域との間 に形成された第 2導電型の第 3半導体領域と、
前記第 1導電型の第 1半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 1導電型の第 4半導体領域と、
前記第 1導電型の第 1半導体領域内に形成され、 前記信号用の外部端子と電気 的に接続された第 2導電型の第 5半導体領域と、
前記半導体基板において前記第 1導電型の第 1半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成された第 1導電型の第 6半導体 領域と、
前記半導体基板において前記第 1導電型の第 2半導体領域および第 2導電型の 第 3半導体領域に一部分が配置されるように形成され、 前記基準電位用の外部端 子と電気的に接続された第 1導電型の第 7半導体領域とを有し、 前記ダイォード構造の保護素子は、
前記第 1導電型の第 1半導体領域内に形成され、 前記基準電位の外部端子に電 気的に接続された第 2導電型の第 8半導体領域とを有することを特徴とする半導
3 4 . 請求項 3 3記載の半導体集積回路装置において、
前記サイリスタ構造の保護素子の後段で、 かつ、 前記 M I S トランジスタの前 段であって、 前記信号用の外部端子と前記基準電位の外部端子との間に、 前記サ ィリスタ構造の保護素子の駆動を誘発するトリガ用の M I S トランジスタを、 そ のドレインが前記信号用の外部端子と前記 M I S トランジスタとを結ぶ配線に電 気的に接続され、 そのソースおよびグートは前記基準電位の外部端子に電気的に 接続されるように設け、 前記トリガ用の M I S トランジスタのソースを、 前記サ イリスタ構造の保護素子を構成する前記第 7半導体領域により構成したことを特 徴とする半導体集積回路装置。
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