JPH0653407A - 集積回路用静電気放電保護回路 - Google Patents
集積回路用静電気放電保護回路Info
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- 230000001681 protective effect Effects 0.000 title description 2
- 230000015556 catabolic process Effects 0.000 claims description 33
- 230000004044 response Effects 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 description 19
- 239000003990 capacitor Substances 0.000 description 17
- 238000007667 floating Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- 230000001960 triggered effect Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 8
- 230000008569 process Effects 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002401 inhibitory effect Effects 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000750 progressive effect Effects 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】
【目的】 集積回路を静電気放電による破壊から保護で
きる集積回路用静電気放電保護回路を提供することを目
的とする。 【構成】 保護されるべき集積回路１６の入力／出力パ
ッド１５は静電気放電時に静電気放電により給電され、
静電気の放電により入力／出力パツド１５の電位がチッ
プ電源ＶDDの電圧以上になると、インバータ３０がＮＭ
ＯＳトリガＦＥＴ１８を駆動し、ＮＭＯＳトリガＦＥＴ
１８はＳＣＲ装置１０をラッチアップし、静電気放電に
よる大電流パルスをＳＣＲ装置１０で吸収し、集積回路
１６を静電気放電から保護する。
きる集積回路用静電気放電保護回路を提供することを目
的とする。 【構成】 保護されるべき集積回路１６の入力／出力パ
ッド１５は静電気放電時に静電気放電により給電され、
静電気の放電により入力／出力パツド１５の電位がチッ
プ電源ＶDDの電圧以上になると、インバータ３０がＮＭ
ＯＳトリガＦＥＴ１８を駆動し、ＮＭＯＳトリガＦＥＴ
１８はＳＣＲ装置１０をラッチアップし、静電気放電に
よる大電流パルスをＳＣＲ装置１０で吸収し、集積回路
１６を静電気放電から保護する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路を静電気の放
電から保護する回路に関し、かつより詳細には、静電気
放電電流パルスをこわれやすい集積回路構造からそらす
ため、ＣＭＯＳプロセスに存在するＳＣＲラッチアップ
効果を利用するシリコン制御整流器（ＳＣＲ）装置をト
リガするトリガ回路を有する集積回路用静電気放電保護
回路に関する。
電から保護する回路に関し、かつより詳細には、静電気
放電電流パルスをこわれやすい集積回路構造からそらす
ため、ＣＭＯＳプロセスに存在するＳＣＲラッチアップ
効果を利用するシリコン制御整流器（ＳＣＲ）装置をト
リガするトリガ回路を有する集積回路用静電気放電保護
回路に関する。
【０００２】
【従来の技術】静電気放電（以下、ＥＳＤ という）
は、チップ製造プロセスの間に及びその後に、集積回路
に本質的な損傷を与える。ＥＳＤ事象は、ＣＭＯＳチッ
プの低電力需要と極めて高い感度のため、特にＣＭＯＳ
チップにとって面倒なものである。このＥＳＤ現象は、
広く研究されている。例えばクラナ（Ｋｈｕｒａｎａ）
他著「ＣＨＭＯＳ装置のＥＳＤ−等価回路、物理的なモ
デル及び故障機構」と題する論文、ＩＥＥＥ／インター
ナショナル・リライアビリティー・フィジクス・シンポ
ジウム，１９８５，２１２−２３３頁には、ＣＭＯＳ出
力端子において、ｎチャンネル装置は、ほとんどのＥＳ
Ｄを吸収し、かつ極めてこわれやすいと述べられてお
り、一方ダブリー（Ｄｕｖｖｕｒｙ）他著「ＣＭＯＳ出
力バッファにおけるＥＳＤ事象と保護問題点」と題する
論文、ＩＥＥＥ／インターナショナル・リライアビリテ
ィー・フィジクス・シンポジウム，１９８７，１７４−
１８０頁においても同様に、ｎチャンネル装置のアバラ
ンシェ状態は、大多数のＥＳＤを吸収すると述べられて
いる。その結果、先行技術のＥＳＤ保護回路は、ＥＳＤ
事象により生じる電流を消失するために一つ又は複数の
ｎチャンネルＦＥＴを含んでいる。ＣＭＯＳチップ用の
オンチップＥＳＤ保護回路は、必須のものである。一般
にこのような回路は、高速の適用を可能にするために高
い破壊閾値、小さなレイアウト寸法、及びわずかなＲＣ
遅延を必要とする。しかしこのようなＥＳＤ保護回路
は、今まで構成が困難であった。
は、チップ製造プロセスの間に及びその後に、集積回路
に本質的な損傷を与える。ＥＳＤ事象は、ＣＭＯＳチッ
プの低電力需要と極めて高い感度のため、特にＣＭＯＳ
チップにとって面倒なものである。このＥＳＤ現象は、
広く研究されている。例えばクラナ（Ｋｈｕｒａｎａ）
他著「ＣＨＭＯＳ装置のＥＳＤ−等価回路、物理的なモ
デル及び故障機構」と題する論文、ＩＥＥＥ／インター
ナショナル・リライアビリティー・フィジクス・シンポ
ジウム，１９８５，２１２−２３３頁には、ＣＭＯＳ出
力端子において、ｎチャンネル装置は、ほとんどのＥＳ
Ｄを吸収し、かつ極めてこわれやすいと述べられてお
り、一方ダブリー（Ｄｕｖｖｕｒｙ）他著「ＣＭＯＳ出
力バッファにおけるＥＳＤ事象と保護問題点」と題する
論文、ＩＥＥＥ／インターナショナル・リライアビリテ
ィー・フィジクス・シンポジウム，１９８７，１７４−
１８０頁においても同様に、ｎチャンネル装置のアバラ
ンシェ状態は、大多数のＥＳＤを吸収すると述べられて
いる。その結果、先行技術のＥＳＤ保護回路は、ＥＳＤ
事象により生じる電流を消失するために一つ又は複数の
ｎチャンネルＦＥＴを含んでいる。ＣＭＯＳチップ用の
オンチップＥＳＤ保護回路は、必須のものである。一般
にこのような回路は、高速の適用を可能にするために高
い破壊閾値、小さなレイアウト寸法、及びわずかなＲＣ
遅延を必要とする。しかしこのようなＥＳＤ保護回路
は、今まで構成が困難であった。
【０００３】以前には、ＣＭＯＳのＥＳＤ保護回路に
は、抵抗とダイオードが使われていたが、このような抵
抗とダイオードは、ＣＭＯＳ技術におけるフィールド酸
化膜ＭＯＳＦＥＴ、ゲート酸化膜ＭＯＳＦＥＴ及び寄生
ｎｐｎ又はｐｎｐバイポーラジャンクショントランジス
タ（ＢＪＴ）のような３層装置に徐々に置き換えられて
いる。その他のものは、ＥＳＤ事象により生じる損傷に
対してチップを保護するために、シリコン制御整流器
（ＳＣＲ）として周知の寄生４層ｐｎｐｎ装置を使用し
ている。例えばアベリー（Ａｖｅｒｙ）著、「集積回路
における過度的保護構造としてＳＣＲを使用すること」
と題する論文、１９８３，ＥＯＳ／ＥＳＤＳｙｍｐ．
ｐｒｏｃ．，ＥＯＳ−５，１７７−１８０頁において、
ＳＣＲは、バイポーラ技術に関するＥＳＤ保護回路に使
用してもよいと述べられている。アベリー（Ａｖｅｒ
ｙ）によって述べられたように、ＳＣＲは、典型的にｎ
ｐｎトランジスタのコレクタベースのブレークダウン電
位を越えた場合に、正のトランジェントによってトリガ
される。比較的最近、寄生ラテラルＳＣＲ装置も、ＣＭ
ＯＳオンチップ保護回路に使用されている。例えばリー
ク（Ｒｉｅｃｋ）他著、「進歩的ＣＭＯＳ出力ドライバ
用新ＥＳＤ保護」と題する論文、１９８９，ＥＯＳ／Ｅ
ＳＤ，Ｓｙｍｐ．Ｐｒｏｃ．，ＥＯＳ−１１，１８２−
１８９頁において、ＳＣＲのようなラッチ装置は、本来
弱いドライバの破壊電圧を増大することにより、ＣＭＯ
Ｓ出力ドライバにおけるＮＭＯＳトランジスタの保護に
とって有用なことがあると述べられている。さらにラウ
ントリー（Ｒｏｕｎｔｒｅｅ）他著、「進歩的ＣＭＯＳ
プロセス用プロセス−許容入力保護回路」と題する論
文、１９８８，ＥＯＳ／ＥＳＤ Ｓｙｍｐ．Ｐｒｏ
ｃ．，ＥＯＳ−１０，２０１−２０５頁において、進歩
したＣＭＯＳプロセスに対してプロセスに寛容なラテラ
ルＳＣＲは、ＥＳＤ事象から回路を保護するために使用
できると述べられている。その大きな電流吸収／発生及
び容量、極めて低いターンオンインピーダンス、低電力
消費、及び熱拡散に関する大きな物理的容量のため、先
行技術において寄生ラテラルＳＣＲ装置は、ＣＭＯＳオ
ンチップＥＳＤ保護回路において最も有効な素子の一つ
と認められている。
は、抵抗とダイオードが使われていたが、このような抵
抗とダイオードは、ＣＭＯＳ技術におけるフィールド酸
化膜ＭＯＳＦＥＴ、ゲート酸化膜ＭＯＳＦＥＴ及び寄生
ｎｐｎ又はｐｎｐバイポーラジャンクショントランジス
タ（ＢＪＴ）のような３層装置に徐々に置き換えられて
いる。その他のものは、ＥＳＤ事象により生じる損傷に
対してチップを保護するために、シリコン制御整流器
（ＳＣＲ）として周知の寄生４層ｐｎｐｎ装置を使用し
ている。例えばアベリー（Ａｖｅｒｙ）著、「集積回路
における過度的保護構造としてＳＣＲを使用すること」
と題する論文、１９８３，ＥＯＳ／ＥＳＤＳｙｍｐ．
ｐｒｏｃ．，ＥＯＳ−５，１７７−１８０頁において、
ＳＣＲは、バイポーラ技術に関するＥＳＤ保護回路に使
用してもよいと述べられている。アベリー（Ａｖｅｒ
ｙ）によって述べられたように、ＳＣＲは、典型的にｎ
ｐｎトランジスタのコレクタベースのブレークダウン電
位を越えた場合に、正のトランジェントによってトリガ
される。比較的最近、寄生ラテラルＳＣＲ装置も、ＣＭ
ＯＳオンチップ保護回路に使用されている。例えばリー
ク（Ｒｉｅｃｋ）他著、「進歩的ＣＭＯＳ出力ドライバ
用新ＥＳＤ保護」と題する論文、１９８９，ＥＯＳ／Ｅ
ＳＤ，Ｓｙｍｐ．Ｐｒｏｃ．，ＥＯＳ−１１，１８２−
１８９頁において、ＳＣＲのようなラッチ装置は、本来
弱いドライバの破壊電圧を増大することにより、ＣＭＯ
Ｓ出力ドライバにおけるＮＭＯＳトランジスタの保護に
とって有用なことがあると述べられている。さらにラウ
ントリー（Ｒｏｕｎｔｒｅｅ）他著、「進歩的ＣＭＯＳ
プロセス用プロセス−許容入力保護回路」と題する論
文、１９８８，ＥＯＳ／ＥＳＤ Ｓｙｍｐ．Ｐｒｏ
ｃ．，ＥＯＳ−１０，２０１−２０５頁において、進歩
したＣＭＯＳプロセスに対してプロセスに寛容なラテラ
ルＳＣＲは、ＥＳＤ事象から回路を保護するために使用
できると述べられている。その大きな電流吸収／発生及
び容量、極めて低いターンオンインピーダンス、低電力
消費、及び熱拡散に関する大きな物理的容量のため、先
行技術において寄生ラテラルＳＣＲ装置は、ＣＭＯＳオ
ンチップＥＳＤ保護回路において最も有効な素子の一つ
と認められている。
【０００４】
【発明が解決しようとする課題】しかし、ＥＳＤ保護回
路に寄生ＳＣＲ装置を使用することにより、ＳＣＲ装置
は高いトリガ電圧を有するという重大な欠点が存在す
る。ＥＳＤ保護を行うためには、ＥＳＤ保護回路のトリ
ガ電圧は、入力バッファ又は出力ドライバを損傷するこ
とがある電圧よりも低くなければならない。ラウントリ
ー（Ｒｏｕｎｔｒｅｅ）他によって述べられているよう
に、わずかにドーピングしかつシリコン化拡散する進歩
的な１μm ＣＭＯＳプロセスにより作られたＥＳＤ保護
回路における寄生ラテラルＳＣＲ装置の代表的なトリガ
電圧は、アノードからカソードまでの間隔を６μｍとし
た場合、約５０ボルトである。不運なことにこのような
高いトリガ電圧では、ラテラルＳＣＲ装置は、単独では
保護素子として使用できない。その結果、フィールドプ
ラントダイオードと拡散抵抗（「２次保護」素子）が、
改善されたＥＳＤ保護を行うため、保護回路においてラ
テラルＳＣＲ装置に加えられている。
路に寄生ＳＣＲ装置を使用することにより、ＳＣＲ装置
は高いトリガ電圧を有するという重大な欠点が存在す
る。ＥＳＤ保護を行うためには、ＥＳＤ保護回路のトリ
ガ電圧は、入力バッファ又は出力ドライバを損傷するこ
とがある電圧よりも低くなければならない。ラウントリ
ー（Ｒｏｕｎｔｒｅｅ）他によって述べられているよう
に、わずかにドーピングしかつシリコン化拡散する進歩
的な１μm ＣＭＯＳプロセスにより作られたＥＳＤ保護
回路における寄生ラテラルＳＣＲ装置の代表的なトリガ
電圧は、アノードからカソードまでの間隔を６μｍとし
た場合、約５０ボルトである。不運なことにこのような
高いトリガ電圧では、ラテラルＳＣＲ装置は、単独では
保護素子として使用できない。その結果、フィールドプ
ラントダイオードと拡散抵抗（「２次保護」素子）が、
改善されたＥＳＤ保護を行うため、保護回路においてラ
テラルＳＣＲ装置に加えられている。
【０００５】このような「２次保護」素子の使用を避け
るため、リーク（Ｒｉｅｃｋ）他及びその他の者は、寄
生ラテラルＳＣＲ装置のトリガ電圧を低下することを試
みている。チャッテルジー（Ｃｈａｔｔｅｒｊｅｅ）他
著、例えば「出力及び入力パッドにおけるオンチップＥ
ＳＤ保護用低電圧トリガＳＣＲ」と題する論文、Ｐｒｏ
ｃ．１９９０ Ｓｙｍｐ．ＶＬＳＩ Ｔｅｃｈ．７５−
７６頁に述べられたように、一つの方法は、１０−１５
ボルトの範囲の良好に同調可能なトリガ電圧を有する
「ＬＶＴＳＣＲ」を形成するため、ラテラルＳＣＲ装置
内に低ブレークダウン電圧ショートチャンネル（短チヤ
ンネル）ＮＭＯＳＦＥＴを集積化することにある。しか
し当該技術分野の専門家には明らかなように、このよう
にN ＭＯＳＦＥＴとラテラルＳＣＲ装置を組合わせるこ
とは、一般的に実現可能とは限らない。リーク他の前記
論文に記載されたように、別の方法は、そのトリガ電圧
を低下するため、ラテラルＳＣＲ装置に切り欠いたフィ
ールド注入を行う「ＮＬＣＳ」マスクを加えることにあ
る。実験結果によれば、１μＡの初期電流において定義
されかつ測定されたこのようなＳＣＲの最小ブレークダ
ウン電圧は９Ｖへ低下するが、一方ラッチ状態を開始す
るその対応したトリガ電圧はほぼ２０Ｖであることがわ
かった。しかしこの作業は、製造管理の問題点故に一般
には実行不可能である。
るため、リーク（Ｒｉｅｃｋ）他及びその他の者は、寄
生ラテラルＳＣＲ装置のトリガ電圧を低下することを試
みている。チャッテルジー（Ｃｈａｔｔｅｒｊｅｅ）他
著、例えば「出力及び入力パッドにおけるオンチップＥ
ＳＤ保護用低電圧トリガＳＣＲ」と題する論文、Ｐｒｏ
ｃ．１９９０ Ｓｙｍｐ．ＶＬＳＩ Ｔｅｃｈ．７５−
７６頁に述べられたように、一つの方法は、１０−１５
ボルトの範囲の良好に同調可能なトリガ電圧を有する
「ＬＶＴＳＣＲ」を形成するため、ラテラルＳＣＲ装置
内に低ブレークダウン電圧ショートチャンネル（短チヤ
ンネル）ＮＭＯＳＦＥＴを集積化することにある。しか
し当該技術分野の専門家には明らかなように、このよう
にN ＭＯＳＦＥＴとラテラルＳＣＲ装置を組合わせるこ
とは、一般的に実現可能とは限らない。リーク他の前記
論文に記載されたように、別の方法は、そのトリガ電圧
を低下するため、ラテラルＳＣＲ装置に切り欠いたフィ
ールド注入を行う「ＮＬＣＳ」マスクを加えることにあ
る。実験結果によれば、１μＡの初期電流において定義
されかつ測定されたこのようなＳＣＲの最小ブレークダ
ウン電圧は９Ｖへ低下するが、一方ラッチ状態を開始す
るその対応したトリガ電圧はほぼ２０Ｖであることがわ
かった。しかしこの作業は、製造管理の問題点故に一般
には実行不可能である。
【０００６】図６の（ａ）及び図６の（ｂ）は、チャッ
テルジー他の前記論文に記載されたものと同様なＳＣＲ
構造を有するＥＳＤ保護回路を示している。図６の
（ａ）は、回路図を示し、一方図６の（ｂ）は、対応す
るサブストレートを示している。図６の（ａ）及び図６
の（ｂ）に示されたＥＳＤ保護装置は、保護すべき集積
回路１６上の入力／出力パッド１５と集積回路１６のチ
ップアースとの間に接続されかつたすき掛け接続された
バイポーラＰＮＰトランジスタ１２とバイポ−ラＮＰＮ
トランジスタ１４とを含むＳＣＲ装置１０を有する。Ｓ
ＣＲ装置１０を形成したＰサブストレートの抵抗Ｒｓ
は、ＳＣＲ装置１０を起動できる前に達しなければなら
ない小さな閾値電流を確立するウエル抵抗Ｒｗといっし
ょに示されている。図６の（ａ）及び図６の（ｂ）に示
されたように、さらにＳＣＲ装置１０のトリガ電圧をＮ
ＭＯＳトリガＦＥＴ１８のブレークダウン電圧にまで低
下するため、ＮＭＯＳトリガＦＥＴ１８が設けられてい
る。
テルジー他の前記論文に記載されたものと同様なＳＣＲ
構造を有するＥＳＤ保護回路を示している。図６の
（ａ）は、回路図を示し、一方図６の（ｂ）は、対応す
るサブストレートを示している。図６の（ａ）及び図６
の（ｂ）に示されたＥＳＤ保護装置は、保護すべき集積
回路１６上の入力／出力パッド１５と集積回路１６のチ
ップアースとの間に接続されかつたすき掛け接続された
バイポーラＰＮＰトランジスタ１２とバイポ−ラＮＰＮ
トランジスタ１４とを含むＳＣＲ装置１０を有する。Ｓ
ＣＲ装置１０を形成したＰサブストレートの抵抗Ｒｓ
は、ＳＣＲ装置１０を起動できる前に達しなければなら
ない小さな閾値電流を確立するウエル抵抗Ｒｗといっし
ょに示されている。図６の（ａ）及び図６の（ｂ）に示
されたように、さらにＳＣＲ装置１０のトリガ電圧をＮ
ＭＯＳトリガＦＥＴ１８のブレークダウン電圧にまで低
下するため、ＮＭＯＳトリガＦＥＴ１８が設けられてい
る。
【０００７】従って図６の（ａ）及び図６の（ｂ）に示
されたＥＳＤ保護回路は、ＳＣＲ装置１０が起動できる
前に、ＮＭＯＳトリガＦＥＴ１８のようなトリガ装置が
ジャンクションブレークダウン状態に従うことを必要と
する。特にＳＣＲ装置１０によるラッチアップを開始す
るため、ＮＭＯＳトリガＦＥＴ１８を通って十分な電流
が流れなければならない。しかし保護される集積回路１
６は、ジャンクションブレークダウンを経験してもよい
ので、図６の回路には、ラッチアップを開始するために
ＮＭＯＳトリガＦＥＴ１８を通して十分な電流が流れる
ことを保証する機構は存在しない。さらにバイポーラス
ナップバックのような装置のブレークダウン効果の結
果、すべてのＥＳＤ電流が、図示されたＥＳＤ保護構造
ではなく、出力回路によって吸収されるという保証もな
い。図６の回路の動作中に、ＮＭＯＳトリガＦＥＴ１８
は、ウエル抵抗Ｒｗを通して電流を引き出すため、ジャ
ンクションブレークダウン状態で動作する。このブレー
クダウン電圧は、保護すべき集積回路のブレークダウン
電圧にほぼ等しく、かつ今述べたように、このような回
路において、保護すべき集積回路１６が、装置のブレー
クダウンのため重要な電流を導通させないことを確実に
することは不可能である。保護すべき集積回路１６が、
ＳＣＲ装置１０から電流を盗み取らないことも保証でき
ず、それによりＳＣＲ装置１０がラッチアップし、かつ
大部分のＥＳＤ事象エネルギーを吸収することが阻止さ
れる。
されたＥＳＤ保護回路は、ＳＣＲ装置１０が起動できる
前に、ＮＭＯＳトリガＦＥＴ１８のようなトリガ装置が
ジャンクションブレークダウン状態に従うことを必要と
する。特にＳＣＲ装置１０によるラッチアップを開始す
るため、ＮＭＯＳトリガＦＥＴ１８を通って十分な電流
が流れなければならない。しかし保護される集積回路１
６は、ジャンクションブレークダウンを経験してもよい
ので、図６の回路には、ラッチアップを開始するために
ＮＭＯＳトリガＦＥＴ１８を通して十分な電流が流れる
ことを保証する機構は存在しない。さらにバイポーラス
ナップバックのような装置のブレークダウン効果の結
果、すべてのＥＳＤ電流が、図示されたＥＳＤ保護構造
ではなく、出力回路によって吸収されるという保証もな
い。図６の回路の動作中に、ＮＭＯＳトリガＦＥＴ１８
は、ウエル抵抗Ｒｗを通して電流を引き出すため、ジャ
ンクションブレークダウン状態で動作する。このブレー
クダウン電圧は、保護すべき集積回路のブレークダウン
電圧にほぼ等しく、かつ今述べたように、このような回
路において、保護すべき集積回路１６が、装置のブレー
クダウンのため重要な電流を導通させないことを確実に
することは不可能である。保護すべき集積回路１６が、
ＳＣＲ装置１０から電流を盗み取らないことも保証でき
ず、それによりＳＣＲ装置１０がラッチアップし、かつ
大部分のＥＳＤ事象エネルギーを吸収することが阻止さ
れる。
【０００８】図７の（ａ）及び図７の（ｂ）は、チップ
電力ＶDDが低い場合に、ＮＭＯＳトリガＦＥＴ１８のゲ
ートをフローティングすることによりブレークダウン電
圧を低下するためにＮＭＯＳＦＥＴ２０を加えた点を除
いて、図６に示したタイプのＥＳＤ保護回路を示してい
る。図７の（ａ）は、回路図を示しているが、一方図７
の（ｂ）は、相応したサブストレートを示している。図
示されたように、ＮＭＯＳＦＥＴ２０は、保護すべき回
路１６が給電されていない時、ＮＭＯＳトリガＦＥＴ１
８のゲートをフローティングするためにチップ電源ＶDD
に応答する。１度給電されると（ＶDDが高レベルにな
る）、ＮＭＯＳトリガＦＥＴ１８のゲートは、保護すべ
き回路１６の動作への保護回路の作用を最小にするよう
に、アースに接続される。しかし図７の（ａ）及び図７
の（ｂ）の回路において、ＳＣＲ装置１０によるラッチ
は、依然としてラッチアップの開始のためＮＭＯＳトリ
ガＦＥＴ１８のブレークダウンに依存しており、かつ依
然として集積回路１６による電流「盗用」の影響を受け
易く、その場合、この回路もフローティングゲートを有
する。従って前記の問題は、図７の回路によっても克服
されていない。従ってＮＭＯＳトリガＦＥＴのブレーク
ダウン効果に依存することなくＳＣＲ装置がラッチでき
る集積回路用ＥＳＤ保護回路が、依然として望まれてい
る。本発明は、この要望に合わせてなされたものであ
る。
電力ＶDDが低い場合に、ＮＭＯＳトリガＦＥＴ１８のゲ
ートをフローティングすることによりブレークダウン電
圧を低下するためにＮＭＯＳＦＥＴ２０を加えた点を除
いて、図６に示したタイプのＥＳＤ保護回路を示してい
る。図７の（ａ）は、回路図を示しているが、一方図７
の（ｂ）は、相応したサブストレートを示している。図
示されたように、ＮＭＯＳＦＥＴ２０は、保護すべき回
路１６が給電されていない時、ＮＭＯＳトリガＦＥＴ１
８のゲートをフローティングするためにチップ電源ＶDD
に応答する。１度給電されると（ＶDDが高レベルにな
る）、ＮＭＯＳトリガＦＥＴ１８のゲートは、保護すべ
き回路１６の動作への保護回路の作用を最小にするよう
に、アースに接続される。しかし図７の（ａ）及び図７
の（ｂ）の回路において、ＳＣＲ装置１０によるラッチ
は、依然としてラッチアップの開始のためＮＭＯＳトリ
ガＦＥＴ１８のブレークダウンに依存しており、かつ依
然として集積回路１６による電流「盗用」の影響を受け
易く、その場合、この回路もフローティングゲートを有
する。従って前記の問題は、図７の回路によっても克服
されていない。従ってＮＭＯＳトリガＦＥＴのブレーク
ダウン効果に依存することなくＳＣＲ装置がラッチでき
る集積回路用ＥＳＤ保護回路が、依然として望まれてい
る。本発明は、この要望に合わせてなされたものであ
る。
【０００９】
【課題を解決するための手段】先行技術における前記の
問題は、本発明によれば次のようにして解決される。す
なわちＣＭＯＳプロセスにおいて生じる周知のＳＣＲラ
ッチアップ効果を利用したＥＳＤ保護回路を設け、こわ
れ易い回路構造からＥＳＤ電流パルスをそらす。好適な
実施例においては、保護される集積回路の入力／出力パ
ッドにおけるＥＳＤ事象に応答するインバータ又はコン
デンサトリガ装置を利用してＥＳＤ電流パルスをそらす
ことができる。本発明のこの特徴によれば、ＳＣＲ装置
は、保護される集積回路にどのような損傷を受けること
もなく、ＥＳＤ事象により生じるＣＭＯＳパッド構造に
おける大電流パルスを吸収することができるようにな
る。
問題は、本発明によれば次のようにして解決される。す
なわちＣＭＯＳプロセスにおいて生じる周知のＳＣＲラ
ッチアップ効果を利用したＥＳＤ保護回路を設け、こわ
れ易い回路構造からＥＳＤ電流パルスをそらす。好適な
実施例においては、保護される集積回路の入力／出力パ
ッドにおけるＥＳＤ事象に応答するインバータ又はコン
デンサトリガ装置を利用してＥＳＤ電流パルスをそらす
ことができる。本発明のこの特徴によれば、ＳＣＲ装置
は、保護される集積回路にどのような損傷を受けること
もなく、ＥＳＤ事象により生じるＣＭＯＳパッド構造に
おける大電流パルスを吸収することができるようにな
る。
【００１０】
【作用】本発明の集積回路用ＥＳＤ保護回路によれば、
ＳＣＲ装置は、集積回路に接続された入力／出力パッド
におけるＥＳＤ事象から集積回路を保護するように、ブ
レークダウン効果に関係なくラッチすることが保証され
る。特に本発明によるこのような集積回路用ＥＳＤ保護
回路は、入力／出力パッドにおけるＥＳＤ事象により生
成される電流を吸収するように、入力／出力パッドと集
積回路の装置アースとの間に接続されたシリコン制御整
流器（ＳＣＲ）装置を含んでいる。特にＥＳＤ事象によ
り生成される電流を吸収するためにＳＣＲ装置を能動的
にトリガする手段も設けられている。好ましくは、トリ
ガ手段は、ＳＣＲ装置を起動するトリガＦＥＴ、及び入
力／出力パッドにおけるＥＳＤ事象に応答してＮＭＯＳ
トリガＦＥＴのゲートのジャンクションブレークダウン
に無関係に入力／出力パッドにおけるＥＳＤ事象を受け
取った際に、ＳＣＲ装置を起動するようにＮＭＯＳトリ
ガＦＥＴのゲートにトリガ電圧を加えるための手段とか
らなる。
ＳＣＲ装置は、集積回路に接続された入力／出力パッド
におけるＥＳＤ事象から集積回路を保護するように、ブ
レークダウン効果に関係なくラッチすることが保証され
る。特に本発明によるこのような集積回路用ＥＳＤ保護
回路は、入力／出力パッドにおけるＥＳＤ事象により生
成される電流を吸収するように、入力／出力パッドと集
積回路の装置アースとの間に接続されたシリコン制御整
流器（ＳＣＲ）装置を含んでいる。特にＥＳＤ事象によ
り生成される電流を吸収するためにＳＣＲ装置を能動的
にトリガする手段も設けられている。好ましくは、トリ
ガ手段は、ＳＣＲ装置を起動するトリガＦＥＴ、及び入
力／出力パッドにおけるＥＳＤ事象に応答してＮＭＯＳ
トリガＦＥＴのゲートのジャンクションブレークダウン
に無関係に入力／出力パッドにおけるＥＳＤ事象を受け
取った際に、ＳＣＲ装置を起動するようにＮＭＯＳトリ
ガＦＥＴのゲートにトリガ電圧を加えるための手段とか
らなる。
【００１１】本発明によれば、集積回路用ＥＳＤ保護回
路のいくつかの実施例が可能である。例えば本発明の第
１の実施例において、ＮＭＯＳトリガＦＥＴにトリガ電
圧を加える手段は、入力／出力パッドにおけるＥＳＤ事
象によって給電されるインバータを有する。このインバ
ータは、集積回路に電力が供給されていない限り、入力
／出力パッドにＥＳＤ事象が生じた場合に、ＮＭＯＳト
リガＦＥＴのゲートにトリガ電圧を加え。本発明の第２
の実施例において、ＮＭＯＳトリガＦＥＴにトリガ電圧
を加えるための手段は、集積回路に電力が供給されてい
ない限り、ＮＭＯＳトリガＦＥＴのゲートに、入力／出
力パッドにおいてＥＳＤ事象が生じた場合に生成される
電圧を加えるように、入力／出力パッドに接続されたコ
ンデンサを含んでいる。好ましくは、本発明のこの実施
例は、その他に集積回路に電力が供給されている時にＮ
ＭＯＳトリガＦＥＴのゲートをアースするＦＥＴを含ん
でいる。第１及び第２どちらの実施例においても、ＮＭ
ＯＳトリガＦＥＴは、ＳＣＲ装置と一体にサブストレー
ト内に形成でき、又はブレークダウン効果を最小にする
ようにＳＣＲ装置を含むサブストレートから物理的に分
離して配置してもよい。第１及び第２のどちらの実施例
におけるＳＣＲ装置も、ＮＭＯＳトリガＦＥＴを通って
電流が流れる時に入力／出力パッドとＳＣＲ装置との間
の電圧降下を形成するため、入力／出力パッドと残りの
ＳＣＲ装置との間に配置されたウエル抵抗を有すること
ができる。その結果、入力／出力パッドにおけるＥＳＤ
事象によって生成されかつウエル抵抗を通って流れる電
流の一部が、ＳＣＲ装置のバイポーラＰＮＰトランジス
タを導通させるために十分な程度に大きな電圧降下を生
じた時、ＳＣＲ装置が起動される。
路のいくつかの実施例が可能である。例えば本発明の第
１の実施例において、ＮＭＯＳトリガＦＥＴにトリガ電
圧を加える手段は、入力／出力パッドにおけるＥＳＤ事
象によって給電されるインバータを有する。このインバ
ータは、集積回路に電力が供給されていない限り、入力
／出力パッドにＥＳＤ事象が生じた場合に、ＮＭＯＳト
リガＦＥＴのゲートにトリガ電圧を加え。本発明の第２
の実施例において、ＮＭＯＳトリガＦＥＴにトリガ電圧
を加えるための手段は、集積回路に電力が供給されてい
ない限り、ＮＭＯＳトリガＦＥＴのゲートに、入力／出
力パッドにおいてＥＳＤ事象が生じた場合に生成される
電圧を加えるように、入力／出力パッドに接続されたコ
ンデンサを含んでいる。好ましくは、本発明のこの実施
例は、その他に集積回路に電力が供給されている時にＮ
ＭＯＳトリガＦＥＴのゲートをアースするＦＥＴを含ん
でいる。第１及び第２どちらの実施例においても、ＮＭ
ＯＳトリガＦＥＴは、ＳＣＲ装置と一体にサブストレー
ト内に形成でき、又はブレークダウン効果を最小にする
ようにＳＣＲ装置を含むサブストレートから物理的に分
離して配置してもよい。第１及び第２のどちらの実施例
におけるＳＣＲ装置も、ＮＭＯＳトリガＦＥＴを通って
電流が流れる時に入力／出力パッドとＳＣＲ装置との間
の電圧降下を形成するため、入力／出力パッドと残りの
ＳＣＲ装置との間に配置されたウエル抵抗を有すること
ができる。その結果、入力／出力パッドにおけるＥＳＤ
事象によって生成されかつウエル抵抗を通って流れる電
流の一部が、ＳＣＲ装置のバイポーラＰＮＰトランジス
タを導通させるために十分な程度に大きな電圧降下を生
じた時、ＳＣＲ装置が起動される。
【００１２】他方において本発明のこの好適な実施例に
おいて、すべての実施例に対するウエル抵抗は、チップ
電源（ＶDD）が集積回路に供給されている時、ＳＣＲ装
置の順方向バイアスを禁止するが、チップ電源（ＶDD）
が集積回路に供給されていない時、ＳＣＲ装置のバイポ
ーラＰＮＰトランジスタの順方向バイアスを可能にする
手段によって置き換えてもよい。この時好適な実施例に
おいて、バイアス禁止手段は、入力／出力パッドに共通
に接続されたソースとＳＣＲ装置に共通に接続されたド
レインとを有するＰＦＥＴとＮＦＥＴを有し、ここにお
いてＰＦＥＴのゲートは、ＮＭＯＳトリガＦＥＴのゲー
トに接続されており、かつＮＦＥＴのゲートは、保護さ
れる集積回路用のチップ電源に接続されている。特にバ
イアス禁止手段は、ＳＣＲ装置を含むサブストレートか
ら物理的に分離して配置されている。本発明の目的と利
点は添付図面とともに行われる本発明のこの好適な実施
例の以下の詳細な説明からより明らかになり、かつ速や
かに理解されるものである。
おいて、すべての実施例に対するウエル抵抗は、チップ
電源（ＶDD）が集積回路に供給されている時、ＳＣＲ装
置の順方向バイアスを禁止するが、チップ電源（ＶDD）
が集積回路に供給されていない時、ＳＣＲ装置のバイポ
ーラＰＮＰトランジスタの順方向バイアスを可能にする
手段によって置き換えてもよい。この時好適な実施例に
おいて、バイアス禁止手段は、入力／出力パッドに共通
に接続されたソースとＳＣＲ装置に共通に接続されたド
レインとを有するＰＦＥＴとＮＦＥＴを有し、ここにお
いてＰＦＥＴのゲートは、ＮＭＯＳトリガＦＥＴのゲー
トに接続されており、かつＮＦＥＴのゲートは、保護さ
れる集積回路用のチップ電源に接続されている。特にバ
イアス禁止手段は、ＳＣＲ装置を含むサブストレートか
ら物理的に分離して配置されている。本発明の目的と利
点は添付図面とともに行われる本発明のこの好適な実施
例の以下の詳細な説明からより明らかになり、かつ速や
かに理解されるものである。
【００１３】
【実施例】本発明の技術により集積回路を保護するため
の集積回路用静電気放電保護回路を、図１−図５により
説明する。それぞれの図において、（ａ）の部分は回路
図を示し、一方（ｂ）の部分は対応するサブストレート
を示している。さらに加えて図示したＦＥＴは、図中に
幅／長さの値を与えられており、これらは、好適な実施
例におけるこれらの素子の寸法に相当する。しかし通常
の当業者にとっては明らかなように、その他の寸法のＦ
ＥＴを使用してもよく、かつこれら図に関してここで行
われる説明は、例示のためにすぎず、従って本発明の権
利範囲にどのような制限を加えようとするものでもな
い。本発明の権利範囲に関するあらゆる疑問は、添付の
特許請求の範囲を参照すれば解決できる。
の集積回路用静電気放電保護回路を、図１−図５により
説明する。それぞれの図において、（ａ）の部分は回路
図を示し、一方（ｂ）の部分は対応するサブストレート
を示している。さらに加えて図示したＦＥＴは、図中に
幅／長さの値を与えられており、これらは、好適な実施
例におけるこれらの素子の寸法に相当する。しかし通常
の当業者にとっては明らかなように、その他の寸法のＦ
ＥＴを使用してもよく、かつこれら図に関してここで行
われる説明は、例示のためにすぎず、従って本発明の権
利範囲にどのような制限を加えようとするものでもな
い。本発明の権利範囲に関するあらゆる疑問は、添付の
特許請求の範囲を参照すれば解決できる。
【００１４】図１の（ａ）及び図１の（ｂ）は、本発明
の第１の構成によるインバータトリガによるＳＣＲ装置
１０を含む集積回路用ＥＳＤ保護回路を示している。図
１の（ａ）及び図１の（ｂ）の実施例は、ＮＭＯＳトリ
ガＦＥＴ１８とインバータ３０を有するトリガ回路が設
けられており、このインバータが、入力／出力パッド１
５におけるＥＳＤ事象に応答してＮＭＯＳトリガＦＥＴ
１８のゲートを駆動する点で、図６の先行技術のものと
相違している。図示したように、インバータ３０は、そ
の電力を入力／出力パッド１５から受け取り、この入力
／出力パッドは、ＥＳＤ事象によって給電される。イン
バータ３０への信号（チップ電源ＶDD）は、チップ全体
の正の電源であり、一方アースはチップサブストレート
である。
の第１の構成によるインバータトリガによるＳＣＲ装置
１０を含む集積回路用ＥＳＤ保護回路を示している。図
１の（ａ）及び図１の（ｂ）の実施例は、ＮＭＯＳトリ
ガＦＥＴ１８とインバータ３０を有するトリガ回路が設
けられており、このインバータが、入力／出力パッド１
５におけるＥＳＤ事象に応答してＮＭＯＳトリガＦＥＴ
１８のゲートを駆動する点で、図６の先行技術のものと
相違している。図示したように、インバータ３０は、そ
の電力を入力／出力パッド１５から受け取り、この入力
／出力パッドは、ＥＳＤ事象によって給電される。イン
バータ３０への信号（チップ電源ＶDD）は、チップ全体
の正の電源であり、一方アースはチップサブストレート
である。
【００１５】ＥＳＤ事象の間、チップ全体のチップ電源
ＶDDはアースに接続される。入力／出力パッド１５内に
静電気放電が進行すると、入力／出力パッド１５の電圧
は、インバータ３０に給電するように上昇する。一方イ
ンバータ３０は、ＮＭＯＳトリガＦＥＴの入力ゲートを
高レベルに駆動し、このＮＭＯＳトリガＦＥＴは、ウエ
ル抵抗Ｒｗを介してＳＣＲ装置１０に電流を引込む。ウ
エル抵抗Ｒｗにおける電圧がほぼ０．７Ｖを越えると、
上側のバイポーラＰＮＰトランジスタ１２が導通し、Ｓ
ＣＲ装置１０のラッチ機構を始動させる。ラッチ機構
は、１度閾値電流を越えると、自己維持し、かつ比較的
低い電圧降下で大電流ＥＳＤパルスを吸収する。当業者
には周知のように、ウエル抵抗Ｒｗは、直線ではなく、
従って１度閾値電流を越えると、ＳＣＲ装置１０を介し
て流れる電流を阻止する。
ＶDDはアースに接続される。入力／出力パッド１５内に
静電気放電が進行すると、入力／出力パッド１５の電圧
は、インバータ３０に給電するように上昇する。一方イ
ンバータ３０は、ＮＭＯＳトリガＦＥＴの入力ゲートを
高レベルに駆動し、このＮＭＯＳトリガＦＥＴは、ウエ
ル抵抗Ｒｗを介してＳＣＲ装置１０に電流を引込む。ウ
エル抵抗Ｒｗにおける電圧がほぼ０．７Ｖを越えると、
上側のバイポーラＰＮＰトランジスタ１２が導通し、Ｓ
ＣＲ装置１０のラッチ機構を始動させる。ラッチ機構
は、１度閾値電流を越えると、自己維持し、かつ比較的
低い電圧降下で大電流ＥＳＤパルスを吸収する。当業者
には周知のように、ウエル抵抗Ｒｗは、直線ではなく、
従って１度閾値電流を越えると、ＳＣＲ装置１０を介し
て流れる電流を阻止する。
【００１６】チップ動作の間、全体のチップ電源Ｖ
DDは、入力／出力パッド１５における電圧に等しいか又
はそれより高い電圧に維持されている。この状態の結
果、インバータ３０の出力は常にアース電位になってお
り、それによりトリガ回路は電流を通さないようになっ
ている。インバータ３０を形成するＮＭＯＳ及びＰＭＯ
Ｓ装置の相対寸法を適当に構成すれば（図１の
（ｂ））、入力／出力パッド１５の電圧が、チップ電源
ＶDDの電圧を越えた時、ＮＭＯＳトリガＦＥＴ１８のゲ
ート電圧は、制限された範囲に対する閾値以下に維持さ
れる。その結果得られた構造は、ＥＳＤ事象が受け取ら
れた時、ＳＣＲ装置１０が常に導通するようにし、かつ
ＳＣＲ装置１０のラッチアップの開始がブレークダウン
事象に依存しないので、ブレークダウン効果に関係なく
ラッチするようにする。その逆にその結果得られた構造
は、集積回路１６が給電された時（チップ電源ＶDDが０
ではない）、ＳＣＲ装置１０が導通しないようにする。
DDは、入力／出力パッド１５における電圧に等しいか又
はそれより高い電圧に維持されている。この状態の結
果、インバータ３０の出力は常にアース電位になってお
り、それによりトリガ回路は電流を通さないようになっ
ている。インバータ３０を形成するＮＭＯＳ及びＰＭＯ
Ｓ装置の相対寸法を適当に構成すれば（図１の
（ｂ））、入力／出力パッド１５の電圧が、チップ電源
ＶDDの電圧を越えた時、ＮＭＯＳトリガＦＥＴ１８のゲ
ート電圧は、制限された範囲に対する閾値以下に維持さ
れる。その結果得られた構造は、ＥＳＤ事象が受け取ら
れた時、ＳＣＲ装置１０が常に導通するようにし、かつ
ＳＣＲ装置１０のラッチアップの開始がブレークダウン
事象に依存しないので、ブレークダウン効果に関係なく
ラッチするようにする。その逆にその結果得られた構造
は、集積回路１６が給電された時（チップ電源ＶDDが０
ではない）、ＳＣＲ装置１０が導通しないようにする。
【００１７】図２の（ａ）及び図２の（ｂ）は、本発明
の第２の実施例によるコンデンサトリガによるＳＣＲ装
置を含む集積回路用ＥＳＤ保護回路を示している。この
構成は、まず入力／出力パッド１５におけるＥＳＤ事象
をＮＭＯＳトリガＦＥＴ１８のゲートに連結するために
コンデンサ４０を加えた点で、図７の先行技術に関連し
て前に説明したものと相違している。ＮＭＯＳトリガＦ
ＥＴ１８のゲートの電位を維持するために抵抗Ｒも設け
られており、かつさらにチップ電源ＶDDが高い時にＮＭ
ＯＳトリガＦＥＴ１８を禁止するためにＮＭＯＳＦＥＴ
４２が設けられている。図２の（ａ）及び図２の（ｂ）
の回路において、入力／出力パッド１５における過渡電
圧は、コンデンサ４０を介してＮＭＯＳトリガＦＥＴ１
８のゲートに連結され、それによりＳＣＲ装置１０を導
通させる。チップ電源ＶDDが高い時、ＮＭＯＳＦＥＴ４
２は、トリガを禁止するように、ＮＭＯＳトリガＦＥＴ
１８のゲートをアースに接続する。
の第２の実施例によるコンデンサトリガによるＳＣＲ装
置を含む集積回路用ＥＳＤ保護回路を示している。この
構成は、まず入力／出力パッド１５におけるＥＳＤ事象
をＮＭＯＳトリガＦＥＴ１８のゲートに連結するために
コンデンサ４０を加えた点で、図７の先行技術に関連し
て前に説明したものと相違している。ＮＭＯＳトリガＦ
ＥＴ１８のゲートの電位を維持するために抵抗Ｒも設け
られており、かつさらにチップ電源ＶDDが高い時にＮＭ
ＯＳトリガＦＥＴ１８を禁止するためにＮＭＯＳＦＥＴ
４２が設けられている。図２の（ａ）及び図２の（ｂ）
の回路において、入力／出力パッド１５における過渡電
圧は、コンデンサ４０を介してＮＭＯＳトリガＦＥＴ１
８のゲートに連結され、それによりＳＣＲ装置１０を導
通させる。チップ電源ＶDDが高い時、ＮＭＯＳＦＥＴ４
２は、トリガを禁止するように、ＮＭＯＳトリガＦＥＴ
１８のゲートをアースに接続する。
【００１８】ＥＳＤ事象の間、チップ電源ＶDDが低い
時、連結の効果は、コンデンサ４０と抵抗ＲのＲＣ時定
数によって決まるような入力／出力パッド１５における
電圧立上り時間に関連する。この構成のコンデンサトリ
ガは、入力／出力パッド１５がすでにチップＶDDに給電
されないようにＮＭＯＳトリガＦＥＴ１８に給電するた
めに、入力電圧に対して（ＥＳＤ事象に対するように）
急速な立上り時間を必要とする。しかしながらチップが
給電されている時、過渡現象はＥＳＤ事象よりも一般に
ずっと低速なので、コンデンサ４０と抵抗ＲのＲＣ時定
数は、給電の間のＮＭＯＳトリガＦＥＴ１８のゲートへ
の過渡現象の連結を無効にする。好適な実施例におい
て、抵抗Ｒは１ＫΩの値を有し、かつコンデンサＣは１
ｐＦの値を有する。図１の実施例によるように、図２の
実施例も、ＳＣＲ装置１０のラッチアップの開始はブレ
ークダウン事象に依存しないので、ブレークダウン効果
に関係なくＳＣＲ装置１０がラッチすることを確実にす
る。
時、連結の効果は、コンデンサ４０と抵抗ＲのＲＣ時定
数によって決まるような入力／出力パッド１５における
電圧立上り時間に関連する。この構成のコンデンサトリ
ガは、入力／出力パッド１５がすでにチップＶDDに給電
されないようにＮＭＯＳトリガＦＥＴ１８に給電するた
めに、入力電圧に対して（ＥＳＤ事象に対するように）
急速な立上り時間を必要とする。しかしながらチップが
給電されている時、過渡現象はＥＳＤ事象よりも一般に
ずっと低速なので、コンデンサ４０と抵抗ＲのＲＣ時定
数は、給電の間のＮＭＯＳトリガＦＥＴ１８のゲートへ
の過渡現象の連結を無効にする。好適な実施例におい
て、抵抗Ｒは１ＫΩの値を有し、かつコンデンサＣは１
ｐＦの値を有する。図１の実施例によるように、図２の
実施例も、ＳＣＲ装置１０のラッチアップの開始はブレ
ークダウン事象に依存しないので、ブレークダウン効果
に関係なくＳＣＲ装置１０がラッチすることを確実にす
る。
【００１９】図３の（ａ）及び図３の（ｂ）は、本発明
の第３の実施例によるインバータトリガによるフローテ
ィングウエルＳＣＲ装置を有する集積回路用ＥＳＤ保護
回路を示している。この実施例は、チップ電源ＶDDが高
い時にバイポーラＰＮＰトランジスタ１２の順方向バイ
アスを禁止するが、チップ電源ＶDDが低い時にバイポー
ラＰＮＰトランジスタ１２の順方向バイアスを可能にす
るＣＭＯＳ装置５０をウエル抵抗Ｒｗの代りに使用する
ことを除いて、図１の実施例に対応している。図３の
（ｂ）に図示したように、このＣＭＯＳ装置５０は、特
にＳＣＲ装置１０を構成するサブストレートの外部にあ
り、かつ共通に接続されたソースとドレインを有するＰ
ＭＯＳ装置とＮＭＯＳ装置を有し、ここでは、ＮＭＯＳ
装置はそのゲートにおけるチップ電源ＶDDに応答し、一
方ＰＭＯＳ装置はそのゲートにおけるインバータ３０の
出力に応答する。当業者には明らかなように、ＰＭＯＳ
及びＮＭＯＳ装置は、所望のラッチ状態に応じた寸法に
することができる。
の第３の実施例によるインバータトリガによるフローテ
ィングウエルＳＣＲ装置を有する集積回路用ＥＳＤ保護
回路を示している。この実施例は、チップ電源ＶDDが高
い時にバイポーラＰＮＰトランジスタ１２の順方向バイ
アスを禁止するが、チップ電源ＶDDが低い時にバイポー
ラＰＮＰトランジスタ１２の順方向バイアスを可能にす
るＣＭＯＳ装置５０をウエル抵抗Ｒｗの代りに使用する
ことを除いて、図１の実施例に対応している。図３の
（ｂ）に図示したように、このＣＭＯＳ装置５０は、特
にＳＣＲ装置１０を構成するサブストレートの外部にあ
り、かつ共通に接続されたソースとドレインを有するＰ
ＭＯＳ装置とＮＭＯＳ装置を有し、ここでは、ＮＭＯＳ
装置はそのゲートにおけるチップ電源ＶDDに応答し、一
方ＰＭＯＳ装置はそのゲートにおけるインバータ３０の
出力に応答する。当業者には明らかなように、ＰＭＯＳ
及びＮＭＯＳ装置は、所望のラッチ状態に応じた寸法に
することができる。
【００２０】図４の（ａ）及び図４の（ｂ）は、本発明
の第４の実施例によるコンデンサトリガによるフローテ
ィングウエルＳＣＲを有する集積回路用ＥＳＤ保護回路
を示している。この実施例は、チップ電源ＶDDが高い時
にバイポーラＰＮＰトランジスタ１２の順方向バイアス
を禁止するが、チップ電源ＶDDが低い時にバイポーラＰ
ＮＰトランジスタ１２の順方向バイアスを可能にするＣ
ＭＯＳ装置５０をウエル抵抗Ｒｗの代りに使用すること
を除けば、図２の実施例と同様である。図３の実施例に
おけるように、図４のフローティングウエルＳＣＲ装置
は、さらにわずかな電流需要を生じ、それによりＳＣＲ
トリガ特性を改善するため、ＥＳＤ事象の間にサブスト
レートのウエル内にＳＣＲトランジスタのベースを介し
てすべての電流を引込む際に所定の単位面積に対してさ
らに効率的である。しかしウエル抵抗Ｒｗが存在しない
場合、ＣＭＯＳ装置５０は、集積回路の給電時のよう
に、ＳＣＲ装置１０にとって導通することが望ましくな
い場合、ＳＣＲ装置１０を禁止しなければならない。そ
のためＣＭＯＳ装置５０は、システムに給電する時に入
力／出力パッド１５の電圧の関数としてラッチを禁止す
ることによって点弧を禁止するように、ウエル抵抗Ｒｗ
の代りに加えられている。図１及び図２の実施例による
ように、図３及び図４の構造によっても、ＳＣＲ装置１
０は、ラッチアップの開始がブレークダウン事象に依存
しないので、ブレークダウン効果に関係なくラッチを行
うようになる。
の第４の実施例によるコンデンサトリガによるフローテ
ィングウエルＳＣＲを有する集積回路用ＥＳＤ保護回路
を示している。この実施例は、チップ電源ＶDDが高い時
にバイポーラＰＮＰトランジスタ１２の順方向バイアス
を禁止するが、チップ電源ＶDDが低い時にバイポーラＰ
ＮＰトランジスタ１２の順方向バイアスを可能にするＣ
ＭＯＳ装置５０をウエル抵抗Ｒｗの代りに使用すること
を除けば、図２の実施例と同様である。図３の実施例に
おけるように、図４のフローティングウエルＳＣＲ装置
は、さらにわずかな電流需要を生じ、それによりＳＣＲ
トリガ特性を改善するため、ＥＳＤ事象の間にサブスト
レートのウエル内にＳＣＲトランジスタのベースを介し
てすべての電流を引込む際に所定の単位面積に対してさ
らに効率的である。しかしウエル抵抗Ｒｗが存在しない
場合、ＣＭＯＳ装置５０は、集積回路の給電時のよう
に、ＳＣＲ装置１０にとって導通することが望ましくな
い場合、ＳＣＲ装置１０を禁止しなければならない。そ
のためＣＭＯＳ装置５０は、システムに給電する時に入
力／出力パッド１５の電圧の関数としてラッチを禁止す
ることによって点弧を禁止するように、ウエル抵抗Ｒｗ
の代りに加えられている。図１及び図２の実施例による
ように、図３及び図４の構造によっても、ＳＣＲ装置１
０は、ラッチアップの開始がブレークダウン事象に依存
しないので、ブレークダウン効果に関係なくラッチを行
うようになる。
【００２１】従って図３及び図４の実施例において、Ｃ
ＭＯＳ装置５０は、チップ電源ＶDDが高い時、トリガを
禁止し、一方チップ電源ＶDDが低くかつ入力／出力パッ
ド１５における入力電圧が高い時、ウエルをフローティ
ングさせる。それによりその結果得られたＣＭＯＳ装置
５０は容易に順方向バイアスを行うが、一方依然として
ＥＳＤ事象が存在しない場合、ＳＣＲ装置１０のトリガ
を防止する。代表的には、パッドの下のｐ＋領域は、３
０ｍＡの対応した電流で０．７Ｖの閾値電圧に対してＳ
ＣＲ装置１０を導通させるため、ｎウエルに対して順方
向にバイアスされている。その結果得られた集積回路用
ＥＳＤ保護回路は、保護すべき集積回路１６のジャンク
ションブレークダウン電圧以下で良好にトリガするが、
通常動作中にはトリガしない。
ＭＯＳ装置５０は、チップ電源ＶDDが高い時、トリガを
禁止し、一方チップ電源ＶDDが低くかつ入力／出力パッ
ド１５における入力電圧が高い時、ウエルをフローティ
ングさせる。それによりその結果得られたＣＭＯＳ装置
５０は容易に順方向バイアスを行うが、一方依然として
ＥＳＤ事象が存在しない場合、ＳＣＲ装置１０のトリガ
を防止する。代表的には、パッドの下のｐ＋領域は、３
０ｍＡの対応した電流で０．７Ｖの閾値電圧に対してＳ
ＣＲ装置１０を導通させるため、ｎウエルに対して順方
向にバイアスされている。その結果得られた集積回路用
ＥＳＤ保護回路は、保護すべき集積回路１６のジャンク
ションブレークダウン電圧以下で良好にトリガするが、
通常動作中にはトリガしない。
【００２２】図５は、ＳＣＲ装置１０を有するサブスト
レート内のＮＭＯＳトリガＦＥＴをサブストレートから
取り除き、かつその代りに絶縁した（物理的に分離し
た）ＮＭＯＳトリガＦＥＴ７０を使用した点を除けば、
図４の構成におけるようなコンデンサトリガによるフロ
ーティングウエルＳＣＲを有する集積回路用ＥＳＤ保護
回路を示している。ＳＣＲ装置１０のサブストレートか
らＮＭＯＳトリガＦＥＴ１８をこのように取り除き、か
つこれをＳＣＲ装置１０から物理的に分離しておくこと
により、ＳＣＲ装置１０のラッチアップは、ＮＭＯＳト
リガＦＥＴ７０のブレークダウン効果にさらにわずかし
か依存しない。もちろんその他の構成を同様に絶縁した
ＮＭＯＳトリガＦＥＴを有するように変形してもよい。
本発明の適当な動作のため、ＥＳＤ事象の間にチップ電
源ＶDDがアース電位のままであるように、ダイオード又
はＰＭＯＳＦＥＴを介して、パッドにチップ電源ＶDDを
接続してはいけないことは、当業者にとって明らかであ
る。
レート内のＮＭＯＳトリガＦＥＴをサブストレートから
取り除き、かつその代りに絶縁した（物理的に分離し
た）ＮＭＯＳトリガＦＥＴ７０を使用した点を除けば、
図４の構成におけるようなコンデンサトリガによるフロ
ーティングウエルＳＣＲを有する集積回路用ＥＳＤ保護
回路を示している。ＳＣＲ装置１０のサブストレートか
らＮＭＯＳトリガＦＥＴ１８をこのように取り除き、か
つこれをＳＣＲ装置１０から物理的に分離しておくこと
により、ＳＣＲ装置１０のラッチアップは、ＮＭＯＳト
リガＦＥＴ７０のブレークダウン効果にさらにわずかし
か依存しない。もちろんその他の構成を同様に絶縁した
ＮＭＯＳトリガＦＥＴを有するように変形してもよい。
本発明の適当な動作のため、ＥＳＤ事象の間にチップ電
源ＶDDがアース電位のままであるように、ダイオード又
はＰＭＯＳＦＥＴを介して、パッドにチップ電源ＶDDを
接続してはいけないことは、当業者にとって明らかであ
る。
【００２３】本発明の種々の構成において集積回路用Ｅ
ＳＤ保護回路を通る電流は、典型的には指示された素子
寸法に対してほぼ８００−９００ｍＡで飽和するので、
さらに大きな電流を取り扱う必要がある場合には、異な
った構成へ変形を行う必要があることも、当業者には明
らかである。例えば単に構造寸法を２倍にするだけで、
単一トリガ回路について、１６００−１８００ｍＡの
“飽和”電流が得られる。ウー（Ｗｕ）他著、「ＣＭＯ
Ｓ ＶＬＳＩ用二重寄生ＳＣＲ構造を有するニューオン
チップＥＳＤ保護回路」と題する論文、ＩＥＥＥ・ジャ
ーナル・オブ・ソリッド・ステート・サーキッツ、第２
７巻、第３号、１９９２年３月、において述べられたよ
うな理由のため、正及び負のＥＳＤ事象に対して保護を
行うように二重にしたＳＣＲ構造を利用することも、望
ましいことがある。例えば一つのパッドから別のパッド
へのＥＳＤ事象は、一つの順方向バイアスＳＣＲ装置１
０と一つの逆方向バイアスＳＣＲ装置１０を使用するこ
とにより処理することができる。
ＳＤ保護回路を通る電流は、典型的には指示された素子
寸法に対してほぼ８００−９００ｍＡで飽和するので、
さらに大きな電流を取り扱う必要がある場合には、異な
った構成へ変形を行う必要があることも、当業者には明
らかである。例えば単に構造寸法を２倍にするだけで、
単一トリガ回路について、１６００−１８００ｍＡの
“飽和”電流が得られる。ウー（Ｗｕ）他著、「ＣＭＯ
Ｓ ＶＬＳＩ用二重寄生ＳＣＲ構造を有するニューオン
チップＥＳＤ保護回路」と題する論文、ＩＥＥＥ・ジャ
ーナル・オブ・ソリッド・ステート・サーキッツ、第２
７巻、第３号、１９９２年３月、において述べられたよ
うな理由のため、正及び負のＥＳＤ事象に対して保護を
行うように二重にしたＳＣＲ構造を利用することも、望
ましいことがある。例えば一つのパッドから別のパッド
へのＥＳＤ事象は、一つの順方向バイアスＳＣＲ装置１
０と一つの逆方向バイアスＳＣＲ装置１０を使用するこ
とにより処理することができる。
【００２４】従って本発明によれば、ＥＳＤ事象は、Ｎ
ＭＯＳトリガＦＥＴ１８を、先行技術の装置におけるよ
うにブレークダウンさせるのではなく、導通させる。そ
れにより前記の問題が回避され、それにより保護される
集積回路１６も、ＳＣＲ装置１０がラッチアップしない
うちにジャンクションブレークダウンを経験することが
回避される。このことは、ここで述べたようにＥＳＤ事
象に応答して、ＮＭＯＳトリガＦＥＴ１８のゲートを積
極的に駆動することによって可能になる。本発明のいく
つかの実施例をここに詳細に説明したが、本発明の新規
な技術及び利点から実質的に離れることなく、実施例に
多くの付加的変形を行うことができることは、当業者に
は明らかである。従ってこのようなあらゆる変形は、前
記の特許請求の範囲に定義するように、本発明の権利範
囲に含まれるものとする。
ＭＯＳトリガＦＥＴ１８を、先行技術の装置におけるよ
うにブレークダウンさせるのではなく、導通させる。そ
れにより前記の問題が回避され、それにより保護される
集積回路１６も、ＳＣＲ装置１０がラッチアップしない
うちにジャンクションブレークダウンを経験することが
回避される。このことは、ここで述べたようにＥＳＤ事
象に応答して、ＮＭＯＳトリガＦＥＴ１８のゲートを積
極的に駆動することによって可能になる。本発明のいく
つかの実施例をここに詳細に説明したが、本発明の新規
な技術及び利点から実質的に離れることなく、実施例に
多くの付加的変形を行うことができることは、当業者に
は明らかである。従ってこのようなあらゆる変形は、前
記の特許請求の範囲に定義するように、本発明の権利範
囲に含まれるものとする。
【００２５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、保護されるべき集積回路の装置のアースと集積回
路の入力／出力パッドとの間にＳＣＲ装置を接続し、静
電気放電事象により入力／出力パッドの電位がチップ電
源の電圧以上に上昇すると、それをインバータトリガ回
路又はコンデンサトリガ手段で検出してＳＣＲ装置をラ
ッチアップさせ、入力／出力パッドにおける静電気放電
による大電流パルスをＳＣＲ装置で吸収するように構成
したので、集積回路へ静電気放電による大電流パルスの
印加が回避され、集積回路に何らの損傷を与えることな
く、確実に集積回路を静電気放電に対して保護すること
ができる。
れば、保護されるべき集積回路の装置のアースと集積回
路の入力／出力パッドとの間にＳＣＲ装置を接続し、静
電気放電事象により入力／出力パッドの電位がチップ電
源の電圧以上に上昇すると、それをインバータトリガ回
路又はコンデンサトリガ手段で検出してＳＣＲ装置をラ
ッチアップさせ、入力／出力パッドにおける静電気放電
による大電流パルスをＳＣＲ装置で吸収するように構成
したので、集積回路へ静電気放電による大電流パルスの
印加が回避され、集積回路に何らの損傷を与えることな
く、確実に集積回路を静電気放電に対して保護すること
ができる。
【図１】図１の（ａ）は、入力／出力パッドにおけるＥ
ＳＤ事象に応答するインバータトリガを有するＳＣＲを
含む本発明による集積回路用ＥＳＤ保護回路を示す回路
図である。図１の（ｂ）は、入力／出力パッドにおける
ＥＳＤ事象に応答するインバータトリガを有するＳＣＲ
を含む本発明による集積回路用ＥＳＤ保護回路のサブス
トレートを示す図である。
ＳＤ事象に応答するインバータトリガを有するＳＣＲを
含む本発明による集積回路用ＥＳＤ保護回路を示す回路
図である。図１の（ｂ）は、入力／出力パッドにおける
ＥＳＤ事象に応答するインバータトリガを有するＳＣＲ
を含む本発明による集積回路用ＥＳＤ保護回路のサブス
トレートを示す図である。
【図２】図２の（ａ）は、入力／出力パッドにおけるＥ
ＳＤ事象に応答するコンデンサトリガを有するＳＣＲを
含む本発明による集積回路用ＥＳＤ保護回路を示す回路
図である。図２の（ｂ）は、入力／出力パッドにおける
ＥＳＤ事象に応答するコンデンサトリガを有するＳＣＲ
を含む本発明による集積回路用ＥＳＤ保護回路のサブス
トレートを示す図である。
ＳＤ事象に応答するコンデンサトリガを有するＳＣＲを
含む本発明による集積回路用ＥＳＤ保護回路を示す回路
図である。図２の（ｂ）は、入力／出力パッドにおける
ＥＳＤ事象に応答するコンデンサトリガを有するＳＣＲ
を含む本発明による集積回路用ＥＳＤ保護回路のサブス
トレートを示す図である。
【図３】図３の（ａ）は、入力／出力パッドにおけるＥ
ＳＤ事象に応答するインバータトリガを有するフローテ
ィングウエルＳＣＲを含む集積回路用ＥＳＤ保護回路を
示す回路図である。図３の（ｂ）は、入力／出力パッド
におけるＥＳＤ事象に応答するインバータトリガを有す
るフローティングウエルＳＣＲを含む集積回路用ＥＳＤ
保護回路のサブストレートを示す図である。
ＳＤ事象に応答するインバータトリガを有するフローテ
ィングウエルＳＣＲを含む集積回路用ＥＳＤ保護回路を
示す回路図である。図３の（ｂ）は、入力／出力パッド
におけるＥＳＤ事象に応答するインバータトリガを有す
るフローティングウエルＳＣＲを含む集積回路用ＥＳＤ
保護回路のサブストレートを示す図である。
【図４】図４の（ａ）は、入力／出力パッドにおけるＥ
ＳＤ事象に応答するインバータトリガを有するフロ−テ
ィングウエルＳＣＲを含む集積回路用ＥＳＤ保護回路を
示す回路図である。図４の（ｂ）は、入力／出力パッド
におけるＥＳＤ事象に応答するコンデンサトリガを有す
るフローティングウエルＳＣＲを含む集積回路用ＥＳＤ
保護回路のサブストレートを示す図である。
ＳＤ事象に応答するインバータトリガを有するフロ−テ
ィングウエルＳＣＲを含む集積回路用ＥＳＤ保護回路を
示す回路図である。図４の（ｂ）は、入力／出力パッド
におけるＥＳＤ事象に応答するコンデンサトリガを有す
るフローティングウエルＳＣＲを含む集積回路用ＥＳＤ
保護回路のサブストレートを示す図である。
【図５】入力／出力パッドにおけるＥＳＤ事象に応答す
る分離されたＮＭＯＳトリガＦＥＴを有するコンデンサ
トリガを備えるフローティングウエルＳＣＲを含む本発
明による集積回路用ＥＳＤ保護回路を示す図である。
る分離されたＮＭＯＳトリガＦＥＴを有するコンデンサ
トリガを備えるフローティングウエルＳＣＲを含む本発
明による集積回路用ＥＳＤ保護回路を示す図である。
【図６】図６の（ａ）は、ＮＭＯＳトリガＦＥＴのジャ
ンクションブレークダウンによってトリガされるＳＣＲ
を含む従来の集積回路用ＥＳＤ保護回路を示す回路図で
ある。図６の（ｂ）は、ＮＭＯＳトリガＦＥＴのジャン
クションブレークダウンによってトリガされるＳＣＲを
含む従来の集積回路用ＥＳＤ保護回路のサブストレート
を示す図である。
ンクションブレークダウンによってトリガされるＳＣＲ
を含む従来の集積回路用ＥＳＤ保護回路を示す回路図で
ある。図６の（ｂ）は、ＮＭＯＳトリガＦＥＴのジャン
クションブレークダウンによってトリガされるＳＣＲを
含む従来の集積回路用ＥＳＤ保護回路のサブストレート
を示す図である。
【図７】図７の（ａ）は、フローティングゲートを有す
るＮＭＯＳトリガＦＥＴジャンクションブレークダウン
によってトリガされるＳＣＲを含む従来の集積回路用Ｅ
ＳＤ保護回路を示す回路図である。図７の（ｂ）は、フ
ローティングゲートを有するＮＭＯＳトリガＦＥＴジャ
ンクションブレークダウンによってトリガされるＳＣＲ
を含む従来の集積回路用ＥＳＤ保護回路のサブストレー
トを示す図である。
るＮＭＯＳトリガＦＥＴジャンクションブレークダウン
によってトリガされるＳＣＲを含む従来の集積回路用Ｅ
ＳＤ保護回路を示す回路図である。図７の（ｂ）は、フ
ローティングゲートを有するＮＭＯＳトリガＦＥＴジャ
ンクションブレークダウンによってトリガされるＳＣＲ
を含む従来の集積回路用ＥＳＤ保護回路のサブストレー
トを示す図である。
１０ ＳＣＲ装置 １２ バイポーラＰＮＰトランジスタ １４ バイポーラＮＰＮトランジスタ １５ 入力／出力パッド １６ 集積回路 １８，７０ ＮＭＯＳトリガＦＥＴ ２０，４２ ＮＭＯＳＦＥＴ ３０ インバ−タ ４０ コンデンサ ５０ ＣＭＯＳ装置 Ｒ 抵抗 Ｒｗ ウエル抵抗
Claims (1)
- 【請求項１】 入力／出力パッド（１５）における静電
気放電事象により生成された電流を吸収するために前記
入力／出力パッドと集積回路（１６）の装置のアースと
の間に接続されたシリコン制御整流器（ＳＣＲ）装置
（１０）と、前記静電気放電事象によって生成された前
記電流を吸収するために前記シリコン制御整流器（ＳＣ
Ｒ）装置（１０）を能動的にトリガするための手段とか
らなり、前記トリガする手段は、前記シリコン制御整流
器（ＳＣＲ）装置（１０）を駆動するためのＮＭＯＳト
リガＦＥＴ（１８）と、前記入力／出力パツド（１５）
における前記静電気放電事象に応答して前記ＮＭＯＳト
リガＦＥＴ（１８）のジヤンクションブレークダウンに
無関係に前記入力／出力パッド（１５）における前記静
電気放電事象を受け取った際に前記シリコン制御整流器
（ＳＣＲ）装置（１０）を起動するように前記ＮＭＯＳ
トリガＦＥＴ（１８）のゲートにトリガ電圧を印加する
ための手段（３０，４０，４２）とを含む前記集積回路
（１６）に接続された入力／出力パッド（１５）におけ
る静電気放電事象から集積回路（１６）を保護するため
の集積回路用静電気放電保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US898,997 | 1992-06-15 | ||
| US07/898,997 US5400202A (en) | 1992-06-15 | 1992-06-15 | Electrostatic discharge protection circuit for integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653407A true JPH0653407A (ja) | 1994-02-25 |
| JP3257866B2 JP3257866B2 (ja) | 2002-02-18 |
Family
ID=25410360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16606293A Expired - Fee Related JP3257866B2 (ja) | 1992-06-15 | 1993-06-11 | 集積回路用静電気放電保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5400202A (ja) |
| JP (1) | JP3257866B2 (ja) |
| GB (1) | GB2268007B (ja) |
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| JPH09162303A (ja) * | 1995-12-06 | 1997-06-20 | Ind Technol Res Inst | ゲート結合ｓｃｒ構造を有するｅｓｄ保護回路 |
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| US6825504B2 (en) | 1999-05-03 | 2004-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device and method of manufacturing the same |
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| JP2009071261A (ja) * | 2007-08-20 | 2009-04-02 | Toshiba Corp | 半導体装置 |
| CN105703746A (zh) * | 2016-04-20 | 2016-06-22 | 红河学院 | 一种超高速模拟单向可控硅及其制作方法 |
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| US12055589B1 (en) * | 2023-01-13 | 2024-08-06 | Hamilton Sundstrand Corporation | Contactor drives having normally-on solid state switches |
Also Published As
| Publication number | Publication date |
|---|---|
| US5400202A (en) | 1995-03-21 |
| GB9312058D0 (en) | 1993-07-28 |
| GB2268007B (en) | 1996-01-17 |
| JP3257866B2 (ja) | 2002-02-18 |
| GB2268007A (en) | 1993-12-22 |
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