JP5711000B2 - 過電圧保護回路及び半導体集積回路 - Google Patents
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Description
図2は、本発明に係る実施の形態1の半導体集積回路1Aの構成を概略的に示す図である。この半導体集積回路1Aは、入力端子3、過電圧保護回路2A、VSS端子4及び内部回路5を備えている。内部回路5は、たとえば、インバータ回路やバッファ回路などを含む集積回路であり、入力端子3から配線ラインWdと抵抗素子RC0とを介して供給された電圧に応じて動作する。VSS端子4は、所定の電源電圧(たとえば、VDD電圧)よりも低い電圧(たとえば、接地電圧)を供給するものである。
次に、本発明に係る実施の形態2について説明する。図9は、実施の形態2の半導体集積回路1Bの構成を概略的に示す図である。この半導体集積回路1Bは、入力端子3、過電圧保護回路2B、VSS端子4及び内部回路5を備える。この半導体集積回路1Bの構成は、図2の半導体集積回路1Aの抵抗素子RC0の代わりに抵抗素子RC01〜RC0nが設けられている点を除いて、実施の形態1の半導体集積回路1Aの構成とほぼ同じである。
次に、本発明に係る実施の形態3について説明する。図11は、実施の形態3の半導体集積回路1Cの構成を概略的に示す図である。この半導体集積回路1Cは、入力端子3、過電圧保護回路2C、VSS端子4及び内部回路5を備えている。この半導体集積回路1Cの構成は、図2の半導体集積回路1Aのダイオード素子D10の代わりにnチャネルMOSトランジスタN20が整流素子として設けられている点を除いて、上記実施の形態1の半導体集積回路1Aの構成とほぼ同じである。
次に、本発明に係る実施の形態4について説明する。図13は、実施の形態4の半導体集積回路1Dの構成を概略的に示す図である。この半導体集積回路1Dは、入力端子3、過電圧保護回路2D、VSS端子4及び内部回路5を備えている。この半導体集積回路1Dの構成は、図11の半導体集積回路1Cの抵抗素子RC0の代わりに抵抗素子RC01〜RC0nが設けられている点を除いて、上記実施の形態3の半導体集積回路1Cの構成とほぼ同じである。
次に、本発明に係る実施の形態5について説明する。図15は、実施の形態5の半導体集積回路1Eの構成を概略的に示す図である。この半導体集積回路1Eは、入力端子3、過電圧保護回路2E、VSS端子4及び内部回路5を備えている。この半導体集積回路1Eの構成は、図2の半導体集積回路1Aのダイオード素子D10の代わりにバイポーラトランジスタB30が整流素子として設けられている点を除いて、上記実施の形態1の半導体集積回路1Aの構成とほぼ同じである。
次に、本発明に係る実施の形態6について説明する。図17は、実施の形態6の半導体集積回路1Fの構成を概略的に示す図である。この半導体集積回路1Fは、入力端子3、過電圧保護回路2F、VSS端子4及び内部回路5を備えている。この半導体集積回路1Fの構成は、図15の半導体集積回路1Eの抵抗素子RC0の代わりに抵抗素子RC01〜RC0nが設けられている点を除いて、上記実施の形態5の半導体集積回路1Eの構成と同じである。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態1〜6では、MOSトランジスタNM1〜NMnが使用されているが、これに限定されず、これらMOSトランジスタNM1〜NMnに代えて、MIS(Metal−Insulator−Semiconductor)構造を有するMISトランジスタ群を採用してもよい。
Claims (15)
- 内部回路に第1電圧を供給する第1端子と、
第2電圧を供給する第2端子と、
前記第1端子に接続された入力端と出力端とを有する整流素子と、
互いに並列に接続された第1段から第n段(nは2以上の整数)のスイッチング素子と
を備え、
前記第1段から第n段のスイッチング素子は、前記整流素子の当該出力端からの出力電圧が印加される第1から第nの制御端をそれぞれ有し、
前記スイッチング素子の各々は、前記第1端子及び前記第2端子にそれぞれ接続された第1及び第2の被制御端を有し、
前記整流素子は、前記第1端子から前記第2電圧よりも高い所定電圧以上の過電圧が入力されたとき、前記第1段から第n段のスイッチング素子をオン状態にする制御電圧を出力して前記第1及び第2の被制御端間を導通させ、
前記第1から第nの制御端は、前記整流素子の当該出力端との配線距離が近い順に配置されており、
前記第1段から第n段のスイッチング素子の当該第1の被制御端と前記第1端子との間の配線距離のうち、前記第1段のスイッチング素子の当該第1の被制御端と前記第1端子との間の配線距離が最大である、
ことを特徴とする過電圧保護回路。 - 請求項1に記載の過電圧保護回路であって、前記第1から第nの制御端のうち第k(kは2からnのうちの任意整数)の制御端と前記整流素子の当該出力端との間に接続され、且つ、前記第kの制御端と第k−1の制御端との間に接続された第1抵抗素子をさらに備えることを特徴とする過電圧保護回路。
- 請求項1または2に記載の過電圧保護回路であって、
前記第1段から第n段のスイッチング素子の当該第1の被制御端と前記第1端子との間に接続され、且つ、前記第1段から第n段のスイッチング素子の当該第1の被制御端と前記整流素子の当該入力端との間に接続された第2抵抗素子をさらに備え、
前記第1の被制御端は、前記第2抵抗素子を介して前記第1端子に接続されていることを特徴とする過電圧保護回路。 - 請求項3に記載の過電圧保護回路であって、前記第2抵抗素子は、前記第1端子と前記内部回路との間に接続されていることを特徴とする過電圧保護回路。
- 請求項1または2に記載の過電圧保護回路であって、
前記第1端子に接続されている配線と、
前記第1段から第n段のスイッチング素子の各々の当該第1の被制御端と前記配線との間に接続された第2抵抗素子と
をさらに備え、
前記第1の被制御端は、前記第2抵抗素子と前記配線とを介して前記第1端子に接続されていることを特徴とする過電圧保護回路。 - 請求項5に記載の過電圧保護回路であって、前記第1端子は、前記配線を介して前記内部回路と接続されていることを特徴とする過電圧保護回路。
- 請求項1から6のうちのいずれか1項に記載の過電圧保護回路であって、
前記第1段から第n段のスイッチング素子は、それぞれ第1段から第n段のnチャネル型のMISトランジスタを有し、
前記MISトランジスタの各々は、
半導体基板上にゲート絶縁膜を介して形成され、前記第1から第nの制御端のいずれかを構成するゲート電極と、
前記ゲート電極の両側のうちの一方の側に形成され、前記第2の被制御端を構成するソース領域と、
前記ゲート電極の両側のうちの他方の側に形成され、前記第1の被制御端を構成するドレイン領域と
を有することを特徴とする過電圧保護回路。 - 請求項7に記載の過電圧保護回路であって、
前記第1段から第n段のMISトランジスタは、前記半導体基板の主面に平行な第1方向に沿って配列され、
前記ソース領域と前記ゲート電極と前記ドレイン領域とは、前記第1方向に沿って配列される、
ことを特徴とする過電圧保護回路。 - 請求項8に記載の過電圧保護回路であって、前記第1段から第n段のMISトランジスタのうち第m段(mは2からnのうちの任意整数)のMISトランジスタの当該第1の被制御端と前記第1端子との間の配線距離は、第m−1段のMISトランジスタと前記第1端子との間の配線距離よりも小さいことを特徴とする過電圧保護回路。
- 請求項8または9に記載の過電圧保護回路であって、前記第1段から第n段のMISトランジスタの当該第2の被制御端と前記第2端子との間の配線距離のうち、前記第1段のMISトランジスタの当該第2の被制御端と前記第2端子との間の配線距離が最大であることを特徴とする過電圧保護回路。
- 請求項1から10のうちのいずれか1項に記載の過電圧保護回路であって、前記整流素子は、前記入力端と前記出力端との間に降伏電圧以上の逆方向バイアスが前記過電圧として印加されたときにブレークダウンするpn接合部を有することを特徴とする過電圧保護回路。
- 請求項11に記載の過電圧保護回路であって、前記整流素子は、pn接合型ダイオード素子であることを特徴とする過電圧保護回路。
- 請求項11に記載の過電圧保護回路であって、前記整流素子は、前記pn接合部を寄生ダイオードとして有するMISトランジスタであることを特徴とする過電圧保護回路。
- 請求項1から10のうちのいずれか1項に記載の過電圧保護回路であって、前記整流素子は、前記第1端子から前記過電圧の供給を受けてオフ状態からオン状態に遷移するバイポーラトランジスタであることを特徴とする過電圧保護回路。
- 請求項1から14のうちのいずれか1項に記載の過電圧保護回路と、
前記内部回路と
を備えることを特徴とする半導体集積回路。
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