DE69635885T2

DE69635885T2 - Schaltung mit einem Schutzmittel

Info

Publication number: DE69635885T2
Application number: DE69635885T
Authority: DE
Inventors: Julian Zhiliang Dallas Chen; Xin Yi Zhang; Thomas A. Richardson Vrotsos; Ajith Plano Amerasekera
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1995-09-20
Filing date: 1996-09-20
Publication date: 2006-10-19
Anticipated expiration: 2016-09-21
Also published as: DE69635885D1; EP0768713A2; EP0768713B1; JPH09186249A; EP0768713A3

Description

GEBIET DER ERFINDUNG
Diese Erfindung betrifft elektronische Schaltungen und insbesondere Schutzschaltungen für elektrostatische Entladung (ESD-Schutzschaltungen).
HINTERGRUND DER ERFINDUNG
Die Verwendung von Schutzschaltungen für elektrostatische Entladung (ESD-Schutzschaltungen) zum Schützen von Eingangs- und Ausgangsschaltungsanordnungen vor ESD ist wohlbekannt, wie in den zum Stand der Technik gehörenden Patenten US-A-5 268 588, US-A-4 896 243, US-A-5 077 591, US-A-5 060 037, US-A-5 290 317, US-A-5 225 702 und US-A-5 290 724, die alle auf Texas Instruments Incorporated, den Erwerber der vorliegenden Anmeldung, übertragen sind, dargelegt ist.
Das europäische Patent 0 413 054 sieht eine vertikale Transistorvorrichtung für den ESD-Schutz vor. Ein Bereich, der den gleichen Leitfähigkeitstyp aufweist wie der Emitterbereich, stellt einen Pinch-Widerstand zwischen dem Basiskontakt und dem Basisbereich zusätzlich zu einer Feldhomogenisierungswirkung bereit.
US-A-5 166 764 sieht einen Bipolartransistor für den ESD-Schutz vor, der potentialfreie Elektroden zum Definieren eines auf gleichem Potential liegenden Basisbereichs aufweist, um die effektive Größe des Transistors zu erhöhen.
US-A-5 170 240 sieht eine Doppeltransistorstruktur für den ESD-Schutz vor, wobei ein Transistor ein Eingangstransistor ist und ein zweiter Transistor ein Triggertransistor ist. Die beiden Transistoren sind in Kaskade geschaltet und haben eine gemeinsame Kollektorkonfiguration.
Viele ESD-Schutzschaltungen verwenden ein zweistufiges Schutzschema an Schaltungseingängen, wie in der bekannten Technik in 1 dargestellt ist. Typischerweise durchläuft der Hochstromimpuls eines ESD-Ausschlags die Primärklemme, welche die Spannung an der Kontaktstelle klemmt. Diese Spannung ist jedoch noch zu hoch, damit die Schaltungsanordnung sie empfangen könnte, weshalb die Sekundärklemme die Spannung auf einen sicheren Wert klemmt. Die Strombegrenzungsstruktur beschränkt den Stromfluss, so dass die Sekundärklemme nicht übermäßig groß zu sein braucht.
Während sich Komplementär-Oxidhalbleiterprozesse (CMOS-Prozesse) zu kürzeren Transistorkanälen und Gateoxiden entwickeln, wird es schwieriger, sowohl Eingangs- als auch Ausgangsschaltungen vor Schäden durch ESD zu schützen. Wenn das Gateoxid von Transistoren dünner wird, wird die Durchbruchspannung des Gateoxids beispielsweise niedriger als die Durchbruchspannungen der Standard-CMOS-Prozessflussdiffusionen. Daher schützen die Standard-ESD-Klemmen aus dem Stand der Technik das Gateoxid nicht mehr vor ESD, weil das Gateoxid versagt, bevor die ESD-Klemme das Klemmen des ESD-Impulses einleitet.
Primärklemmen aus dem Stand der Technik weisen auch Beschränkungen auf. Sie weisen hohe Klemmspannungen auf, welche wenig Spielraum für "IR-Abfälle" bieten, welche infolge der großen Ströme und des kleinen Metallisierungswiderstands in Schutzschaltungen für elektrostatische Entladung auftreten. Eine Primärklemmenschaltung, die ESD-Impulse bei niedrigeren Spannungspegeln klemmen könnte, wäre vorteilhaft.
Ausgangsschaltungen erleiden auch Niederpegel-ESD-Schäden. Falls die Ausgangsvorrichtung gleichmäßig durchbricht, absorbiert sie die ESD-Energie. Die Ausgangsvorrichtung schaltet jedoch möglicherweise nicht vollständig oder gleichmäßig ein, sondern sie leitet vielmehr in lokalisierten Bereichen bei einem Spannungswert, der niedriger ist als der Vorrichtungsdurchbruch. Wenn dies geschieht, wird ein "Hot Spot" erzeugt, und die Vorrichtung erleidet Schäden.
Wenn NPN-Transistoren für den ESD-Schutz bei Submikrometer-BiCMOS- und -CMOS-Anwendungen verwendet werden, skaliert der ESD-Schwellenpegel weiterhin typischerweise mit der Länge des Emitterfingers und nicht mit der Anzahl der bereitgestellten Finger. Beispielsweise haben NPN mit einem 100 μm langen Emitter eine ESD-Schwelle von etwa 3,6–3,9 kV für Submikrometer-BiCMOS-Prozesse. Weil geringe Kontaktstellenabstände in VLSI- und ULSI-Produkten die Länge und die Größe des schützenden NPN-Transistors beschränken und die ESD-Grenzschwelle festlegen, wäre es wünschenswert, eine ESD bereitzustellen, welche die Herausforderungen einer verringerten räumlichen Verfügbarkeit, einer erhöhten Spannungsschwelle, einer niedrigen Parallelkapazität und eines niedrigen Reihenwiderstands, der an Eingangs- und Ausgangskontaktstellen vorzugsweise kleiner als etwa 0,5 Ohm ist, erfüllt.
Die vorliegende Erfindung sieht eine Schutzstruktur-Schaltung für elektrostatische Entladung mit mehreren Emittern vor, welche aufweist: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, der demjenigen der ersten Halbleiterschicht entgegengesetzt ist, wobei sie im Wesentlichen über der ersten Halbleiterschicht liegt, eine dritte Halbleiterschicht des zweiten Leitfähigkeitstyps, die über der zweiten Halbleiterschicht liegt, mehrere erste Bereiche des zweiten Leitfähigkeitstyps, wobei sich die ersten Bereiche durch die dritte Halbleiterschicht erstrecken, so dass eine elektrische Verbindung mit der zweiten Halbleiterschicht hergestellt wird, mehrere zweite Bereiche, die seitlich von den mehreren ersten Bereichen beabstandet sind, wobei die zweiten Bereiche den ersten Leitfähigkeitstyp aufweisen und die zweiten Bereiche körperlich mit der dritten Halbleiterschicht verbunden sind, mehrere dritte Bereiche und mehrere vierte Bereiche, die zwischen den zweiten Bereichen angeordnet sind, wobei die dritten und vierten Bereiche alternierend angeordnet sind, die dritten und die vierten Bereiche den ersten Leitfähigkeitstyp aufweisen, die vierten Bereiche stärker dotiert sind als die dritten Bereiche und die vierten Bereiche elektrisch mit den zweiten Bereichen verbunden sind, und mehrere seitlich beabstandete fünfte Bereiche, die jeweils zumindest teilweise innerhalb eines jeweiligen dritten Bereichs liegen, wobei die fünften Bereiche jeweils einen Emitterbereich des zweiten Leitfähigkeitstyps bilden.
KURZBESCHREIBUNG DER ZEICHNUNG
Weitere Merkmale und Vorteile der vorliegenden Erfindung werden beim Lesen der Beschreibung in Zusammenhang mit der Zeichnung verständlich werden, in der gleiche Bezugszahlen in den verschiedenen Ansichten entsprechende Teile bezeichnen und in der bestimmte Aspekte der dargestellten Strukturen im Interesse der Klarheit übertrieben gezeigt sind, wobei:
1 ein Blockdiagramm ist, in dem eine herkömmliche ESD-Schutzschaltung dargestellt ist,
2 eine Graphik von NPN-Transistor-Basisvorspannungen ist,
3 eine schematische Darstellung einer ESD-Schutzschaltung gemäß der vorliegenden Erfindung ist,
4 ein Querschnitt der in 3 schematisch dargestellten Schaltung ist,
5 eine weitere schematische Darstellung der ESD-Schutzschaltung gemäß der vorliegenden Erfindung ist,
6 eine Schnittansicht einer ESD-Schaltung vom Typ II ist,
7 eine Graphik ist, in der die Schwellenspannung für verschiedene Typen von NPN-Transistorschaltungen in Bezug zur Anzahl der Emitterfinger dargestellt ist,
8 eine Graphik ist, in der die ESD-Wirksamkeit für verschiedene Typen von NPN-Transistorschaltungen in Bezug zur Anzahl der Emitterfinger dargestellt ist, und
9 eine Schnittansicht einer ESD-Schaltung vom Typ III ist.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Die ESD-Schaltung gemäß der vorliegenden Erfindung stellt die verhältnismäßig niedrige Parallelkapazität (typischerweise < 0,5 pF) und den verhältnismäßig niedrigen Reihenwiderstand (typischerweise < 0,5 Ohm) an Eingangs- und Ausgangskontaktstellen der Schaltung bereit, welche für die gegenwärtig und künftig vorgesehenen Generationen von bipolaren bzw. BiCMOS-Submikrometer-Schaltungsschutzschemata erwünscht sind. Um bei 0,8-μm-BiCMOS-Prozessen eine ESD-Schwelle von 4 kV zu erhalten, ist ein einziger 110-μm-NPN-Transistor erforderlich. Ein solcher NPN-Transistor belegt etwa 15 μm × 116 μm (= 1740 μm²) an Siliciumfläche, woraus sich eine ESD-Wirksamkeit von etwa 2,3 V/μm² ergibt (gemessen in ESD-Volt je Einheit der Schutzfläche).
Wie nachstehend in weiteren Einzelheiten erklärt wird, stellt die ESD-Schaltung gemäß der vorliegenden Erfindung eine ESD-Schaltung mit einer höheren Wirksamkeit und einer besseren Platzausnutzung bereit, die durch gleichmäßiges Einschalten von Mehremitterfingern von einer internen Zenerdioden-Stromquelle erreicht wird. Die Zenerdiode ist auch dazu in der Lage, die Auslösespannung der Schutzschaltung von den typischen ~18 V auf ~7 V zu verringern, ohne eine zusätzliche Reihenimpedanz in den Signalweg einzubringen, wodurch eine NPN-Struktur erzielt wird, die besonders gut geeignet ist, um bipolare und CMOS-Ein- und Ausgabepuffer zu schützen. Die Flächenanforderungen für die ESD-Schutzschaltung gemäß der vorliegenden Erfindung betragen nur etwa 39 μm × 28,5 μm (= 1111 μm²), um eine ESD-Schwellenspannung von 4 kV zu erhalten, woraus sich ein Wirksamkeitsgewinn von ~3,6 V/μm² ergibt (verglichen mit ~2,3 V/μm² für typische Einzelemitterentwürfe). Die vorstehend erwähnte Flächenverringerung führt zu einer Verringerung der Parasitärkapazität von ~56% im Vergleich zu Einzelemitterentwürfen.
Die vorstehend erwähnten Schwierigkeiten und Beschränkungen von ESDs aus dem Stand der Technik sind in 2 dargestellt, worin eine typische Hochstrom-Spannung-Kurve für einen NPN-Transistor mit verschiedenen Basisvorspannungen dargestellt ist. Durch Erden der Basis triggert der NPN-Transistor an der Kollektor-Basis-Durchbruchspannung ("BV") BV_cbo und springt zum Lawinenmodus zurück, um den hohen ESD-Strom zu leiten. Die Triggerspannung der Basisspannungs-Kollektor-Emitter-Durchbruchspannung BV_ceo ist jedoch zu hoch, um Eingabe- und Ausgabepuffer bei Submikrometerprozessen zu schützen. Wie in 2 angegeben ist, kann der NPN-Transistor, wenn die Basis vorgespannt ist, in den Lawinenmodus eintreten, ohne dass ein Zurückspringen auftritt. Demgemäß kann, wie allgemein in 3 dargestellt ist, eine Zener-Triggerschaltung 30 in die vorgeschlagene Schutzstruktur aufgenommen werden, um die Triggerspannung zu verringern. Die Zener-Triggerschaltung 30 weist eine Zenerdiode 32 auf, die seriell zwischen eine Kontaktstelle 34 und einen Widerstand 36 geschaltet ist. Eine Anode der Zenerdiode 32 ist an den Basisanschluss eines NPN-Transistors 38 angeschlossen, der auch zwischen die Kontaktstelle 34 und Masse geschaltet ist. Die Zenerschaltung 30 ist in der Lage, die Verlustleistung zu verringern, wenn sie durch Nebenschließen des Stroms durch den NPN-Transistor 38 nach dem Durchbruch der Zenerdiode 32 als eine Primärklemme verwendet wird.
Die Zener-Durchbruchspannung sollte so ausgelegt werden, dass sie etwas höher ist als die Versorgungsspannung, so dass die Schutzschaltung nicht während des normalen Schaltungsbetriebs "einschaltet". Bei einem ESD-Ereignis leitet die Zenerdiode 32 Strom zum Vorspannen der Basis, um den NPN-Schutztransistor 38 "durchzuschalten", wenn die Spannung an der Kontaktstelle die Zener-Durchbruchspannung übersteigt.
Vor der Entwicklung der vorliegenden Erfindung war nur bekannt, dass die ESD-Schwellenspannung als Funktion der Emitterfingerlänge und nicht als Funktion der Anzahl oder der Dichte der Emitterfinger skalierbar ist. Gemäß den nachstehend dargelegten Lehren der vorliegenden Erfindung kann die ESD- Schwellenspannung entsprechend der Bereitstellung einer Zenerdiode und der Anzahl der Emitterfinger skaliert werden, wodurch erheblich kompaktere und wirksamere ESD-Schaltungen für Vorrichtungen mit einer weiter verkleinerten Geometrie ermöglicht werden.
Eine ESD-Schutzschaltung 40 mit einer hohen Wirksamkeit, die eine NPN-Struktur mit vier Emittern gemäß den Lehren der vorliegenden Erfindung aufweist, ist in 4 dargestellt. Die dargestellte Schaltung 40 wurde in einem 0,8-μm-BiCMOS-Prozess hergestellt, es ist jedoch zu verstehen, dass die Grundgedanken und Lehren der vorliegenden Erfindung in geeigneter Weise für die Verwendung mit anderen Prozessen, wie Submikrometer-Bipolarprozessen, aufwärts- oder abwärtsskaliert werden können. Die Schaltung 40 besteht aus einem P-Substrat 42, das unter einer vergrabenen N⁺-Schicht 44 liegt. Das P-Substrat besteht aus einem geeigneten Material, wie Bor, das durch Gitterzwischenstellen diffundiert.
Die vergrabene N⁺-Schicht besteht aus einem Material, wie Antimon, das durch Gitterfehlstellen diffundiert. Eine N-Wanne 46 liegt über der vergrabenen N⁺-Schicht 44 und ist mit einem durch Gitterzwischenstellen diffundierenden Material, wie Phosphor, dotiert. Verhältnismäßig schmale P-Bereiche oder Bänder 48, die mit Bor oder anderen geeigneten durch Zwischenstellen diffundierenden Medien bei typischerweise höheren Konzentrationen als jenen des P-Substrats dotiert sind, sind angrenzend an die Enden der vergrabenen N⁺-Schicht 44 und der N-Wanne 46 positioniert. Verhältnismäßig schmale N⁺-Zonen 50, welche als der Kollektor der NPN-Struktur gemäß der vorliegenden Erfindung dienen, erstrecken sich von der vergrabenen N⁺-Schicht 44 durch die N-Wanne 46 bis über eine obere Fläche der N-Wanne. Eine geeignete Oxidschicht 52, beispielsweise aus SiO₂, ist über den P-Bereichen 48 entwickelt und erstreckt sich zusammen mit der seitlichen Begrenzung der N⁺-Zonen 50. Oxidschichten 54 sind auch über der N-Wanne 46 entwickelt, so dass sie zwischen der N⁺-Schicht 44 und einer P⁺-Zone 56 liegen, welche als die Basis der NPN-Vorrichtung 40 dienen. Demgemäß sind die NPN-Kollektor/N⁺-Zonen 50 durch die Oxidschichten 52 und 54 elektrisch von den P⁺-Bereichen/der NPN-Basis 56 isoliert, jedoch elektrisch miteinander und mit der Kontaktstelle 34 verbunden, wie durch eine elektrische Zuleitung 58 angegeben ist. Die NPN-Basis/die P⁺-Bereiche 56 sind durch eine elektrische Zuleitung 60 elektrisch miteinander verbunden.
Zwischen der NPN-Basis/den P⁺-Bereichen 56 befindet sich eine alternierende Anordnung einer Anzahl "N + 1" von P-dotierten Abschnitten 62 und einer Anzahl "N" von P⁺-Bereichen 64, wobei "N" der Anzahl der bereitzustellenden NPN-Emitter 65 entspricht. Gemäß der erläuterten Ausführungsform und wie nachstehend in weiteren Einzelheiten erklärt wird, beträgt die Anzahl der NPN-Emitter 65 vier. Dementsprechend beträgt der Wert von N 4. Es ist jedoch zu verstehen, dass die Grundgedanken und Lehren der vorliegenden Erfindung in gleichem Maße auf ESD-Schaltungsstrukturen anwendbar sind, die eine größere oder kleinere Anzahl von NPN-Emittern aufweisen.
Jeder NPN-Emitter 65 besteht aus einer N⁺-Diffusion 66, die unter einer Polysiliciumschicht 68 liegt und damit verbunden ist. Für die dargestellte Vorrichtung des Typs I ist die Polysiliciumschicht 68 als eine Anzahl "N + 1" diskreter Bereiche konfiguriert, um die Dotierung der P⁺-Implantationszonen 64 in einer auf dem Fachgebiet wohlbekannten Weise zu ermöglichen. Jede eigenleitende Basis eines einzelnen NPN-Transistors ist durch ein Paar störstellenleitender Basiswiderstände 70a und 70b (in 5 gemeinsam als Rb1 bezeichnet) mit einem benachbarten P⁺-Bereich 56/64 verbunden, wenngleich in der Zeichnung zur Vereinfachung nur ein solches Paar von Widerständen 70a und 70b dargestellt ist. Die Emitter 65 sind voneinander getrennt und von P⁺-Diffusionsbereichen 56/64 umgeben. Alle P⁺-Bereiche 56/64 sind durch eine zusammenhängende Silicidschicht 74 über dem P⁺-Bereich elektrisch mit den Basiskontakten 56 des NPN-Transistors verbunden, wie durch eine Leitung 76 angegeben ist. Durch Bereitstellen der Silicidschicht 74 an Stelle von Metallkontakten wird die Raumausnutzung der Schaltung erhöht, weil die Schicht 74 alle P⁺-Diffusionsbereiche mit der Transistorbasis elektrisch verbindet.
Weiterhin ermöglicht die Verwendung von Silicid zur Herstellung der elektrischen Verbindung eine Verringerung des Abstands zwischen Emitterfingern, weil sperrige Metallkontakte nicht erforderlich sind.
Der Schaltungswiderstand 36 ist parallel zu jedem der geerdeten Emitter-Polysiliciumbereiche 68 geschaltet, wie durch eine Leitung 78 angegeben ist. Eine Zenerdiode 80 ist durch den Emitter-Basis-Übergang gebildet und dient als die Stromquelle der Schaltung, und sie ist durch die vorstehend erörterte elektrische Zuleitung 58 elektrisch mit den seitlichen N⁺-Bereichen verbunden. Durch die interne Herstellung der Zenerdiode 80 im selben Tank, in dem sich der NPN-Transistor befindet, wird die Raumausnutzung der Schaltung weiter erhöht, wodurch der Bedarf an Siliciumplatz verringert wird.
Während eines ESD-Schaltungsschutzereignisses, welches auftritt, wenn die Spannung an der Kontaktstelle 34 die Durchbruchspannung für die Zenerdiode 80 übersteigt (4), leitet die Zenerdiode 80 Strom, um die Basis 56 und 64 des NPN-Transistors vorzuspannen und dadurch den Transistorschutz "einzuschalten". Bei einer in einem 0,8-μm-BiCMOS-Prozess hergestellten ESD-Schaltung 40 beträgt der externe Basiswiderstand ~1 kOhm, der durch eine Schicht mit einem hohen Widerstandswert (typischerweise > 500 = 1 kOhm/m²) gebildet ist. Ein Strom von ~1 mA führt zu einer Spannung von ~1 V am Basisanschluss. Weil die Basiskontakte (durch die Silicidschicht 74) gleichmäßig von jedem Emitterfinger 65 beabstandet sind, ist der Widerstand zwischen dem Emitter und der Basis jedes Emitterfingers gleich (d.h. Rb1 = Rb2 = Rb3 = Rb4 für die in 5 schematisch dargestellte Schaltung mit 4 Emittern). Wie in dem Schaltungsschema aus 5 und in dem Schaltungsquerschnitt aus 4 angegeben ist, kann davon ausgegangen werden, dass jeder Emitterfinger zusammen mit der Basis und dem Kollektor des Transistors als ein diskreter NPN-Transistor wirkt. Dementsprechend ist die in dieser Beschreibung angegebene Erörterung einer Anzahl von NPN-Emitterfingern und einer parallelen Anordnung von NPN-Transistoren in der ESD-Schaltung gemäß der vorliegenden Erfindung als gleichbedeutend anzusehen, weil jeder Emitterfinger einen vertika len N-P-N-Bereich einschließt. Dabei sind die Basis-Emitter-Spannungen aller Emitterfinger-NPN-Transistoren gleich, was zu einer gleichmäßigen Aktivierung der parallelen Anordnung von NPN-Transistoren führt. Dagegen stellen Strukturen aus dem Stand der Technik nicht im Wesentlichen gleiche Basis-Emitter-Spannungen an allen Emitterfingern bereit. Daher liegen an den Emitterfingern unterschiedliche Spannungen an, was zu einer ungleichmäßigen Aktivierung der NPN-Transistoren führt, wodurch die Wirksamkeit der ESD-Schutzschaltungsanordnung verringert wird.
Die Funktionscharakteristika der NPN-ESD-Schutzschaltung mit 4 Emittern gemäß der vorliegenden Erfindung übertreffen jene anderer ESD-Schaltungen. In 6 ist eine ESD-Schaltung 140 vom Typ II mit 4 Emittern dargestellt, die nicht Teil der beanspruchten Erfindung ist. Dieser Entwurf mit einer geringen Wirksamkeit unterscheidet sich von der ESD-Schaltung 40 gemäß der vorliegenden Erfindung (4 und 5) in erster Linie dadurch, dass er eine externe Stromquelle (180) an Stelle einer internen Stromquelle aufweist. Weiterhin sind getrennte Transistor-Emitterausläufer nicht mit diskreten P⁺-Bereichen 64 (4) versehen, weil das Polysilicium 168 als eine zusammenhängende Schicht aufgebracht ist, welche keine Fenster für die Aufbringung von P⁺-Bereichen aufweist. Daher können die Leistungsfähigkeit und die Wirksamkeit der Schaltung 140 nicht an jene der vorliegenden Erfindung herankommen. Diese Mängel sind in den 7 und 8 graphisch dargestellt, welche sowohl niedrigere Schwellenspannungen als auch eine (im Allgemeinen) abnehmende Wirksamkeit für die NPN-Struktur sowohl von 6 (Typ II) als auch von 9 (Typ III) zeigen, welche nicht Teil der beanspruchten Erfindung sind. Wie in 9 dargestellt ist, unterscheidet sich die Schaltungsanordnung 240 vom Typ III von derjenigen gemäß der vorliegenden Erfindung dadurch, dass eine externe Zenerdiode 280, nicht beabstandetes Polysilicium 268 (so dass keine Fenster zur Aufbringung von P⁺-Bereichen 64 vorhanden sind (4)) und nur ein einziger N⁺-Transistorkollektor 250 an Stelle der gemäß der vorliegenden Erfindung bereitgestellten zwei Kollektoren 50 bereitgestellt sind. Weiterhin stellt weder der Entwurf des Typs II (6) noch des Typs III (9) eine Anzahl von P⁺-Diffusionsbereichen 64 bereit. Dementsprechend können diese Bereiche nicht durch eine Silicidschicht 74 mit Basiskontakten 56 verbunden werden. Daher sind die Schwellenspannung, die Wirksamkeit und die Gesamtleistungsfähigkeit der Schaltung, verglichen mit der ESD-Schutzschaltung 40 gemäß der vorliegenden Erfindung, beeinträchtigt. Insbesondere weist die Schaltung 40 vom Typ I (4) eine günstigere Schwellenspannungsskalierung auf, als dies mit einem der Entwürfe vom Typ II oder vom Typ III möglich ist, weil die Schwellenspannung nahezu linear mit einem Anstieg der Anzahl der Transistoremitterfinger ansteigt. Eine verbesserte Schwellenspannungsfunktionsweise vom Typ I ist der Funktion der Emitterfinger als eine parallele Anordnung von vier äquivalenten NPN-Transistoren mit einem einzigen Emitter, die gleiche oder nahezu gleiche Basiswiderstandswerte aufweisen, wobei ihre jeweiligen Kollektoren miteinander verbunden sind, zuzuschreiben. Folglich löst ein ESD-Ereignis alle vier (4 und 5) NPNs gleichzeitig aus. Der ESD-Strom erhöht die Kontaktstellenspannung kontinuierlich, bis die parallele NPN-Anordnung in den Lawinenmodus eintritt, um den Strom mit einem Widerstand von nur 1–2 Ohm zu leiten.
Das Bereitstellen eines gleichen oder nahezu gleichen Basiswiderstands für jeden der virtuellen NPN-Transistoren ist ein wichtiges Attribut, das es ermöglicht, die Schwellenspannung mit der Anzahl der Transistoremitter zu skalieren. Bei Submikrometer-Bipolar/BiCMOS-Prozessen ist die zweite Durchbruchspannung (Vt₂) eines NPN-Transistors normalerweise höher als die "Rücksprungspannung" (BV_ceo), wie in 2 dargestellt ist. Das Abgleichen des Basiswiderstands gewährleistet, dass alle NPNs "durchschalten", bevor die Spannung an einem der NPNs Vt₂ erreicht.
Die Schwellenspannung skaliert infolge der verschiedenen Basiswiderstandswerte für die Emitterfinger nicht mit der Anzahl der Emitterfinger für die Struktur vom Typ III. Das Gleiche gilt, ungeachtet ihrer symmetrischen Doppelkollektorkonfiguration, für die Struktur vom Typ II.

Claims

Schutzstruktur-Schaltung für elektrostatische Entladung mit mehreren Emittern, welche aufweist: eine erste Halbleiterschicht (42) eines ersten Leitfähigkeitstyps, eine zweite Halbleiterschicht (44) eines zweiten Leitfähigkeitstyps, der demjenigen der ersten Halbleiterschicht entgegengesetzt ist, wobei sie im Wesentlichen über der ersten Halbleiterschicht (42) liegt, eine dritte Halbleiterschicht (46) des zweiten Leitfähigkeitstyps, die über der zweiten Halbleiterschicht (44) liegt, mehrere erste Bereiche (50) des zweiten Leitfähigkeitstyps, wobei sich die ersten Bereiche durch die dritte Halbleiterschicht erstrecken, so dass eine elektrische Verbindung mit der zweiten Halbleiterschicht (44) hergestellt wird, mehrere zweite Bereiche (56), die seitlich von den mehreren ersten Bereichen (50) beabstandet sind, wobei die zweiten Bereiche den ersten Leitfähigkeitstyp aufweisen und die zweiten Bereiche körperlich mit der dritten Halbleiterschicht (46) verbunden sind, mehrere dritte Bereiche (62) und mehrere vierte Bereiche (64), die zwischen den zweiten Bereichen (56) angeordnet sind, wobei die dritten und vierten Bereiche alternierend angeordnet sind, die dritten und die vierten Bereiche den ersten Leitfähigkeitstyp aufweisen, die vierten Bereiche stärker dotiert sind als die dritten Bereiche und die vierten Bereiche elektrisch mit den zweiten Bereichen verbunden sind, und mehrere seitlich beabstandete fünfte Bereiche (65), die jeweils zumindest teilweise innerhalb eines jeweiligen dritten Bereichs liegen, wobei die fünften Bereiche jeweils einen Emitterbereich des zweiten Leitfähigkeitstyps bilden.
Schutzstruktur nach Anspruch 1, wobei ein erster stromführender Bereich eines Transistors durch die ersten Bereiche (50) gebildet ist, ein Steuerbereich des Transistors durch die seitlich beabstandeten zweiten Bereiche (56) gebildet ist und ein zweiter stromführender Bereich des Transistors durch die mehreren seitlich beabstandeten fünften Bereiche (65) gebildet ist.
Schutzstruktur nach Anspruch 2, wobei der Transistor ein npn-Transistor ist.
Schutzstruktur nach Anspruch 2, wobei die dritten Bereiche (62) und die vierten Bereiche (64) in einer alternierenden Mehrfachanordnung eingerichtet sind, wobei ein Teil der dritten und/oder der vierten Bereiche körperlich in Kontakt mit der dritten Halbleiterschicht steht.
Schutzstruktur nach Anspruch 4, wobei die alternierende Mehrfachanordnung eine Anzahl "N + 1" p-dotierter dritter Bereiche (62) und eine Anzahl "N" von (p⁺)-Bereichen (64) aufweist, wobei "N" der Anzahl der bereitzustellenden Transistoremitter entspricht.
Schutzstruktur nach einem der vorstehenden Ansprüche, wobei die dritte Halbleiterschicht (46) mit einer anderen Dotierungszusammensetzung oder einer anderen Dotierungskonzentration als die zweite Halbleiterschicht (44) dotiert ist.
Schutzstruktur nach einem der vorstehenden Ansprüche, wobei ein Oxidbereich (54) zwischen den ersten Bereichen (50) und den zweiten Bereichen (56) angeordnet ist.